CN104576342B - 一种制作嵌入分离栅极式闪存栅极的方法 - Google Patents

一种制作嵌入分离栅极式闪存栅极的方法 Download PDF

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Abstract

本发明公开了一种制作嵌入分离栅极式闪存栅极的方法，根据本发明的方法在图案化逻辑电路区域中的多晶硅层之前在晶片上沉积形成硬掩膜层，以解决后续的位线和逻辑电路区域中的多晶硅层刻蚀步骤中对逻辑电路区域中的多晶硅层的损伤问题，以提高嵌入分离栅极式闪存的整体的性能和嵌入分离栅极式闪存的良品率。

Description

一种制作嵌入分离栅极式闪存栅极的方法
技术领域
本发明涉及半导体制造工艺，尤其涉及一种嵌入分离栅极式闪存栅极的制作方法。
背景技术
存储器用于存储大量数字信息，最近据调查显示，在世界范围内，存储器芯片大约占了半导体交易的30％，多年来，工艺技术的进步和市场需求催生越来越多高密度的各种类型存储器，如RAM(随机存储器)、SRAM（静态随机存储器）、DRAM(动态随机存储器)和FRAM(铁电存储器)等。
随机存储器，例如DRAM与SRAM在使用过程中存在掉电后存储数据丢失的问题。为了克服这个问题，人们已经设计并开发了多种非易失性存储器。最近，基于浮置栅极概念的闪存，由于其具有小的单元尺寸和良好的工作性能已成为最通用的非易失性存储器。
非易失性存储器主要包括两种基本结构：栅极叠层(stack gate)结构和分离栅极式(split gate)结构。
栅极叠层结构式存储器包括依序形成于衬底上的遂穿氧化物层、存储电子的浮置栅极多晶硅层、氧化物/氮化物/氧化物(oxide-nitride-oxide，ONO)叠层和控制电子存储和释放的控制栅极多晶硅层。
分离栅极式存储器也包括形成于衬底上的遂穿氧化物层、存储电子的浮置栅极多晶硅层、氧化物/氮化物/氧化物(oxide-nitride-oxide，ONO)叠层和控制电子存储和释放的控制栅极多晶硅层。
但与栅极叠层式存储器不同的是，分离栅极式存储器还在栅极叠层结构的一侧形成用作擦除栅极(erase gate)的多晶硅层。同时，分离栅极式闪存存储器为实现一定功能，周围会存在外围电路(Periphery Circuit)，包括高压晶体管和逻辑晶体管。分离栅极式快闪存储器的控制栅极电连接至字线，分离栅极式快闪存储器的源漏区电连接至位线。该字线电连接至行译码器且位线电连接至读写电路。
现有技术将分离栅极式快闪存储器嵌入到高压晶体管与逻辑晶体管的外围电路中，以在将分离栅极式快闪存储器、高压晶体管和逻辑晶体管集成在一个电路中，形成嵌入分离栅极式快闪存储器（embedded split-gate）。由于在制作嵌入(逻辑电路的)分离栅极式快闪存储器形成过程中，分离栅极是通过沉积多晶硅形成的，逻辑电路区域中的晶体管栅极是通过氧化消耗掉部分的多晶硅，使剩下的多晶硅满足逻辑电路区域中的栅极的厚度要求而形成的。两个区域的晶体管栅极都没有经过额外的蚀刻过程，所以在同时蚀刻闪存单元区域和逻辑电路区域中的多晶硅层时（相当于同时图案化字线和逻辑栅极多晶硅），以保证刻蚀形成的逻辑区域中的晶体管栅极的剖面结构示意图与仅采用形成逻辑电路区域中的晶体管栅极的工艺所形成的晶体管栅极的剖面结构示意图相同，这对于现有技术是重要的挑战。由于，在逻辑电路区域中的多晶硅层的厚度比在闪存单元区域中（闪存字线区域）的多晶硅层厚度小几百埃，当同时刻蚀两区域中的多晶硅层，在逻辑电路区域中的较多的多晶硅层被过刻蚀，这将使嵌入的逻辑栅极和没有嵌入的逻辑栅极之间的器件性能不匹配，同时从TEM（透射电子显微镜）和电子测试的结果分析嵌入的逻辑栅极的性能下降，这将影响整个集成电路的性能。
在集成电路内制作逻辑电路模块和闪存电路模块的过程中，图1为图案化闪存字线区域中的多晶硅层和逻辑电路区域中的多晶硅层之前的嵌入分离栅极式闪存器件的剖面结构示意图。从图1中可以看出，在半导体衬底100上逻辑电路区域I中的逻辑电路栅极多晶硅层和在闪存单元区域II中的控制栅极多晶硅层之间存在有阶梯高度h，逻辑电路区域I中的逻辑电路栅极多晶硅层比在闪存单元区域II中的控制栅极多晶硅层低几百埃。
因此，需要一种新的方法，以避免在形成同时图案化逻辑电路区域和闪存字线区域中的多晶硅层以晶体管栅极的过程中对逻辑电路区域中的多晶硅层过刻蚀，以提高嵌入分离栅极式闪存的整体的性能和嵌入分离栅极式闪存的良品率。
发明内容
在发明内容部分中引入了一系列简化形式的概念，这将在具体实施方式部分中进一步详细说明。本发明的发明内容部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。
为了解决现有技术中存在的问题，本发明提出了一种制作嵌入分离栅极式闪存栅极的方法，包括下列步骤，提供半导体衬底，所述半导体衬底具有闪存单元区域和逻辑电路区域，在所述半导体衬底上沉积栅极材料层，其中位于所述逻辑电路区域中的栅极材料层用于形成逻辑电路栅极，位于所述闪存单元区域中的栅极材料层用于形成位线；在所述栅极材料层上形成硬掩膜层；去除所述闪存单元区域中的所述硬掩膜层；图案化所述闪存单元区域中的所述栅极材料层、以及所述逻辑电路区域中的所述硬掩膜层和所述栅极材料层，以在所述逻辑电路区域中形成逻辑电路栅极，在所述闪存单元区域中形成位线。
优选地，还包括在形成所述逻辑电路栅极之后去除所述闪存单元区域中的所述硬掩膜层的步骤。
优选地，所述硬掩膜层的厚度由所述闪存单元区域中的所述栅极材料层和所述逻辑电路区域中的所述栅极材料层的高度差距决定。
优选地，所述硬掩膜层的厚度由所述硬掩膜层和所述栅极材料层之间的刻蚀选择率决定。
优选地，所述硬掩膜层包括氮化硅层、氧化层、氮氧化硅层或者非晶碳层中的一种或者几种。
优选地，所述硬掩膜层包括氮化硅层和高温氧化层，所述氮化硅层的厚度为300埃至400埃，所述高温氧化层的厚度为100埃至150埃。
优选地，所述硬掩膜层为非晶碳层，可以采用湿法清洗和灰化工艺去除所述逻辑电路区域中的所述硬掩膜层。
优选地，采用PECVD工艺形成所述氮化硅层、所述氧化层、所述氮氧化硅层、所述非晶碳层。
优选地，去除所述闪存单元区域中的所述硬掩膜层的步骤包括：在所述硬掩膜层上形成图案化的光刻胶层，所述图案化的光刻胶层覆盖所述逻辑电路区域，且露出所述闪存单元区域；根据所述图案化的光刻胶层去除所述闪存单元区域中的所述硬掩膜层；去除所述图案化的光刻胶层。
本发明的方法在图案化逻辑电路区域中的多晶硅层之前在晶片上沉积形成硬掩膜层，以解决后续的位线和逻辑电路区域中的多晶硅层刻蚀步骤中对逻辑电路区域中的多晶硅层的损伤问题，以提高嵌入分离栅极式闪存的整体的性能和嵌入分离栅极式闪存的良品率。
附图说明
本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。在附图中，
图1为在图案化闪存字线区域中的多晶硅层和逻辑电路区域中的多晶硅层之前的嵌入分离栅极式闪存器件结构的剖面结构示意图；
图2A-2E为根据本发明一个实施方式制作嵌入分离栅极式闪存器件结构的相关步骤所获得的器件的剖面结构示意图；
图3为根据本发明一个实施方式制作嵌入分离栅极式闪存器件结构的工艺流程图。
具体实施方式
在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员来说显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。
为了彻底了解本发明，将在下列的描述中提出详细的步骤，以便说明本发明是如何解决目前存在的问题。显然本发明的较佳实施例详细的描述如下，然而去除这些详细描述外，本发明还可以具有其他实施方式。
应予以注意的是，这里所使用的术语仅是为了描述具体实施例，而非意图限制根据本发明的示例性实施例。如在这里所使用的，除非上下文另外明确指出，否则单数形式也意图包括复数形式。此外，还应当理解的是，当在本说明书中使用术语“包含”和/或“包括”时，其指明存在所述特征、整体、步骤、操作、元件和/或组件，但不排除存在或附加一个或多个其他特征、整体、步骤、操作、元件、组件和/或它们的组合。
现在，将参照附图更详细地描述根据本发明的示例性实施例。然而，这些示例性实施例可以多种不同的形式来实施，并且不应当被解释为只限于这里所阐述的实施例。应当理解的是，提供这些实施例是为了使得本发明的公开彻底且完整，并且将这些示例性实施例的构思充分传达给本领域普通技术人员。在附图中，为了清楚起见，夸大了层和区域的厚度，并且使用相同的附图标记表示相同的元件，因而将省略对它们的描述。
下面将结合图2A-2E对本发明所述嵌入分离栅极式闪存存储器的制作方法进行详细描述，图2A-2E为根据本实施例制作嵌入分离栅极式闪存的过程中存储器的结构截面图。
如图2A所示，提供半导体衬底200，半导体衬底可包括任何半导体材料，此半导体材料可包括但不限于：Si、SiC、SiGe、SiGeC、Ge合金、GeAs、InAs、InP，以及其它Ⅲ-Ⅴ或Ⅱ-Ⅵ族化合物半导体。
将半导体衬底200包括两个区域，分别为：用于形成逻辑器件的第一区域I，逻辑电路区域I；用于形成闪存存储器的二区域II，闪存单元区域II。需要说明的是，逻辑电路区域I在真实布局里都是位于外围电路区，因此，逻辑器件位置关系不受本实施例所提供的图的限制。
在半导体衬底上形成栅极氧化层，将半导体衬底与后续将形成的闪存存储器浮置栅极、逻辑器件栅极隔离。栅极氧化层可以通过热氧化、化学气相沉积（CVD）或氧氮化工艺形成。栅极氧化层可以包括如下的任何传统电介质：SiO2、SiON、SiON2、以及包括钙钛矿型氧化物的其它类似氧化物。其中，栅极氧化层的材料优选用氧化硅，形成方式采用热氧化法。
在闪存单元区域的栅极氧化层上形成分离栅极结构，分离栅极结构从底向上包括浮置栅极201、介电层202、控制栅极203和硬掩膜层204，在所述浮置栅极201、介电层202、控制栅极203和硬掩膜层204的侧面形成侧墙。此处为本领域技术人员熟知的技术，在此不详细介绍。
在半导体衬底200上形成有位于闪存单元区域中的栅极材料层205比逻辑电路区域中的栅极材料层205’高的结构，闪存单元区域中的栅极材料层205比逻辑电路区域中的栅极材料层205’高约几百埃，形成如图2A所示的结构。此处为本领域技术人员熟知的技术，在此不详细介绍。所述栅极材料层材料优选为多晶硅。
如图2A所示，在半导体衬底200上逻辑电路区域中形成逻辑栅极材料层205’，在闪存单元区域中形成浮置栅极201、介电层202、控制栅极203、硬掩膜层204以及栅极材料层205，其中，用于形成逻辑栅极的栅极材料层205’和位于闪存单元区域的栅极材料层205之间的梯度高度范围为几百埃，闪存单元区域中的的栅极材料层205高于逻辑电路区域中的栅极材料层205’。其中逻辑电路区域中的栅极材料层205’用于形成CMOS（互补金属氧化物半导体器件），闪存单元区域中的栅极材料层205用于形成字线（WL）和擦除栅极（EG）。
接着，如图2A所示，在半导体衬底200上形成硬掩膜层206，硬掩模层206通常可以包括数种硬掩模材料的任何一种，包括但不限于：硬掩模材料和光刻胶掩模材料。优选地，硬掩模层材料包括氮化硅、氧化物、氮氧化硅或者非晶碳。其中，硬掩膜层206包括氮化硅层、氧化物层、氮氧化硅层或者非晶碳层中的一种或者几种。可以采用等离子增强化学气相沉积（PECVD）形成氮化硅层、氧化物层、氮氧化硅层或者非晶碳层。
所述硬掩膜层206的厚度由逻辑电路区域和闪存单元区域中的栅极材料层之间的高度差距（gap）决定，相当于闪存单元区域中的栅极材料层205与逻辑电路区域中的栅极材料层205’之间的高度差距，同时硬掩膜层206和栅极材料层（多晶硅层）之间的刻蚀选择率（etch rate selectivity）也决定所述硬掩膜层的厚度206的厚度，还可以有一些其他的因素决定硬掩膜层206的厚度，在此就不详细说明，对于本领域的技术人员的熟知的技术。在本发明的一具体实施例中，所述硬掩膜层206包括氮化硅层和高温氧化层（HTO），采用等离子增强化学气相沉积（PECVD）形成氮化硅层和高温氧化物层，其中，根据具体工艺的不同可以选择氮化硅层和高温氧化层不同厚度的组合，本领域的技术人员可以根据实际的工艺需要选择合适的氮化硅层和高温氧化层的厚度组合，优选地，氮化硅层的厚度为350埃、高温氧化物层的厚度为120埃。
在硬掩膜层206上形成图案化的底部抗反射层和光刻胶层207，底部抗反射层和光刻胶层207覆盖所述逻辑电路区域露出闪存单元区域。
光刻胶材料可以包括选自包括正性光刻胶材料、负性光刻胶材料和混合光刻胶材料的组中的光刻胶材料。通常，掩模层包括具有厚度从大约2000到大约5000埃的正性光刻胶材料或负性光刻胶材料。
将底部抗反射涂层涂覆在光刻胶的底部来减少底部光的反射。有两种涂层材料：有机抗反射涂层（Organic），在硅片表面旋涂，依靠有机层直接接收掉入射光线；无机抗反射涂层（Inorganic），在硅片表面利用等离子增强化学气相沉积（PECVD）形成。一般材料为：TiN或SiN。通过特定波长相位相消而起作用，最重要的参数有：材料折射率、薄膜厚度等。底部抗反射涂层的使用比较广泛。
如图2B所示，根据图案化的光刻胶层207去除闪存单元区域中的硬掩膜层，以露出闪存单元区域中的栅极材料层，保留逻辑电路区域中的硬掩膜层206’。
去除所述闪存单元区域中的硬掩膜层的方法可以为干法刻蚀、湿法刻蚀或者湿法清洗，干蚀刻法能够采用基于氟化碳气体的各向异性蚀刻法。湿蚀刻法能够采用氢氟酸溶液，例如缓冲氧化物蚀刻剂或氢氟酸缓冲溶液。湿法清洗采用稀释的氢氟酸和热磷酸去除所述硬掩膜层。
在本发明的一具体实施方式中，所述硬掩膜层的材料为非晶碳，在根据图案化的光刻胶层采用湿法清洗或者asher process（灰化工艺）去除闪存单元区域中的硬掩膜层，以露出闪存单元区域中的栅极材料层，保留逻辑电路区域中的硬掩膜层。
在图案化逻辑电路区域中的栅极材料层之前，在半导体衬底上硬掩膜层，接着采用定义闪存单元区域的掩膜版去除闪存单元区域中的硬掩膜层，以保留逻辑电路区域中的硬掩膜层。在逻辑电路区域中的薄膜堆层的高度与闪存单元区域中的薄膜堆层之间的高度相差不多。这样在后续的图案化逻辑电路区域中的栅极材料层和在闪存单元区域中形成字线的过程中不会使逻辑电路区域中的栅极材料层发生过刻蚀的现象，最后在逻辑电路区域中形成栅极之后采用湿法刻蚀去除硬掩膜层。
接着，去除图案化的底部抗反射涂层和图案化的光刻胶层207，以露出逻辑电路区域中的硬掩膜层206’，如图2C所示。可以采用灰化工艺去除图案化的底部抗反射涂层和图案化的光刻胶层。
然后，如图2D所示，图案化所述逻辑电路区域中的栅极材料层205’、硬掩膜层206’以及闪存单元区域中的栅极材料层205，以在逻辑电路区域中形成栅极208以及位于栅极208上的硬掩膜层206’，在闪存单元区域中形成字线209。
既可以采用干蚀刻法也可以采用湿蚀刻法移除氧化物层。干蚀刻法能够采用基于氟化碳气体的各向异性蚀刻法。湿蚀刻法能够采用氢氟酸溶液，例如缓冲氧化物蚀刻剂或氢氟酸缓冲溶液。具体的，可以采用干法刻蚀图案化所述逻辑电路区域中的栅极材料层205’、硬掩膜层206’以及闪存单元区域中的栅极材料层205。干法刻蚀包括但不限于：反应离子蚀刻(RIE)、离子束蚀刻、等离子体蚀刻或者激光切割。最好通过一个或者多个RIE步骤进行干法蚀刻。采用干法刻蚀处理光刻胶层205和硬掩膜层204，在该步骤中所述蚀刻压力为5～50mT，源功率为2～1000W，偏置功率为0W，反应时间为1～15秒，其中，优选刻蚀压力为50mTorr，源功率为500W；偏置功率优选0W，反应时间为15秒；刻蚀气体可以采用基于氮气（N2-based）的气体或者基于氮气和氢气的混合气体（N2/H2-based）。
作为一个实例，采用等离子体刻蚀，刻蚀气体可以采用基于氮气的气体。具体的，采用较低的射频能量并能产生低压和高密度的等离子体气体来实现多晶硅的干法刻蚀。采用的刻蚀气体为基于氮气的气体，刻蚀气体的流量为：100～200立方厘米/分钟(sccm)；反应室内压力可为30～50mTorr，刻蚀的时间为10～15秒，功率为40～50W，偏置功率为0W。
如图2E所示，去除逻辑电路区域中的位于栅极208上的硬掩膜层206’，以露出栅极208。
去除逻辑电路区域中的位于栅极上的硬掩膜层的方法可以为干法刻蚀、湿法刻蚀或者湿法清洗，干蚀刻法能够采用基于氟化碳气体的各向异性蚀刻法。湿蚀刻法能够采用氢氟酸溶液，例如缓冲氧化物蚀刻剂或氢氟酸缓冲溶液。湿法清洗采用稀释的氢氟酸和热磷酸去除所述硬掩膜层。
在本发明的一具体实施方式中，当在逻辑电路区域中的位于栅极上剩余的硬掩膜层的材料为非晶碳，在根据图案化的光刻胶层采用湿法清洗或者asher process（灰化工艺）去除闪存单元区域中的硬掩膜层，以露出逻辑电路区域中的栅极，最后在半导体衬底的逻辑电路区域中形成栅极在闪存单元区域中形成字线。
参照图3，其中示出了为根据本发明一个实施方式制作嵌入分离栅极式闪存器件结构的工艺流程图。用于简要示出整个制造工艺的流程。
在步骤301中，提供半导体衬底，将半导体衬底具有两个区域，分别为：用于形成闪存存储器的闪存单元区域；用于形成逻辑器件的逻辑电路区域。在半导体衬底上形成栅极氧化层，在闪存单元区域的栅极氧化层上形成分离栅极结构，分离栅极结构从底向上包括浮置栅极、栅介电层、控制栅极和硬掩膜层，在所述浮置栅极、栅介电层、控制栅极和硬掩膜层的侧面形成侧墙，在半导体衬底上形成覆盖逻辑电路区域和闪存单元区域的栅极材料层；
在步骤302中，在栅极材料层上形成硬掩膜层和图案化的光刻胶层，图案化的光刻胶层覆盖逻辑电路区域露出闪存单元区域；
在步骤303中，根据图案化的光刻胶层去除去除闪存单元区域中的硬掩膜层，以露出闪存单元区域中的栅极材料层，保留逻辑电路区域中的硬掩膜层，去除图案化的图案化的光刻胶层；
在步骤304中，图案化所述逻辑电路区域中的栅极材料层、硬掩膜层以及闪存单元区域中的栅极材料层，以在逻辑电路区域中形成栅极以及位于栅极上的硬掩膜层，在闪存单元区域中形成字线；
在步骤305中，去除逻辑电路区域中的位于栅极上的硬掩膜层，以露出栅极。
综上所示，根据本发明的方法在图案化逻辑电路区域中的栅极材料层之前，在半导体衬底上硬掩膜层，接着采用定义闪存单元区域的掩膜版去除闪存单元区域中的硬掩膜层，以保留逻辑电路区域中的硬掩膜层。在逻辑电路区域中的薄膜堆层的高度与闪存单元区域中的薄膜堆层之间的高度相差不多。这样在后续的图案化逻辑电路区域中的栅极材料层和在闪存单元区域中形成字线的过程中不会使逻辑电路区域中的栅极材料层发生过刻蚀的现象，最后在逻辑电路区域中形成栅极之后采用湿法刻蚀去除硬掩膜层。以解决后续的位线和逻辑电路区域中的多晶硅层刻蚀步骤中对逻辑电路区域中的多晶硅层的损伤问题，以提高嵌入分离栅极式闪存的整体的性能和嵌入分离栅极式闪存的良品率
本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。

Claims (8)

1.一种制作嵌入分离栅极式闪存栅极的方法，包括：
提供半导体衬底，
所述半导体衬底具有闪存单元区域和逻辑电路区域，
在所述半导体衬底上沉积栅极材料层，其中位于所述逻辑电路区域中的栅极材料层用于形成逻辑电路栅极，位于所述闪存单元区域中的栅极材料层用于形成位线；
在所述栅极材料层上形成硬掩膜层；
去除所述闪存单元区域中的所述硬掩膜层；
图案化所述闪存单元区域中的所述栅极材料层、以及所述逻辑电路区域中的所述硬掩膜层和所述栅极材料层，以在所述逻辑电路区域中形成逻辑电路栅极，在所述闪存单元区域中形成位线；
去除所述逻辑电路区域中的所述硬掩膜层。
2.如权利要求1所述的方法，其特征在于，所述硬掩膜层的厚度由所述闪存单元区域中的所述栅极材料层和所述逻辑电路区域中的所述栅极材料层的高度差距决定。
3.如权利要求1所述的方法，其特征在于，所述硬掩膜层的厚度由所述硬掩膜层和所述栅极材料层之间的刻蚀选择率决定。
4.如权利要求1所述的方法，其特征在于，所述硬掩膜层包括氮化硅层、氧化层、氮氧化硅层或者非晶碳层中的一种或者几种。
5.如权利要求4所述的方法，其特征在于，所述硬掩膜层包括氮化硅层和高温氧化层，所述氮化硅层的厚度为300埃至400埃，所述高温氧化层的厚度为100埃至150埃。
6.如权利要求4所述的方法，其特征在于，所述硬掩膜层为非晶碳层，可以采用湿法清洗和灰化工艺去除所述逻辑电路区域中的所述硬掩膜层。
7.如权利要求4所述的方法，其特征在于，采用PECVD工艺形成所述氮化硅层、所述氧化层、所述氮氧化硅层、所述非晶碳层。
8.如权利要求1所述的方法，其特征在于，去除所述闪存单元区域中的所述硬掩膜层的步骤包括：
在所述硬掩膜层上形成图案化的光刻胶层，所述图案化的光刻胶层覆盖所述逻辑电路区域，且露出所述闪存单元区域；
根据所述图案化的光刻胶层去除所述闪存单元区域中的所述硬掩膜层；
去除所述图案化的光刻胶层。
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