JP3459546B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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Description
【０００１】
【発明の属する技術分野】本発明は半導体装置の製造方
法に関し、更に詳しくいえば、不揮発性半導体記憶装置
であるＥＥＰＲＯＭとマスクＲＯＭとを内蔵した１チッ
プマイクロコンピュータに適用して有効な技術であり、
マスクＲＯＭのＲＯＭコード書き込みのための不純物の
イオン注入工程をＥＥＰＲＯＭのコントロールゲート形
成工程後に繰り下げることで、ＴＡＴ（Turn Around Ti
me）の短縮化を図る技術に関する。
法に関し、更に詳しくいえば、不揮発性半導体記憶装置
であるＥＥＰＲＯＭとマスクＲＯＭとを内蔵した１チッ
プマイクロコンピュータに適用して有効な技術であり、
マスクＲＯＭのＲＯＭコード書き込みのための不純物の
イオン注入工程をＥＥＰＲＯＭのコントロールゲート形
成工程後に繰り下げることで、ＴＡＴ（Turn Around Ti
me）の短縮化を図る技術に関する。
【０００２】
【従来の技術】最近の１チップマイクロコンピュータを
見ていると、プログラムデータを記憶する不揮発性半導
体記憶装置として、マスクＲＯＭに代わりＥＥＰＲＯＭ
を内蔵する傾向が高まっている。これは、ＥＥＰＲＯＭ
がマスクＲＯＭに無い特徴を持つからである。例えば、
１チップマイクロコンピュータの機能を変更する場合、
マスクＲＯＭで対応しようとすると、新しいマスクを設
計及び製造しなければならないため、開発費用が高くな
ると共に開発期間が長くなる等の問題がある。これに対
し、ＥＥＰＲＯＭで対応すれば、古いプログラムデータ
を電気消去した後にＰＲＯＭライタ等を用いて新しいプ
ログラムデータを書き込むことができるため、開発費用
を抑えて開発期間を短縮できる。
見ていると、プログラムデータを記憶する不揮発性半導
体記憶装置として、マスクＲＯＭに代わりＥＥＰＲＯＭ
を内蔵する傾向が高まっている。これは、ＥＥＰＲＯＭ
がマスクＲＯＭに無い特徴を持つからである。例えば、
１チップマイクロコンピュータの機能を変更する場合、
マスクＲＯＭで対応しようとすると、新しいマスクを設
計及び製造しなければならないため、開発費用が高くな
ると共に開発期間が長くなる等の問題がある。これに対
し、ＥＥＰＲＯＭで対応すれば、古いプログラムデータ
を電気消去した後にＰＲＯＭライタ等を用いて新しいプ
ログラムデータを書き込むことができるため、開発費用
を抑えて開発期間を短縮できる。
【０００３】このような不揮発性メモリを内蔵した一般
的な１チップマイクロコンピュータについて図面を参照
しながら説明する。先ず、図２３はマイクロコンピュー
タのＲＯＭをＥＥＰＲＯＭに置き換えた構成のものであ
り、図２３に示すように当該ＥＥＰＲＯＭ１１は、プロ
グラム領域１２、データ領域１３及び制御回路１４から
構成され、１５は例えばＣＰＵ、Ｉ／Ｏポート等から成
るコア部である。ここで、図２３に示す構成のように１
チップマイクロコンピュータのＲＯＭを単純にＥＥＰＲ
ＯＭに置き換えた場合は、ＥＥＰＲＯＭのデータ書き換
え動作中にＥＥＰＲＯＭ全体がアクセス禁止となり、マ
イコン側が実行すべきプログラムを読み出すことができ
ずに暴走してしまうという問題が発生する。
的な１チップマイクロコンピュータについて図面を参照
しながら説明する。先ず、図２３はマイクロコンピュー
タのＲＯＭをＥＥＰＲＯＭに置き換えた構成のものであ
り、図２３に示すように当該ＥＥＰＲＯＭ１１は、プロ
グラム領域１２、データ領域１３及び制御回路１４から
構成され、１５は例えばＣＰＵ、Ｉ／Ｏポート等から成
るコア部である。ここで、図２３に示す構成のように１
チップマイクロコンピュータのＲＯＭを単純にＥＥＰＲ
ＯＭに置き換えた場合は、ＥＥＰＲＯＭのデータ書き換
え動作中にＥＥＰＲＯＭ全体がアクセス禁止となり、マ
イコン側が実行すべきプログラムを読み出すことができ
ずに暴走してしまうという問題が発生する。
【０００４】これを避けるため、図２４に示すように図
２３の１チップマイクロコンピュータに比して独立した
複数のＥＥＰＲＯＭ１７、１８を有するものが考えられ
る。尚、第１のＥＥＰＲＯＭ１７は、プログラム領域１
９及び制御回路２０を有し、第２のＥＥＰＲＯＭ１８
は、データ領域２１及び制御回路２２を有する構成で、
２３はコア部である。
２３の１チップマイクロコンピュータに比して独立した
複数のＥＥＰＲＯＭ１７、１８を有するものが考えられ
る。尚、第１のＥＥＰＲＯＭ１７は、プログラム領域１
９及び制御回路２０を有し、第２のＥＥＰＲＯＭ１８
は、データ領域２１及び制御回路２２を有する構成で、
２３はコア部である。
【０００５】しかし、この場合、図２４に示すように比
較的広い面積を占有する制御回路も複数必要となり、コ
スト面で問題となる。そこで、図２５に示すように第１
の不揮発性メモリとしてのＥＥＰＲＯＭ２４と第２の不
揮発性メモリとしてのマスクＲＯＭ２５を有するものが
考えられた。尚、ＥＥＰＲＯＭ２４は、第１のプログラ
ム領域２６、データ領域２７及び制御回路２８を有する
構成で、マスクＲＯＭ２５は、第２のプログラム領域２
９となり、３０はコア部である。
較的広い面積を占有する制御回路も複数必要となり、コ
スト面で問題となる。そこで、図２５に示すように第１
の不揮発性メモリとしてのＥＥＰＲＯＭ２４と第２の不
揮発性メモリとしてのマスクＲＯＭ２５を有するものが
考えられた。尚、ＥＥＰＲＯＭ２４は、第１のプログラ
ム領域２６、データ領域２７及び制御回路２８を有する
構成で、マスクＲＯＭ２５は、第２のプログラム領域２
９となり、３０はコア部である。
【０００６】前記マスクＲＯＭ２５には、前記ＥＥＰＲ
ＯＭ２４のデータ書き換えプログラムが記憶されてい
る。そして、当該マスクＲＯＭ２５には、全ての使用者
が必要とするＥＥＰＲＯＭ２４のデータ書き換えプログ
ラムのみを実装し、かつ使用者による書き換えを不可能
にしている。これにより、ＥＥＰＲＯＭ２４のデータ書
き換えプログラムをマスクＲＯＭで用意し、ＥＥＰＲＯ
Ｍ２４のデータ書き換えが行われてＥＥＰＲＯＭ２４全
体がアクセス禁止となったとしても、マイコン側がマス
クＲＯＭ上でプログラムを実行できるようにしている。
ＯＭ２４のデータ書き換えプログラムが記憶されてい
る。そして、当該マスクＲＯＭ２５には、全ての使用者
が必要とするＥＥＰＲＯＭ２４のデータ書き換えプログ
ラムのみを実装し、かつ使用者による書き換えを不可能
にしている。これにより、ＥＥＰＲＯＭ２４のデータ書
き換えプログラムをマスクＲＯＭで用意し、ＥＥＰＲＯ
Ｍ２４のデータ書き換えが行われてＥＥＰＲＯＭ２４全
体がアクセス禁止となったとしても、マイコン側がマス
クＲＯＭ上でプログラムを実行できるようにしている。
【０００７】以上、説明したように１チップマイクロコ
ンピュータに関して、前述したようなマスクＲＯＭとＥ
ＥＰＲＯＭを混載した構造のものがある。以下、このよ
うなマスクＲＯＭとＥＥＰＲＯＭを混載した構造の１チ
ップマイクロコンピュータにおけるマスクＲＯＭのＲＯ
Ｍコード書き込み工程について図面を参照しながら説明
する。
ンピュータに関して、前述したようなマスクＲＯＭとＥ
ＥＰＲＯＭを混載した構造のものがある。以下、このよ
うなマスクＲＯＭとＥＥＰＲＯＭを混載した構造の１チ
ップマイクロコンピュータにおけるマスクＲＯＭのＲＯ
Ｍコード書き込み工程について図面を参照しながら説明
する。
【０００８】先ず、図２６において、半導体基板３１の
表面を熱酸化することにより膜厚５００Å程度のパッド
酸化膜３２を形成し、その上に減圧ＣＶＤ法によって膜
厚２０００Å程度のシリコン窒化膜３３を形成する。こ
のシリコン窒化膜３３をホトレジスト工程によりパター
ニングして開口部３４を形成する。図２３において、ホ
トレジスト膜（不図示）を除去した後、基板３１全体を
１０００℃、数時間のスチーム酸化することによりシリ
コン窒化膜３３の開口部３４に素子分離用のＬＯＣＯＳ
酸化膜３５を形成する。
表面を熱酸化することにより膜厚５００Å程度のパッド
酸化膜３２を形成し、その上に減圧ＣＶＤ法によって膜
厚２０００Å程度のシリコン窒化膜３３を形成する。こ
のシリコン窒化膜３３をホトレジスト工程によりパター
ニングして開口部３４を形成する。図２３において、ホ
トレジスト膜（不図示）を除去した後、基板３１全体を
１０００℃、数時間のスチーム酸化することによりシリ
コン窒化膜３３の開口部３４に素子分離用のＬＯＣＯＳ
酸化膜３５を形成する。
【０００９】図２８において、選択酸化に用いたシリコ
ン窒化膜３３を除去し、更にフッ酸液によりその下のパ
ッド酸化膜３２を除去して基板３１表面を洗浄した後、
９００℃、数十分のドライ酸化により膜厚１００Å乃至
２００Å程度の、第１のゲート酸化膜３６を形成する。
更に第１のゲート酸化膜３６の上に減圧ＣＶＤ法により
膜厚１０００Å乃至２０００Å程度のノンドープのポリ
シリコン膜３７を形成する。
ン窒化膜３３を除去し、更にフッ酸液によりその下のパ
ッド酸化膜３２を除去して基板３１表面を洗浄した後、
９００℃、数十分のドライ酸化により膜厚１００Å乃至
２００Å程度の、第１のゲート酸化膜３６を形成する。
更に第１のゲート酸化膜３６の上に減圧ＣＶＤ法により
膜厚１０００Å乃至２０００Å程度のノンドープのポリ
シリコン膜３７を形成する。
【００１０】図２９において、ポリシリコン膜３７にリ
ン（Ｐ）を加速電圧４０ＫｅＶ、ドーズ量１×１０15／
ｃｍ2の条件でイオン注入することによりポリシリコン
膜３７に導電性を与え、次いで減圧ＣＶＤ法により膜厚
２０００Å程度のシリコン窒化膜３８を形成する。更に
シリコン窒化膜３８をホトレジスト工程によりパターニ
ングしてシリコン窒化膜３８の開口部３９を形成する。
ン（Ｐ）を加速電圧４０ＫｅＶ、ドーズ量１×１０15／
ｃｍ2の条件でイオン注入することによりポリシリコン
膜３７に導電性を与え、次いで減圧ＣＶＤ法により膜厚
２０００Å程度のシリコン窒化膜３８を形成する。更に
シリコン窒化膜３８をホトレジスト工程によりパターニ
ングしてシリコン窒化膜３８の開口部３９を形成する。
【００１１】図３０において、基板３１全体を９００
℃、１時間の酸化性雰囲気中で熱処理することにより、
ポリシリコン膜３７を選択酸化して開口部３９表面に選
択酸化膜４０を形成する。選択酸化膜４０は中心部分で
膜厚が厚く、周辺部分で膜厚が薄くなるような形状に形
成される。図３１において、選択酸化に用いたシリコン
窒化膜３８を除去した後、選択酸化膜４０をマスクにし
てポリシリコン膜３７を異方性エッチングすることによ
り、ＥＥＰＲＯＭ４１のフローティングゲート４２を形
成する。この段階で、第１のゲート酸化膜３６は残して
おいても良い。
℃、１時間の酸化性雰囲気中で熱処理することにより、
ポリシリコン膜３７を選択酸化して開口部３９表面に選
択酸化膜４０を形成する。選択酸化膜４０は中心部分で
膜厚が厚く、周辺部分で膜厚が薄くなるような形状に形
成される。図３１において、選択酸化に用いたシリコン
窒化膜３８を除去した後、選択酸化膜４０をマスクにし
てポリシリコン膜３７を異方性エッチングすることによ
り、ＥＥＰＲＯＭ４１のフローティングゲート４２を形
成する。この段階で、第１のゲート酸化膜３６は残して
おいても良い。
【００１２】図３２において、減圧ＣＶＤ法により全体
に膜厚３００Å程度の、ＮＳＧ(NonDoped Silicate Gla
ss)膜またはＨＴＯ(High Temperature Oxide)膜等を堆
積させた後、熱酸化することにより、前記フローティン
グゲート４２を被覆する酸化膜８０を形成する。そし
て、この工程が終了した状態で、ＲＯＭコードの指示が
なされ、ＲＯＭコーティング用マスクが完成するまで待
機する。
に膜厚３００Å程度の、ＮＳＧ(NonDoped Silicate Gla
ss)膜またはＨＴＯ(High Temperature Oxide)膜等を堆
積させた後、熱酸化することにより、前記フローティン
グゲート４２を被覆する酸化膜８０を形成する。そし
て、この工程が終了した状態で、ＲＯＭコードの指示が
なされ、ＲＯＭコーティング用マスクが完成するまで待
機する。
【００１３】図３３において、ＲＯＭコードの指示があ
ると、これに基づいてＲＯＭコーディング用マスクを作
成する。そして、このＲＯＭコーディング用マスクとし
ての開口部８１を持つホトレジスト膜８２を用いて、リ
ン（Ｐ）を加速電圧１００ＫｅＶ、ドーズ量１．０×１
０14／ｃｍ2の条件でイオン注入する。これにより、マ
スクＲＯＭ４３内の選択されたトランジスタのチャネル
部分にＮ−型のチャネル拡散領域８３を形成する。
ると、これに基づいてＲＯＭコーディング用マスクを作
成する。そして、このＲＯＭコーディング用マスクとし
ての開口部８１を持つホトレジスト膜８２を用いて、リ
ン（Ｐ）を加速電圧１００ＫｅＶ、ドーズ量１．０×１
０14／ｃｍ2の条件でイオン注入する。これにより、マ
スクＲＯＭ４３内の選択されたトランジスタのチャネル
部分にＮ−型のチャネル拡散領域８３を形成する。
【００１４】図３４において、マスクＲＯＭ４３側の酸
化膜８０を除去した後、全面を熱酸化することにより、
ＥＥＰＲＯＭ４１の第２のゲート酸化膜となるトンネル
酸化膜８４とマスクＲＯＭ４３のゲート酸化膜８５を形
成する。次いで、全面に減圧ＣＶＤ法により膜厚２００
０Å乃至３０００Å程度のポリシリコン膜を堆積し、こ
れをリンドープした後、ホトレジスト工程によりフロー
ティングゲート４２から基板３１上にかけて跨る、ＥＥ
ＰＲＯＭ４１のコントロールゲート４６と、マスクＲＯ
Ｍ４３のゲート電極８６を形成する。尚、ポリシリコン
膜と金属シリサイド膜との積層構造としても良い。
化膜８０を除去した後、全面を熱酸化することにより、
ＥＥＰＲＯＭ４１の第２のゲート酸化膜となるトンネル
酸化膜８４とマスクＲＯＭ４３のゲート酸化膜８５を形
成する。次いで、全面に減圧ＣＶＤ法により膜厚２００
０Å乃至３０００Å程度のポリシリコン膜を堆積し、こ
れをリンドープした後、ホトレジスト工程によりフロー
ティングゲート４２から基板３１上にかけて跨る、ＥＥ
ＰＲＯＭ４１のコントロールゲート４６と、マスクＲＯ
Ｍ４３のゲート電極８６を形成する。尚、ポリシリコン
膜と金属シリサイド膜との積層構造としても良い。
【００１５】図３５において、開口部５０を有するホト
レジスト膜５１を全面に形成した後、リン（Ｐ）を加速
電圧４０Ｋｅｖ、ドーズ量１×１０15／cm2程度イオン
注入することにより、ＥＥＰＲＯＭ４１のフローティン
グゲート４２の一端部に隣接するように共通のソース領
域５２を形成する。図３６において、全体に膜厚２００
Å程度のＣＶＤ酸化膜８７を堆積した後、基板３１上に
開口部５５を持つホトレジスト膜５６を形成し、上方か
らヒ素（Ａｓ）をイオン注入することによりＥＥＰＲＯ
Ｍ４１のフローティングゲート４２の他端部側に位置し
たコントロールゲート４６の一端部に隣接するようにド
レイン領域５７を、マスクＲＯＭ４３内のゲート電極８
６の両端部に隣接するようにソース・ドレイン領域５８
を形成する。
レジスト膜５１を全面に形成した後、リン（Ｐ）を加速
電圧４０Ｋｅｖ、ドーズ量１×１０15／cm2程度イオン
注入することにより、ＥＥＰＲＯＭ４１のフローティン
グゲート４２の一端部に隣接するように共通のソース領
域５２を形成する。図３６において、全体に膜厚２００
Å程度のＣＶＤ酸化膜８７を堆積した後、基板３１上に
開口部５５を持つホトレジスト膜５６を形成し、上方か
らヒ素（Ａｓ）をイオン注入することによりＥＥＰＲＯ
Ｍ４１のフローティングゲート４２の他端部側に位置し
たコントロールゲート４６の一端部に隣接するようにド
レイン領域５７を、マスクＲＯＭ４３内のゲート電極８
６の両端部に隣接するようにソース・ドレイン領域５８
を形成する。
【００１６】図３７において、イオン注入した不純物を
活性化するためのアニール処理を約９００℃、数時間行
った後、全体にＢＰＳＧ膜等から成る層間絶縁膜５９を
堆積し、前記ドレイン領域５７上にコンタクトホール６
７を形成した後、該コンタクトホール６７を介してドレ
イン領域５７にコンタクトするアルミニウム素材の配線
６８を形成する。
活性化するためのアニール処理を約９００℃、数時間行
った後、全体にＢＰＳＧ膜等から成る層間絶縁膜５９を
堆積し、前記ドレイン領域５７上にコンタクトホール６
７を形成した後、該コンタクトホール６７を介してドレ
イン領域５７にコンタクトするアルミニウム素材の配線
６８を形成する。
【００１７】そして、Ｓｉ3Ｎ4膜等の保護膜を形成し
て、ＥＥＰＲＯＭとマスクＲＯＭを内蔵した１チップマ
イクロコンピュータを完成している。
て、ＥＥＰＲＯＭとマスクＲＯＭを内蔵した１チップマ
イクロコンピュータを完成している。
【００１８】
【発明が解決しようとする課題】しかしながら、前述し
た製造方法によると、ＲＯＭコード書き込みのための工
程をゲート電極８６の形成前のイオン注入工程で行って
いたので、その後完成までの製造工数が多く、よってＲ
ＯＭ受注から完成までの期間、ＴＡＴが長いという欠点
を有していた。
た製造方法によると、ＲＯＭコード書き込みのための工
程をゲート電極８６の形成前のイオン注入工程で行って
いたので、その後完成までの製造工数が多く、よってＲ
ＯＭ受注から完成までの期間、ＴＡＴが長いという欠点
を有していた。
【００１９】従って、本発明ではＥＥＰＲＯＭとマスク
ＲＯＭを内蔵した１チップマイクロコンピュータにおい
て、ＲＯＭコード書き込みのための工程をできる限り後
の工程に繰り下げることによって、ＴＡＴの短縮化を図
ることを目的とする。
ＲＯＭを内蔵した１チップマイクロコンピュータにおい
て、ＲＯＭコード書き込みのための工程をできる限り後
の工程に繰り下げることによって、ＴＡＴの短縮化を図
ることを目的とする。
【００２０】
【課題を解決するための手段】本発明は前記した従来の
欠点に鑑みなされたもので、一導電型の半導体基板上に
形成したゲート酸化膜を介して第１の導電膜を形成した
後、該導電膜をパターニングしてＥＥＰＲＯＭのフロー
ティングゲートとマスクＲＯＭのゲート電極を形成す
る。次に、全面に形成した酸化膜を介して第２の導電膜
を形成した後、該導電膜をパターニングして前記フロー
ティングゲート上にコントロールゲートと前記ゲート電
極上にエッチングストッパ膜を形成する。続いて、開口
部を有するホトレジスト膜をマスクにして基板表層に逆
導電型の不純物をイオン注入して前記フローティングゲ
ートの一端部に隣接するように逆導電型の第１の拡散領
域を形成し、更に該第１の拡散領域上をホトレジスト膜
でマスクして逆導電型の不純物をイオン注入して前記フ
ローティングゲートの他端部側に位置したコントロール
ゲートの一端部に隣接するように逆導電型の第２の拡散
領域とゲート電極の両端部に隣接するように逆導電型の
第３の拡散領域を形成する。また、全面に層間絶縁膜を
形成し、前記第２の拡散領域上を開口するコンタクトホ
ールとマスクＲＯＭ内の選択されたトランジスタのゲー
ト電極上に形成された前記エッチングストッパ膜上まで
を露出する露出部を形成した後、該露出部上を開口する
開口部を有するホトレジスト膜をマスクにして逆導電型
の不純物をイオン注入することにより露出部を介して前
記エッチングストッパ膜及びゲート電極を貫通して基板
表層に逆導電型の第４の拡散領域を形成するものであ
る。
欠点に鑑みなされたもので、一導電型の半導体基板上に
形成したゲート酸化膜を介して第１の導電膜を形成した
後、該導電膜をパターニングしてＥＥＰＲＯＭのフロー
ティングゲートとマスクＲＯＭのゲート電極を形成す
る。次に、全面に形成した酸化膜を介して第２の導電膜
を形成した後、該導電膜をパターニングして前記フロー
ティングゲート上にコントロールゲートと前記ゲート電
極上にエッチングストッパ膜を形成する。続いて、開口
部を有するホトレジスト膜をマスクにして基板表層に逆
導電型の不純物をイオン注入して前記フローティングゲ
ートの一端部に隣接するように逆導電型の第１の拡散領
域を形成し、更に該第１の拡散領域上をホトレジスト膜
でマスクして逆導電型の不純物をイオン注入して前記フ
ローティングゲートの他端部側に位置したコントロール
ゲートの一端部に隣接するように逆導電型の第２の拡散
領域とゲート電極の両端部に隣接するように逆導電型の
第３の拡散領域を形成する。また、全面に層間絶縁膜を
形成し、前記第２の拡散領域上を開口するコンタクトホ
ールとマスクＲＯＭ内の選択されたトランジスタのゲー
ト電極上に形成された前記エッチングストッパ膜上まで
を露出する露出部を形成した後、該露出部上を開口する
開口部を有するホトレジスト膜をマスクにして逆導電型
の不純物をイオン注入することにより露出部を介して前
記エッチングストッパ膜及びゲート電極を貫通して基板
表層に逆導電型の第４の拡散領域を形成するものであ
る。
【００２１】また、本発明は一導電型の半導体基板上に
形成したゲート酸化膜を介して第１の導電膜を形成した
後、該導電膜をパターニングしてＥＥＰＲＯＭのフロー
ティングゲートとマスクＲＯＭのゲート電極を形成す
る。次に、全面に形成した酸化膜を介して第２の導電膜
を形成した後、該導電膜をパターニングして前記フロー
ティングゲート上にコントロールゲートと前記ゲート電
極上にエッチングストッパ膜を形成する。続いて、開口
部を有するホトレジスト膜をマスクにして基板表層に逆
導電型の不純物をイオン注入して前記フローティングゲ
ートの一端部に隣接するように逆導電型の第１の拡散領
域を形成し、更に該第１の拡散領域上をホトレジスト膜
でマスクして逆導電型の不純物をイオン注入して前記フ
ローティングゲートの他端部側に位置したコントロール
ゲートの一端部に隣接するように逆導電型の第２の拡散
領域とゲート電極の両端部に隣接するように逆導電型の
第３の拡散領域を形成する。また、全面に第１の層間絶
縁膜を形成した後、前記第２の拡散領域上を開口するコ
ンタクトホールを形成し該コンタクトホールを介して第
２の拡散領域にコンタクトする配線を形成する。そし
て、全面に第２の層間絶縁膜を形成した後、前記マスク
ＲＯＭ内の選択されたトランジスタのゲート電極上に形
成された前記エッチングストッパ膜上までを露出する露
出部を形成し、該露出部上を開口する開口部を有するホ
トレジスト膜をマスクにして逆導電型の不純物をイオン
注入することにより露出部を介して前記エッチングスト
ッパ膜及びゲート電極を貫通して基板表層に逆導電型の
第４の拡散領域を形成するものである。
形成したゲート酸化膜を介して第１の導電膜を形成した
後、該導電膜をパターニングしてＥＥＰＲＯＭのフロー
ティングゲートとマスクＲＯＭのゲート電極を形成す
る。次に、全面に形成した酸化膜を介して第２の導電膜
を形成した後、該導電膜をパターニングして前記フロー
ティングゲート上にコントロールゲートと前記ゲート電
極上にエッチングストッパ膜を形成する。続いて、開口
部を有するホトレジスト膜をマスクにして基板表層に逆
導電型の不純物をイオン注入して前記フローティングゲ
ートの一端部に隣接するように逆導電型の第１の拡散領
域を形成し、更に該第１の拡散領域上をホトレジスト膜
でマスクして逆導電型の不純物をイオン注入して前記フ
ローティングゲートの他端部側に位置したコントロール
ゲートの一端部に隣接するように逆導電型の第２の拡散
領域とゲート電極の両端部に隣接するように逆導電型の
第３の拡散領域を形成する。また、全面に第１の層間絶
縁膜を形成した後、前記第２の拡散領域上を開口するコ
ンタクトホールを形成し該コンタクトホールを介して第
２の拡散領域にコンタクトする配線を形成する。そし
て、全面に第２の層間絶縁膜を形成した後、前記マスク
ＲＯＭ内の選択されたトランジスタのゲート電極上に形
成された前記エッチングストッパ膜上までを露出する露
出部を形成し、該露出部上を開口する開口部を有するホ
トレジスト膜をマスクにして逆導電型の不純物をイオン
注入することにより露出部を介して前記エッチングスト
ッパ膜及びゲート電極を貫通して基板表層に逆導電型の
第４の拡散領域を形成するものである。
【００２２】
【発明の実施の形態】以下、本発明の一実施形態に係る
半導体装置の製造方法について図面を参照しながら説明
する。尚、従来の構成と同等な構成については同符号を
付して説明を簡略する。先ず、図１において、半導体基
板３１の表面を熱酸化することにより膜厚５００Å程度
のパッド酸化膜３２を形成し、その上に減圧ＣＶＤ法に
よって膜厚２０００Å程度のシリコン窒化膜３３を形成
する。このシリコン窒化膜３３をホトレジスト工程によ
りパターニングして開口部３４を形成する。
半導体装置の製造方法について図面を参照しながら説明
する。尚、従来の構成と同等な構成については同符号を
付して説明を簡略する。先ず、図１において、半導体基
板３１の表面を熱酸化することにより膜厚５００Å程度
のパッド酸化膜３２を形成し、その上に減圧ＣＶＤ法に
よって膜厚２０００Å程度のシリコン窒化膜３３を形成
する。このシリコン窒化膜３３をホトレジスト工程によ
りパターニングして開口部３４を形成する。
【００２３】図２において、ホトレジスト膜（不図示）
を除去した後、基板３１全体を１０００℃、数時間のス
チーム酸化することによりシリコン窒化膜３３の開口部
３４に素子分離用のＬＯＣＯＳ酸化膜３５を形成する。
図３において、選択酸化に用いたシリコン窒化膜３３を
除去し、更にフッ酸液によりその下のパッド酸化膜３２
を除去して基板３１表面を洗浄した後、９００℃、数十
分のドライ酸化により膜厚１００Å乃至２００Å程度
の、第１のゲート酸化膜３６を形成する。更に第１のゲ
ート酸化膜３６の上に減圧ＣＶＤ法により膜厚１０００
Å乃至２０００Å程度のノンドープのポリシリコン膜３
７を形成する。
を除去した後、基板３１全体を１０００℃、数時間のス
チーム酸化することによりシリコン窒化膜３３の開口部
３４に素子分離用のＬＯＣＯＳ酸化膜３５を形成する。
図３において、選択酸化に用いたシリコン窒化膜３３を
除去し、更にフッ酸液によりその下のパッド酸化膜３２
を除去して基板３１表面を洗浄した後、９００℃、数十
分のドライ酸化により膜厚１００Å乃至２００Å程度
の、第１のゲート酸化膜３６を形成する。更に第１のゲ
ート酸化膜３６の上に減圧ＣＶＤ法により膜厚１０００
Å乃至２０００Å程度のノンドープのポリシリコン膜３
７を形成する。
【００２４】図４において、ポリシリコン膜３７にリン
（Ｐ）を加速電圧４０ＫｅＶ、ドーズ量１×１０15／ｃ
ｍ2の条件でイオン注入することによりポリシリコン膜
３７に導電性を与え、次いで減圧ＣＶＤ法により膜厚２
０００Å程度のシリコン窒化膜３８を形成する。更にシ
リコン窒化膜３８をホトレジスト工程によりパターニン
グしてシリコン窒化膜３８の開口部３９を形成する。
（Ｐ）を加速電圧４０ＫｅＶ、ドーズ量１×１０15／ｃ
ｍ2の条件でイオン注入することによりポリシリコン膜
３７に導電性を与え、次いで減圧ＣＶＤ法により膜厚２
０００Å程度のシリコン窒化膜３８を形成する。更にシ
リコン窒化膜３８をホトレジスト工程によりパターニン
グしてシリコン窒化膜３８の開口部３９を形成する。
【００２５】図５において、基板３１全体を９００℃、
１時間の酸化性雰囲気中で熱処理することにより、ポリ
シリコン膜３７を選択酸化して開口部３９表面に選択酸
化膜４０を形成する。選択酸化膜４０は中心部分で膜厚
が厚く、周辺部分で膜厚が薄くなるような形状に形成さ
れる。図６において、選択酸化に用いたシリコン窒化膜
３８を除去した後、前記ポリシリコン膜３７を選択酸化
膜４０とホトレジスト工程によりパターニングすること
により、ＥＥＰＲＯＭ４１のフローティングゲート４２
を形成すると共に、マスクＲＯＭ４３のゲート電極４４
を形成する。この段階で、第１のゲート酸化膜３６は残
しておいても良い。
１時間の酸化性雰囲気中で熱処理することにより、ポリ
シリコン膜３７を選択酸化して開口部３９表面に選択酸
化膜４０を形成する。選択酸化膜４０は中心部分で膜厚
が厚く、周辺部分で膜厚が薄くなるような形状に形成さ
れる。図６において、選択酸化に用いたシリコン窒化膜
３８を除去した後、前記ポリシリコン膜３７を選択酸化
膜４０とホトレジスト工程によりパターニングすること
により、ＥＥＰＲＯＭ４１のフローティングゲート４２
を形成すると共に、マスクＲＯＭ４３のゲート電極４４
を形成する。この段階で、第１のゲート酸化膜３６は残
しておいても良い。
【００２６】図７において、減圧ＣＶＤ法により全体に
膜厚３００Å程度の、ＮＳＧ(Non Doped Silicate Glas
s)膜またはＨＴＯ(High Temperature Oxide)膜等を堆積
させた後、熱酸化することにより、前記フローティング
ゲート４２及びゲート電極４４を被覆する第２のゲート
酸化膜４５を形成する。尚、ＥＥＰＲＯＭ４１上の第２
のゲート酸化膜４５は、トンネル酸化膜を構成する。
膜厚３００Å程度の、ＮＳＧ(Non Doped Silicate Glas
s)膜またはＨＴＯ(High Temperature Oxide)膜等を堆積
させた後、熱酸化することにより、前記フローティング
ゲート４２及びゲート電極４４を被覆する第２のゲート
酸化膜４５を形成する。尚、ＥＥＰＲＯＭ４１上の第２
のゲート酸化膜４５は、トンネル酸化膜を構成する。
【００２７】図８において、全面にフローティングゲー
ト４２及びゲート電極４４を被覆するように、第２のゲ
ート酸化膜４５上に減圧ＣＶＤ法により膜厚２０００Å
乃至３０００Å程度のポリシリコン膜を堆積し、これを
リンドープした後、ホトレジスト工程によりフローティ
ングゲート４２から基板３１上にかけて跨る、ＥＥＰＲ
ＯＭ４１のコントロールゲート４６と、マスクＲＯＭ４
３のゲート電極４４上にエッチングストッパ膜４７とを
形成する。尚、ポリシリコン膜と金属シリサイド膜との
積層構造としても良い。
ト４２及びゲート電極４４を被覆するように、第２のゲ
ート酸化膜４５上に減圧ＣＶＤ法により膜厚２０００Å
乃至３０００Å程度のポリシリコン膜を堆積し、これを
リンドープした後、ホトレジスト工程によりフローティ
ングゲート４２から基板３１上にかけて跨る、ＥＥＰＲ
ＯＭ４１のコントロールゲート４６と、マスクＲＯＭ４
３のゲート電極４４上にエッチングストッパ膜４７とを
形成する。尚、ポリシリコン膜と金属シリサイド膜との
積層構造としても良い。
【００２８】図９において、開口部５０を持つホトレジ
スト膜５１を形成し、リン（Ｐ）を加速電圧４０Ｋｅ
ｖ、ドーズ量１×１０15／cm2程度イオン注入すること
により、ＥＥＰＲＯＭ４１のフローティングゲート４２
の一端部に隣接するように共通のソース領域５２を形成
する。図１０において、全体に膜厚２００Å程度のＣＶ
Ｄ酸化膜５３を堆積した後、基板３１上に開口部５５を
持つホトレジスト膜５６を形成し、上方からヒ素（Ａ
ｓ）をイオン注入することにより、ＥＥＰＲＯＭ４１に
はフローティングゲート４２の他端部に隣接するように
ドレイン領域５７を、マスクＲＯＭ４３にはゲート電極
４４の両端部に隣接するようにソース・ドレイン領域５
８を形成する。
スト膜５１を形成し、リン（Ｐ）を加速電圧４０Ｋｅ
ｖ、ドーズ量１×１０15／cm2程度イオン注入すること
により、ＥＥＰＲＯＭ４１のフローティングゲート４２
の一端部に隣接するように共通のソース領域５２を形成
する。図１０において、全体に膜厚２００Å程度のＣＶ
Ｄ酸化膜５３を堆積した後、基板３１上に開口部５５を
持つホトレジスト膜５６を形成し、上方からヒ素（Ａ
ｓ）をイオン注入することにより、ＥＥＰＲＯＭ４１に
はフローティングゲート４２の他端部に隣接するように
ドレイン領域５７を、マスクＲＯＭ４３にはゲート電極
４４の両端部に隣接するようにソース・ドレイン領域５
８を形成する。
【００２９】図１１において、イオン注入した不純物を
活性化するためのアニール処理を約９００℃、数時間行
った後、全体にＢＰＳＧ膜等の層間絶縁膜５９を堆積す
る。そして、この工程が終了した状態で、ＲＯＭコード
の指示がなされ、ＲＯＭコーディング用マスクが完成す
るまで待機する。図１２において、ＲＯＭコードの指示
があると、これに基づいてＲＯＭコーディング用マスク
を作成する。そして、このＲＯＭコーディング用マスク
（不図示）を用いて前記層間絶縁膜５９をパターニング
する。これにより、図１２に示すように前記ＥＥＰＲＯ
Ｍ４１のドレイン領域５７上にコンタクトホール６０を
形成すると共に、マスクＲＯＭ４３のＲＯＭコードする
トランジスタのゲート電極４４上のエッチングストッパ
膜４７が露出するまで層間絶縁膜５９及びＣＶＤ酸化膜
５３を除去して露出部６１を形成する。このとき、ゲー
ト電極４４上にＥＥＰＲＯＭ４１のコントロールゲート
４８の形成膜から成るエッチングストッパ膜４７を形成
しておくことで、エッチングストッパとなり、ゲート電
極４４にダメージを与えるおそれがなく、デバイス特性
の信頼性の低下を抑制することができる。
活性化するためのアニール処理を約９００℃、数時間行
った後、全体にＢＰＳＧ膜等の層間絶縁膜５９を堆積す
る。そして、この工程が終了した状態で、ＲＯＭコード
の指示がなされ、ＲＯＭコーディング用マスクが完成す
るまで待機する。図１２において、ＲＯＭコードの指示
があると、これに基づいてＲＯＭコーディング用マスク
を作成する。そして、このＲＯＭコーディング用マスク
（不図示）を用いて前記層間絶縁膜５９をパターニング
する。これにより、図１２に示すように前記ＥＥＰＲＯ
Ｍ４１のドレイン領域５７上にコンタクトホール６０を
形成すると共に、マスクＲＯＭ４３のＲＯＭコードする
トランジスタのゲート電極４４上のエッチングストッパ
膜４７が露出するまで層間絶縁膜５９及びＣＶＤ酸化膜
５３を除去して露出部６１を形成する。このとき、ゲー
ト電極４４上にＥＥＰＲＯＭ４１のコントロールゲート
４８の形成膜から成るエッチングストッパ膜４７を形成
しておくことで、エッチングストッパとなり、ゲート電
極４４にダメージを与えるおそれがなく、デバイス特性
の信頼性の低下を抑制することができる。
【００３０】図１３において、開口部６２を有するホト
レジスト膜６３を全面に形成した後、リン（Ｐ）を加速
電圧４００ＫｅＶ〜６００ＫｅＶ、ドーズ量５×１０14
／ｃｍ2の条件でイオン注入する。これにより、前記工
程で露出したエッチングストッパ膜４７及びゲート電極
４４部分をリン（Ｐ）が貫通して、選択されたトランジ
スタのチャネル部分にＮ−型のチャネル拡散領域６４を
形成する。これにより、ＲＯＭコードの書き込みが完了
する（Ｎチャネル型トランジスタにおけるディプレッシ
ョン化が行われる。）。このとき、本発明では、ＲＯＭ
コードされるトランジスタ上の層間絶縁膜５９をエッチ
ングストッパ膜４７が露出するまでエッチングすること
で、基板表層までの距離を短くすることができるため、
通常、使用されている加速電圧４００ＫｅＶ乃至６００
ＫｅＶ程度の装置で対応できるため、１０００ＫｅＶ乃
至１ＭｅＶ級の高エネルギーのイオン注入装置を使用す
る必要がなく、低コスト化が図れる。
レジスト膜６３を全面に形成した後、リン（Ｐ）を加速
電圧４００ＫｅＶ〜６００ＫｅＶ、ドーズ量５×１０14
／ｃｍ2の条件でイオン注入する。これにより、前記工
程で露出したエッチングストッパ膜４７及びゲート電極
４４部分をリン（Ｐ）が貫通して、選択されたトランジ
スタのチャネル部分にＮ−型のチャネル拡散領域６４を
形成する。これにより、ＲＯＭコードの書き込みが完了
する（Ｎチャネル型トランジスタにおけるディプレッシ
ョン化が行われる。）。このとき、本発明では、ＲＯＭ
コードされるトランジスタ上の層間絶縁膜５９をエッチ
ングストッパ膜４７が露出するまでエッチングすること
で、基板表層までの距離を短くすることができるため、
通常、使用されている加速電圧４００ＫｅＶ乃至６００
ＫｅＶ程度の装置で対応できるため、１０００ＫｅＶ乃
至１ＭｅＶ級の高エネルギーのイオン注入装置を使用す
る必要がなく、低コスト化が図れる。
【００３１】更に、マスクＲＯＭ４３内のＬＯＣＯＳ酸
化膜上に積極的にエッチングストッパ膜４７を形成する
ことで、ＬＯＣＯＳ酸化膜下へのＲＯＭコード書き込み
のために注入するイオンの突き抜けを防止することがで
きる。図１４において、ホトレジスト膜６３を除去し、
全面にアルミニウム素材の堆積とホトレジスト工程によ
り電極６５を形成した後、Ｓｉ3Ｎ4膜から成る保護膜６
６を形成して、ＥＥＰＲＯＭとマスクＲＯＭを内蔵した
１チップマイクロコンピュータが完成する。
化膜上に積極的にエッチングストッパ膜４７を形成する
ことで、ＬＯＣＯＳ酸化膜下へのＲＯＭコード書き込み
のために注入するイオンの突き抜けを防止することがで
きる。図１４において、ホトレジスト膜６３を除去し、
全面にアルミニウム素材の堆積とホトレジスト工程によ
り電極６５を形成した後、Ｓｉ3Ｎ4膜から成る保護膜６
６を形成して、ＥＥＰＲＯＭとマスクＲＯＭを内蔵した
１チップマイクロコンピュータが完成する。
【００３２】以下、本発明の一実施形態の特徴である前
述したマスクＲＯＭ４３内の選択されたトランジスタに
ＲＯＭコード書き込みを行う工程について、一実施形態
の構成を模式的に示した図１５乃至図１７を基に説明す
る。図１５はマスクＲＯＭ４３形成領域を示す平面図で
あり、図１６は図１５のＡ−Ａ線断面図で、図１７は図
１５のＢ−Ｂ線断面図である。
述したマスクＲＯＭ４３内の選択されたトランジスタに
ＲＯＭコード書き込みを行う工程について、一実施形態
の構成を模式的に示した図１５乃至図１７を基に説明す
る。図１５はマスクＲＯＭ４３形成領域を示す平面図で
あり、図１６は図１５のＡ−Ａ線断面図で、図１７は図
１５のＢ−Ｂ線断面図である。
【００３３】これらの図面に示すようにマスクＲＯＭ４
３内のゲート電極４４上にはＥＥＰＲＯＭ４１のコント
ロールゲート形成膜から成るエッチングストッパ膜４７
が形成され、ホトレジスト工程により該エッチングスト
ッパ膜４７が露出するまで層間絶縁膜５９をエッチング
することで、通常の加速エネルギーを有するイオン注入
装置でＲＯＭコード書き込みを行うことができ、更に図
１６に示すようにＬＯＣＯＳ酸化膜３５上には積極的に
エッチングストッパ膜４７を存在させることで、ＲＯＭ
コーディングの際のイオンがＬＯＣＯＳ酸化膜３５下に
突き抜けることがなく、フィールド反転電圧の低下を招
くことを防止できる。
３内のゲート電極４４上にはＥＥＰＲＯＭ４１のコント
ロールゲート形成膜から成るエッチングストッパ膜４７
が形成され、ホトレジスト工程により該エッチングスト
ッパ膜４７が露出するまで層間絶縁膜５９をエッチング
することで、通常の加速エネルギーを有するイオン注入
装置でＲＯＭコード書き込みを行うことができ、更に図
１６に示すようにＬＯＣＯＳ酸化膜３５上には積極的に
エッチングストッパ膜４７を存在させることで、ＲＯＭ
コーディングの際のイオンがＬＯＣＯＳ酸化膜３５下に
突き抜けることがなく、フィールド反転電圧の低下を招
くことを防止できる。
【００３４】以上説明したように１層配線構造の１チッ
プマイクロコンピュータでは、ＥＥＰＲＯＭ４１のドレ
イン領域５７上にコンタクトするコンタクトホール６０
の形成と同時にＲＯＭコードするトランジスタのゲート
電極４４上の層間絶縁膜５９を除去することで、製造工
数の増大を招くことなしに、ＲＯＭコード書き込みのた
めの工程をＥＥＰＲＯＭ４１のコントロールゲート４６
の形成後に繰り下げることができるので、その後の製造
工数が従来例よりも少なくなり、よってＴＡＴの大幅な
短縮化が図れる。
プマイクロコンピュータでは、ＥＥＰＲＯＭ４１のドレ
イン領域５７上にコンタクトするコンタクトホール６０
の形成と同時にＲＯＭコードするトランジスタのゲート
電極４４上の層間絶縁膜５９を除去することで、製造工
数の増大を招くことなしに、ＲＯＭコード書き込みのた
めの工程をＥＥＰＲＯＭ４１のコントロールゲート４６
の形成後に繰り下げることができるので、その後の製造
工数が従来例よりも少なくなり、よってＴＡＴの大幅な
短縮化が図れる。
【００３５】また、マスクＲＯＭ４３内の選択されたト
ランジスタのゲート電極４４上の層間絶縁膜５９を除去
して、ＲＯＭコード書き込みのためのイオン注入を行っ
ているため、通常の加速エネルギーを有するイオン注入
装置で対応でき、コストの高騰を押さえることができ
る。また、前記ゲート電極４４上を露出する工程におい
て、ゲート電極４４上にＥＥＰＲＯＭ４１のコントロー
ルゲート４６の形成膜から成るエッチングストッパ膜４
７を形成しておくことで、エッチングストッパとなり、
ゲート電極４４にダメージを与えるおそれがなく、デバ
イス特性の信頼性の低下を抑制することができる。
ランジスタのゲート電極４４上の層間絶縁膜５９を除去
して、ＲＯＭコード書き込みのためのイオン注入を行っ
ているため、通常の加速エネルギーを有するイオン注入
装置で対応でき、コストの高騰を押さえることができ
る。また、前記ゲート電極４４上を露出する工程におい
て、ゲート電極４４上にＥＥＰＲＯＭ４１のコントロー
ルゲート４６の形成膜から成るエッチングストッパ膜４
７を形成しておくことで、エッチングストッパとなり、
ゲート電極４４にダメージを与えるおそれがなく、デバ
イス特性の信頼性の低下を抑制することができる。
【００３６】更に、マスクＲＯＭ４３内のＬＯＣＯＳ酸
化膜３５上に積極的にエッチングストッパ膜４７を形成
することで、ＬＯＣＯＳ酸化膜３５下へのＲＯＭコード
書き込みのために注入するイオンの突き抜けを防止する
ことができる。以下、本発明を２層配線構造の１チップ
マイクロコンピュータに適用した実施形態について図１
８乃至図２１を参照しながら説明する。
化膜３５上に積極的にエッチングストッパ膜４７を形成
することで、ＬＯＣＯＳ酸化膜３５下へのＲＯＭコード
書き込みのために注入するイオンの突き抜けを防止する
ことができる。以下、本発明を２層配線構造の１チップ
マイクロコンピュータに適用した実施形態について図１
８乃至図２１を参照しながら説明する。
【００３７】先ず、前記一実施形態に示した図１１の工
程までは同じであり、全面に層間絶縁膜５９を形成した
後、ホトレジスト工程により図１８に示すように前記Ｅ
ＥＰＲＯＭ４１のドレイン領域５７上にコンタクトホー
ル６７を形成する。図１９において、全面にアルミニウ
ム素材の堆積とホトレジスト工程により配線６８を形成
し、全面に上層の層間絶縁膜６９を形成する。そして、
この工程が終了した状態で、ＲＯＭコードの指示がなさ
れ、ＲＯＭコーディング用マスクが完成するまで待機す
る。
程までは同じであり、全面に層間絶縁膜５９を形成した
後、ホトレジスト工程により図１８に示すように前記Ｅ
ＥＰＲＯＭ４１のドレイン領域５７上にコンタクトホー
ル６７を形成する。図１９において、全面にアルミニウ
ム素材の堆積とホトレジスト工程により配線６８を形成
し、全面に上層の層間絶縁膜６９を形成する。そして、
この工程が終了した状態で、ＲＯＭコードの指示がなさ
れ、ＲＯＭコーディング用マスクが完成するまで待機す
る。
【００３８】図２０において、ＲＯＭコードの指示があ
ると、これに基づいてＲＯＭコーディング用マスクを作
成する。そして、このＲＯＭコーディング用マスクとし
ての開口部７１を持つホトレジスト膜７２を用いて前記
層間絶縁膜６９、５９をパターニングする。これによ
り、図２０に示すように前記マスクＲＯＭ４３のＲＯＭ
コードするトランジスタのゲート電極４４上のエッチン
グストッパ膜４７が露出するまで層間絶縁膜６９、５９
及びＣＶＤ酸化膜５３を除去して露出部７３を形成す
る。
ると、これに基づいてＲＯＭコーディング用マスクを作
成する。そして、このＲＯＭコーディング用マスクとし
ての開口部７１を持つホトレジスト膜７２を用いて前記
層間絶縁膜６９、５９をパターニングする。これによ
り、図２０に示すように前記マスクＲＯＭ４３のＲＯＭ
コードするトランジスタのゲート電極４４上のエッチン
グストッパ膜４７が露出するまで層間絶縁膜６９、５９
及びＣＶＤ酸化膜５３を除去して露出部７３を形成す
る。
【００３９】図２１において、前記ホトレジスト膜７２
をマスクにしてリン（Ｐ）を加速電圧４００ＫｅＶ〜６
００ＫｅＶ、ドーズ量５×１０14／ｃｍ2の条件でイオ
ン注入する。これにより、前記工程で露出したエッチン
グストッパ膜４７及びゲート電極４４部分をリン（Ｐ）
が貫通して、選択されたトランジスタのチャネル部分に
Ｎ−型のチャネル拡散領域７４を形成する。これによ
り、ＲＯＭコードの書き込みが完了する（Ｎチャネル型
トランジスタにおけるディプレッション化が行われ
る。）。
をマスクにしてリン（Ｐ）を加速電圧４００ＫｅＶ〜６
００ＫｅＶ、ドーズ量５×１０14／ｃｍ2の条件でイオ
ン注入する。これにより、前記工程で露出したエッチン
グストッパ膜４７及びゲート電極４４部分をリン（Ｐ）
が貫通して、選択されたトランジスタのチャネル部分に
Ｎ−型のチャネル拡散領域７４を形成する。これによ
り、ＲＯＭコードの書き込みが完了する（Ｎチャネル型
トランジスタにおけるディプレッション化が行われ
る。）。
【００４０】以下、全面にＳｉ3Ｎ4膜から成る保護膜を
形成して、本実施形態の１チップマイクロコンピュータ
が完成する。以下、本発明の他の実施形態の特徴である
前述したマスクＲＯＭ４３内の選択されたトランジスタ
にＲＯＭコード書き込みを行う工程について、他の実施
形態の構成を模式的に示した図２２を基に説明する。
尚、図２２は前述した一実施形態の図１６に相当する箇
所の断面図である。
形成して、本実施形態の１チップマイクロコンピュータ
が完成する。以下、本発明の他の実施形態の特徴である
前述したマスクＲＯＭ４３内の選択されたトランジスタ
にＲＯＭコード書き込みを行う工程について、他の実施
形態の構成を模式的に示した図２２を基に説明する。
尚、図２２は前述した一実施形態の図１６に相当する箇
所の断面図である。
【００４１】図２２に示すようにマスクＲＯＭ４３内の
ゲート電極４４上には一実施形態と同様にＥＥＰＲＯＭ
４１のコントロールゲート形成膜から成るエッチングス
トッパ膜４７が形成され、ホトレジスト工程により該エ
ッチングストッパ膜４７が露出するまで層間絶縁膜５９
及び上層の層間絶縁膜６９をエッチングすることで、通
常の加速エネルギーを有するイオン注入装置でＲＯＭコ
ード書き込みを行うことができ、更にＬＯＣＯＳ酸化膜
３５上には積極的にエッチングストッパ膜４７及び１層
目の配線６８を存在させることで、一実施形態より更に
ＲＯＭコーディングの際のイオンがＬＯＣＯＳ酸化膜３
５下に突き抜けることがなく、フィールド反転電圧の低
下を招くことを防止できる。
ゲート電極４４上には一実施形態と同様にＥＥＰＲＯＭ
４１のコントロールゲート形成膜から成るエッチングス
トッパ膜４７が形成され、ホトレジスト工程により該エ
ッチングストッパ膜４７が露出するまで層間絶縁膜５９
及び上層の層間絶縁膜６９をエッチングすることで、通
常の加速エネルギーを有するイオン注入装置でＲＯＭコ
ード書き込みを行うことができ、更にＬＯＣＯＳ酸化膜
３５上には積極的にエッチングストッパ膜４７及び１層
目の配線６８を存在させることで、一実施形態より更に
ＲＯＭコーディングの際のイオンがＬＯＣＯＳ酸化膜３
５下に突き抜けることがなく、フィールド反転電圧の低
下を招くことを防止できる。
【００４２】以上説明したように２層配線構造の１チッ
プマイクロコンピュータでは、１層配線形成後の２層配
線形成用のコンタクトホール形成と同時にＲＯＭコード
するトランジスタのゲート電極４４上の層間絶縁膜５
９、６９を除去することで、製造工数の増大を招くこと
なしに、ＲＯＭコード書き込みのための工程を１層配線
形成後に繰り下げることができるので、その後の製造工
数が一実施形態よりも更に少なくなり、よってＴＡＴの
大幅な短縮化が図れる。
プマイクロコンピュータでは、１層配線形成後の２層配
線形成用のコンタクトホール形成と同時にＲＯＭコード
するトランジスタのゲート電極４４上の層間絶縁膜５
９、６９を除去することで、製造工数の増大を招くこと
なしに、ＲＯＭコード書き込みのための工程を１層配線
形成後に繰り下げることができるので、その後の製造工
数が一実施形態よりも更に少なくなり、よってＴＡＴの
大幅な短縮化が図れる。
【００４３】また、マスクＲＯＭ４３内の選択されたト
ランジスタのゲート電極４４上の層間絶縁膜５９、６９
を除去して、ＲＯＭコード書き込みのためのイオン注入
を行っているため、通常の加速エネルギーを有するイオ
ン注入装置で対応でき、コストの高騰を押さえることが
できる。また、前記ゲート電極４４上を露出する工程に
おいて、ゲート電極４４上にＥＥＰＲＯＭ４１のコント
ロールゲート４６の形成膜から成るエッチングストッパ
膜４７を形成しておくことで、エッチングストッパとな
り、ゲート電極４４にダメージを与えるおそれがなく、
デバイス特性の信頼性の低下を抑制することができる。
ランジスタのゲート電極４４上の層間絶縁膜５９、６９
を除去して、ＲＯＭコード書き込みのためのイオン注入
を行っているため、通常の加速エネルギーを有するイオ
ン注入装置で対応でき、コストの高騰を押さえることが
できる。また、前記ゲート電極４４上を露出する工程に
おいて、ゲート電極４４上にＥＥＰＲＯＭ４１のコント
ロールゲート４６の形成膜から成るエッチングストッパ
膜４７を形成しておくことで、エッチングストッパとな
り、ゲート電極４４にダメージを与えるおそれがなく、
デバイス特性の信頼性の低下を抑制することができる。
【００４４】更に、マスクＲＯＭ４１内のＬＯＣＯＳ酸
化膜３５上に積極的にエッチングストッパ膜４７、更に
は１層目の配線６８を形成することで、ＬＯＣＯＳ酸化
膜３５下へのＲＯＭコード書き込みのために注入するイ
オンの突き抜けを更に防止することができる。尚、２層
配線以上の多層配線においても、本発明を適用すること
ができる。
化膜３５上に積極的にエッチングストッパ膜４７、更に
は１層目の配線６８を形成することで、ＬＯＣＯＳ酸化
膜３５下へのＲＯＭコード書き込みのために注入するイ
オンの突き抜けを更に防止することができる。尚、２層
配線以上の多層配線においても、本発明を適用すること
ができる。
【００４５】また、本実施形態では、ＥＥＰＲＯＭのメ
モリセル部の構成がフローティングゲート上部及び側部
に跨るようにコントロールゲートが形成されて成る、い
わゆるスプリットゲート型のフラッシュメモリ構造を例
示しているが、本発明はこれに限らずフローティングゲ
ート上にコントロールゲートが積層されて成る、いわゆ
るスタックドゲート型のフラッシュメモリ構造に適用す
ることができる。
モリセル部の構成がフローティングゲート上部及び側部
に跨るようにコントロールゲートが形成されて成る、い
わゆるスプリットゲート型のフラッシュメモリ構造を例
示しているが、本発明はこれに限らずフローティングゲ
ート上にコントロールゲートが積層されて成る、いわゆ
るスタックドゲート型のフラッシュメモリ構造に適用す
ることができる。
【００４６】更に、本実施形態では、Ｎチャネル型トラ
ンジスタにおいてチャネル領域にＮ型不純物をイオン注
入して、ディプレッション化することで、ＲＯＭコード
書き込みを行う工程を例示しているが、本発明はこれに
限らずＰチャネル型トランジスタにおいてチャネル領域
にボロン（Ｂ）等のＰ型不純物をイオン注入して、ディ
プレッション化することで、ＲＯＭコード書き込みを行
う工程に適用することができ、更に同様にＰ，Ｎチャネ
ル型トランジスタにおいて特定のトランジスタをエンハ
ンスメント化することで、ＲＯＭコード書き込みを行う
工程に適用することができる。
ンジスタにおいてチャネル領域にＮ型不純物をイオン注
入して、ディプレッション化することで、ＲＯＭコード
書き込みを行う工程を例示しているが、本発明はこれに
限らずＰチャネル型トランジスタにおいてチャネル領域
にボロン（Ｂ）等のＰ型不純物をイオン注入して、ディ
プレッション化することで、ＲＯＭコード書き込みを行
う工程に適用することができ、更に同様にＰ，Ｎチャネ
ル型トランジスタにおいて特定のトランジスタをエンハ
ンスメント化することで、ＲＯＭコード書き込みを行う
工程に適用することができる。
【００４７】
【発明の効果】以上説明したように本発明の一実施形態
の１層配線構造の１チップマイクロコンピュータによれ
ば、ＲＯＭコード書き込みのための工程をＥＥＰＲＯＭ
のコントロールゲート形成後に繰り下げることができる
ので、その後の製造工数が従来例よりも少なくなり、よ
ってＴＡＴを大幅に短縮することが可能である。
の１層配線構造の１チップマイクロコンピュータによれ
ば、ＲＯＭコード書き込みのための工程をＥＥＰＲＯＭ
のコントロールゲート形成後に繰り下げることができる
ので、その後の製造工数が従来例よりも少なくなり、よ
ってＴＡＴを大幅に短縮することが可能である。
【００４８】また、マスクＲＯＭ内の選択されたトラン
ジスタのゲート電極上の層間絶縁膜を除去して、ＲＯＭ
コード書き込みのためのイオン注入を行うため、通常の
加速エネルギーを有するイオン注入装置で対応でき、コ
ストの高騰を抑制できる。更に、前記ゲート電極上を露
出する工程において、ゲート電極上にＥＥＰＲＯＭのコ
ントロールゲートの形成膜であるエッチングストッパ膜
を形成しておくことで、エッチングストッパとなり、ゲ
ート電極にダメージを与えるおそれがなく、デバイス特
性の信頼性の低下を抑制することができる。
ジスタのゲート電極上の層間絶縁膜を除去して、ＲＯＭ
コード書き込みのためのイオン注入を行うため、通常の
加速エネルギーを有するイオン注入装置で対応でき、コ
ストの高騰を抑制できる。更に、前記ゲート電極上を露
出する工程において、ゲート電極上にＥＥＰＲＯＭのコ
ントロールゲートの形成膜であるエッチングストッパ膜
を形成しておくことで、エッチングストッパとなり、ゲ
ート電極にダメージを与えるおそれがなく、デバイス特
性の信頼性の低下を抑制することができる。
【００４９】また、マスクＲＯＭのＬＯＣＯＳ酸化膜上
に積極的にエッチングストッパ膜を形成することで、Ｌ
ＯＣＯＳ酸化膜下へのＲＯＭコード書き込みのために注
入するイオンの突き抜けを防止することができる。ま
た、本発明の他の実施形態に示す２層配線構造の１チッ
プマイクロコンピュータによれば、１層配線形成後の２
層配線形成用のコンタクトホール形成と同時にＲＯＭコ
ードするトランジスタのゲート電極上の層間絶縁膜及び
上層の層間絶縁膜を除去することで、製造工数の増大を
招くことなしに、ＲＯＭコード書き込みのための工程を
１層配線形成後に繰り下げることができるので、その後
の製造工数が一実施形態よりも更に少なくなり、よって
ＴＡＴの大幅な短縮化が図れる。
に積極的にエッチングストッパ膜を形成することで、Ｌ
ＯＣＯＳ酸化膜下へのＲＯＭコード書き込みのために注
入するイオンの突き抜けを防止することができる。ま
た、本発明の他の実施形態に示す２層配線構造の１チッ
プマイクロコンピュータによれば、１層配線形成後の２
層配線形成用のコンタクトホール形成と同時にＲＯＭコ
ードするトランジスタのゲート電極上の層間絶縁膜及び
上層の層間絶縁膜を除去することで、製造工数の増大を
招くことなしに、ＲＯＭコード書き込みのための工程を
１層配線形成後に繰り下げることができるので、その後
の製造工数が一実施形態よりも更に少なくなり、よって
ＴＡＴの大幅な短縮化が図れる。
【００５０】また、マスクＲＯＭ内の選択されたトラン
ジスタのゲート電極上の層間絶縁膜及び上層の層間絶縁
膜を除去して、ＲＯＭコード書き込みのためのイオン注
入を行っているため、通常の加速エネルギーを有するイ
オン注入装置で対応でき、コストの高騰を押さえること
ができる。更に、前記ゲート電極上を露出する工程にお
いて、ゲート電極上にＥＥＰＲＯＭのコントロールゲー
トの形成膜から成るエッチングストッパ膜を形成してお
くことで、エッチングストッパとなり、ゲート電極にダ
メージを与えるおそれがなく、デバイス特性の信頼性の
低下を抑制することができる。
ジスタのゲート電極上の層間絶縁膜及び上層の層間絶縁
膜を除去して、ＲＯＭコード書き込みのためのイオン注
入を行っているため、通常の加速エネルギーを有するイ
オン注入装置で対応でき、コストの高騰を押さえること
ができる。更に、前記ゲート電極上を露出する工程にお
いて、ゲート電極上にＥＥＰＲＯＭのコントロールゲー
トの形成膜から成るエッチングストッパ膜を形成してお
くことで、エッチングストッパとなり、ゲート電極にダ
メージを与えるおそれがなく、デバイス特性の信頼性の
低下を抑制することができる。
【００５１】また、マスクＲＯＭ内のＬＯＣＯＳ酸化膜
上に積極的にエッチングストッパ膜及び１層配線を形成
することで、ＬＯＣＯＳ酸化膜下へのＲＯＭコード書き
込みのために注入するイオンの突き抜けを更に防止する
ことができる。
上に積極的にエッチングストッパ膜及び１層配線を形成
することで、ＬＯＣＯＳ酸化膜下へのＲＯＭコード書き
込みのために注入するイオンの突き抜けを更に防止する
ことができる。
【図１】本発明の一実施形態の半導体装置の製造方法を
示す第１の断面図である。
示す第１の断面図である。
【図２】本発明の一実施形態の半導体装置の製造方法を
示す第２の断面図である。
示す第２の断面図である。
【図３】本発明の一実施形態の半導体装置の製造方法を
示す第３の断面図である。
示す第３の断面図である。
【図４】本発明の一実施形態の半導体装置の製造方法を
示す第４の断面図である。
示す第４の断面図である。
【図５】本発明の一実施形態の半導体装置の製造方法を
示す第５の断面図である。
示す第５の断面図である。
【図６】本発明の一実施形態の半導体装置の製造方法を
示す第６の断面図である。
示す第６の断面図である。
【図７】本発明の一実施形態の半導体装置の製造方法を
示す第７の断面図である。
示す第７の断面図である。
【図８】本発明の一実施形態の半導体装置の製造方法を
示す第８の断面図である。
示す第８の断面図である。
【図９】本発明の一実施形態の半導体装置の製造方法を
示す第９の断面図である。
示す第９の断面図である。
【図１０】本発明の一実施形態の半導体装置の製造方法
を示す第１０の断面図である。
を示す第１０の断面図である。
【図１１】本発明の一実施形態の半導体装置の製造方法
を示す第１１の断面図である。
を示す第１１の断面図である。
【図１２】本発明の一実施形態の半導体装置の製造方法
を示す第１２の断面図である。
を示す第１２の断面図である。
【図１３】本発明の一実施形態の半導体装置の製造方法
を示す第１３の断面図である。
を示す第１３の断面図である。
【図１４】本発明の一実施形態の半導体装置の製造方法
を示す第１４の断面図である。
を示す第１４の断面図である。
【図１５】本発明の一実施形態のＲＯＭコーディング方
法を説明するための平面図である。
法を説明するための平面図である。
【図１６】図１５のＡ−Ａ線断面図である。
【図１７】図１５のＢ−Ｂ線断面図である。
【図１８】本発明の他の実施形態の半導体装置の製造方
法を示す第１の断面図である。
法を示す第１の断面図である。
【図１９】本発明の他の実施形態の半導体装置の製造方
法を示す第２の断面図である。
法を示す第２の断面図である。
【図２０】本発明の他の実施形態の半導体装置の製造方
法を示す第３の断面図である。
法を示す第３の断面図である。
【図２１】本発明の他の実施形態の半導体装置の製造方
法を示す第４の断面図である。
法を示す第４の断面図である。
【図２２】本発明の他の実施形態のＲＯＭコーディング
方法を説明するための断面図である。
方法を説明するための断面図である。
【図２３】従来の一般的な１チップマイクロコンピュー
タを示す図である。
タを示す図である。
【図２４】従来の一般的な１チップマイクロコンピュー
タを示す図である。
タを示す図である。
【図２５】従来の一般的な１チップマイクロコンピュー
タを示す図である。
タを示す図である。
【図２６】従来の半導体装置の製造方法を示す第１の断
面図である。
面図である。
【図２７】従来の半導体装置の製造方法を示す第２の断
面図である。
面図である。
【図２８】従来の半導体装置の製造方法を示す第３の断
面図である。
面図である。
【図２９】従来の半導体装置の製造方法を示す第４の断
面図である。
面図である。
【図３０】従来の半導体装置の製造方法を示す第５の断
面図である。
面図である。
【図３１】従来の半導体装置の製造方法を示す第６の断
面図である。
面図である。
【図３２】従来の半導体装置の製造方法を示す第７の断
面図である。
面図である。
【図３３】従来の半導体装置の製造方法を示す第８の断
面図である。
面図である。
【図３４】従来の半導体装置の製造方法を示す第９の断
面図である。
面図である。
【図３５】従来の半導体装置の製造方法を示す第１０の
断面図である。
断面図である。
【図３６】従来の半導体装置の製造方法を示す第１１の
断面図である。
断面図である。
【図３７】従来の半導体装置の製造方法を示す第１２の
断面図である。
断面図である。
【図３８】従来の半導体装置の製造方法を示す第１３の
断面図である。
断面図である。
─────────────────────────────────────────────────────
フロントページの続き
(51)Int.Cl.7 識別記号 ＦＩ
Ｈ０１Ｌ 29/788
29/792
(56)参考文献 特開 平５−299613（ＪＰ，Ａ)
特開 平２−3181（ＪＰ，Ａ)
特開 平５−75071（ＪＰ，Ａ)
特開 平４−370969（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
H01L 27/10
H01L 27/112
H01L 27/115
H01L 21/8246
H01L 21/8247
H01L 29/788
H01L 29/792
Claims (3)
- 【請求項１】 ＥＥＰＲＯＭとマスクＲＯＭとを内蔵し
た半導体装置の製造方法において、 前記ＥＥＰＲＯＭのコントロールゲートを形成すると共
に、前記マスクＲＯＭのゲート電極上にエッチングスト
ッパ膜を形成する工程と、 全面に層間絶縁膜を形成する工程と、 前記マスクＲＯＭ内の選択されたトランジスタのゲート
電極上に形成された前記層間絶縁膜を前記エッチングス
トッパ膜をエッチングストッパとしてエッチングして前
記エッチングストッパ膜を露出する工程と、 前記エッチングストッパ膜及び前記ゲート電極を貫通し
て不純物を前記トランジスタのチャネル部分に注入する
ことにより、前記トランジスタへのＲＯＭコーディング
を行うことを有することを特徴とする 半導体装置の製造
方法。 - 【請求項２】 一導電型の半導体基板上にゲート酸化膜
を介してＥＥＰＲＯＭ用のフローティングゲートとマス
クＲＯＭ用のゲート電極を形成する工程と、 全面に酸化膜を形成した後に前記フローティングゲート
上にコントロールゲートを形成すると共に前記ゲート電
極上にエッチングストッパ膜を形成する工程と、 ホトレジスト膜をマスクにして基板表層に逆導電型の不
純物をイオン注入して前記ＥＥＰＲＯＭ用の第１及び第
２の拡散領域を形成すると共に前記マスクＲＯＭ用の第
３の拡散領域を形成する工程と、 全面に層間絶縁膜を形成した後に前記マスクＲＯＭ内の
選択されたトランジスタのゲート電極上に形成された前
記エッチングストッパ膜上までを露出する露出部を形成
する工程と、 ホトレジスト膜をマスクに逆導電型の不純物をイオン注
入して前記露出部下方の基板表層にＲＯＭコーディング
を行う工程とを有することを特徴とする半導体装置の製
造方法。 - 【請求項３】 一導電型の半導体基板上にゲート酸化膜
を介してＥＥＰＲＯＭ用のフローティングゲートとマス
クＲＯＭ用のゲート電極を形成する工程と、 全面に酸化膜を形成した後に前記フローティングゲート
上にコントロールゲートを形成すると共に前記ゲート電
極上にエッチングストッパ膜を形成する工程と、 ホトレジスト膜をマスクにして基板表層に逆導電型の不
純物をイオン注入して前記ＥＥＰＲＯＭ用の第１及び第
２の拡散領域を形成すると共に前記マスクＲＯＭ用の第
３の拡散領域を形成する工程と、 全面に層間絶縁膜を形成した後に前記第２の拡散領域上
を開口するコンタクトホールと前記マスクＲＯＭ内の選
択されたトランジスタのゲート電極上に形成された前記
エッチングストッパ膜上までを露出する露出部を形成す
る工程と、 前記露出部上を開口する開口部を有するホトレジスト膜
をマスクにして逆導電型の不純物をイオン注入すること
により露出部を介して前記エッチングストッパ膜及びゲ
ート電極を貫通して基板表層に第４の拡散領域を形成す
る工程とを有することを特徴とする半導体装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26719697A JP3459546B2 (ja) | 1997-09-30 | 1997-09-30 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26719697A JP3459546B2 (ja) | 1997-09-30 | 1997-09-30 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11111934A JPH11111934A (ja) | 1999-04-23 |
| JP3459546B2 true JP3459546B2 (ja) | 2003-10-20 |
Family
ID=17441466
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26719697A Expired - Fee Related JP3459546B2 (ja) | 1997-09-30 | 1997-09-30 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3459546B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100518583B1 (ko) * | 2003-07-02 | 2005-10-04 | 삼성전자주식회사 | 반도체 메모리 소자 및 그 제조방법 |
| KR100603694B1 (ko) * | 2005-04-26 | 2006-07-20 | 매그나칩 반도체 유한회사 | 반도체 소자의 제조방법 |
| US8202778B2 (en) * | 2010-08-31 | 2012-06-19 | Freescale Semiconductor, Inc. | Patterning a gate stack of a non-volatile memory (NVM) with simultaneous etch in non-NVM area |
-
1997
- 1997-09-30 JP JP26719697A patent/JP3459546B2/ja not_active Expired - Fee Related
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|---|---|
| JPH11111934A (ja) | 1999-04-23 |
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