JPH09321154A

JPH09321154A - 半導体記憶装置及びその製造方法

Info

Publication number: JPH09321154A
Application number: JP8140007A
Authority: JP
Inventors: Kaihei Itsushiki; 海平一色
Original assignee: Ricoh Co Ltd
Current assignee: Ricoh Co Ltd
Priority date: 1996-06-03
Filing date: 1996-06-03
Publication date: 1997-12-12

Abstract

(57)【要約】【課題】この発明は、第３層目のポリシリコンのエッ
チング残渣を残らないようにして、選択ゲート間でのシ
ョート発生を防止し、半導体記憶素子の高い信頼性を得
ることをその目的とする。【解決手段】この発明は、チャネル上に絶縁膜を介し
て浮遊ゲート１０５と制御ゲート１０６と選択ゲート１
０９とが順に積層形成されるとともに、選択ゲート１０
９の一部がチャネル上に臨んで形成されて成る半導体記
憶装置であって、半導体基板１００表面よりも低い溝部
１０３に浮遊ゲート１０５及び制御ゲート１０６が形成
される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、浮遊ゲート電極
を有し、電気的に書き換え及び消去が可能な半導体記憶
装置及びその製造方法に関する。

【０００２】

【従来の技術】電気的に書き換え及び消去が可能な不揮
発性半導体記憶装置（ＥＥＰＲＯＭ：Ｅｌｅｃｔｒｉｃ
ａｌＥｒａｓａｂｌｅ＆Ｐｒｏｇｒａｍａｂｌｅ
ＲｅａｄＯｎｌｙＭｅｍｏｒｙ）は、記憶用トラ
ンジスタと選択用トランジスタの２つのトランジスタを
有しているため、メモリセルの面積が大きく微細化に不
利であった。また、これに伴うコスト高から一部の限ら
れた用途にしか使われていなかった。

【０００３】この問題を解決するために、一般に単ビッ
ト消去を基本にした従来のＥＥＰＲＯＭに対して、消去
プロセスをブロック単位で行うことで、ビットあたり１
トランジスタとした一括消去型不揮発性半導体記憶装置
（フラッシュＥＥＰＲＯＭ：フラッシュメモリ）が提案
され、従来の様々な記憶媒体に変わるものとして、研究
開発が行われている。

【０００４】フラッシュメモリに関して、これまでに種
々の構造、方式が提案されている。この中の１つとし
て、米国特許第５，２８０，４４６号に提案されている
構造、方式がある。このフラッシュメモリにつき図１２
及び図１３に従い説明する。図１２は平面図、図１３は
図１２のＸ−Ｙ線断面図である。

【０００５】上記のフラッシュメモリは、図１３の断面
図に示すように、半導体基板１１にソース領域１２およ
びドレイン領域１３が形成され、両領域１２，１３間に
チャネル領域１４が形成され、このチャネル領域１４上
にゲート絶縁膜１５を介して図１３の断面部分ではチャ
ネル長に満たない長さの浮遊ゲート１６と制御ゲート１
７とが形成され、更に、制御ゲート１７上から前記領域
１２，１３，１４上に至って絶縁膜を介して選択ゲート
１８が形成されて成るものである。

【０００６】このような構造のフラッシュメモリは、前
記選択ゲート１８を有することにより、メモリセルが過
剰消去状態になっても問題がなく、また、制御ゲート１
７及び選択ゲート１８に適当な電圧を加えることによ
り、効率的にソース側でホットキャリアを発生させるこ
とができ、浮遊ゲート１６へ高効率キャリア注入（ソー
ス側キャリア注入）が実現できる。このソース側キャリ
ア注入法は従来行われてきたチャネルホットエレクトロ
ン注入法によるドレイン側からのキャリア注入に比べ
て、１桁から３桁も注入効率が高いため、電源の低電圧
化が実施しやすく、単一電源化を可能にしている。

【０００７】更に、図１２の平面図に示しているよう
に、制御ゲート１７と選択ゲート１８とによって、メモ
リセルをマトリックス状に選択できるので、ＮＯＲコン
タクトレス方式で配置し、隣り合うメモリセル同士のソ
ースラインおよびドレインラインの共有化を図ることが
でき、メモリアレイ面積の縮小化が可能である。このよ
うに、上記したフラッシュメモリは低電圧化と高集積化
に有望であると考えられている。尚、図１２において、
１９は素子分離のためのフィールド酸化膜（ＬＯＣＯ
Ｓ）である。

【０００８】この利点を更に生かした構造が、米国特許
第５，２７８，４３９号に開示されている。このフラッ
シュメモリは、図１４の縦断面図に示すように、ｐ型半
導体基板１１に形成されたソース又はドレインとなるｎ
型活性領域１３、１３が形成され、両領域１３，１３間
に形成されたチャネル領域にゲート絶縁膜１５を介して
一対の浮遊ゲート１６と制御ゲート１７とがそれぞれ形
成され、更に、制御ゲート１７、１７上から前記領域上
に至って絶縁膜を介して選択ゲート１８が形成されて成
るものである。この構造のフラッシュメモリによれば、
前記構造の２つのフラッシュメモリを共有化し、ソー
ス、ドレインを必要に応じて切り替えるバーチャルグラ
ンドアレイ方式を採用することで、ソース、ドレインラ
イン１本分小さく素子を作ることができる。

【０００９】

【発明が解決しようとする課題】ところが、上記の方式
のフラッシュメモリでは、３層のゲートを持つという構
造から、製造プロセスが長くなり歩留まり、信頼性を得
ることが難しいという問題点を有している。特に、第３
層目のポリシリコンゲートは半導体基板表面から浮遊ゲ
ート及び制御ゲートが積み重なった部分と厳しい凹凸上
を通ることになるため、ハーフミクロン世代やサブハー
フミクロン世代のデバイスでは、写真工程で変形照明法
などの手法を用いても、ＤＯＦ（ＤｅｐｔｈＯｆＦ
ｏｕｃｕｓ）の限界（約０．３μｍ）を越えてしまい、
パターニングが困難或いはできないといった不具合が発
生する。また、この厳しい凹凸は、エッチングによる加
工を行う際、段差部分にエッチング残渣が残りやすく、
これが原因で選択ゲート間でショートが発生するという
問題もあった。

【００１０】この発明は、上述した従来の問題点に鑑み
なされたものにして、３層に重なるゲート部分の半導体
基板表面からの高さを低減させ、ハーフミクロン、サブ
ハーフミクロン世代でのポリシリコンゲート形成（リソ
グラフィ）を可能にし、第３層目のポリシリコンのエッ
チング残渣を残らないようにして、選択ゲート間でのシ
ョート発生を防止し、半導体記憶素子の高い信頼性を得
ることをその目的とする。

【００１１】

【課題を解決するための手段】この発明の半導体記憶装
置は、チャネル上に絶縁膜を介して浮遊ゲートと制御ゲ
ートと選択ゲートとが順に積層形成されるとともに、前
記選択ゲートの一部が前記チャネル上に臨んで形成され
て成る半導体記憶装置であって、前記浮遊ゲート及び制
御ゲートの形成部分が半導体基板表面よりも低い位置に
あることを特徴とする。

【００１２】また、この発明の半導体記憶装置の製造方
法は、チャネル上に絶縁膜を介して浮遊ゲートと制御ゲ
ートと選択ゲートとが順に積層形成されるとともに、前
記選択ゲートの一部が前記チャネル上に臨んで形成され
て成る半導体記憶装置の製造方法であって、シリコン半
導体基板の浮遊ゲート及び制御ゲート形成部分に半導体
基板表面より低い溝部を形成する工程と、この溝部に浮
遊ゲート及び制御ゲートを形成する工程と、を含んでい
ることを特徴とする。

【００１３】上記のように構成することで、選択ゲート
の半導体基板からの凹凸を少なくすることができる。従
って、写真工程でのＤＯＦを稼ぐことができ、選択ゲー
ト電極が容易に形成できる。また、凹凸が少なくなるこ
とで、エッチングの残渣が残らなくなり、選択ゲート間
のショートが防止できる。

【００１４】前記溝部は、シリコン半導体基板の浮遊ゲ
ートが形成される部分以外の部分を耐酸化性膜で覆い、
開口した浮遊ゲート及び制御ゲート形成部分を熱酸化
し、厚い酸化膜を形成する工程と、この厚い酸化膜を選
択的に除去する工程と、により半導体基板に形成するこ
とができる。

【００１５】上記のように、シリコンの熱酸化膜をエッ
チングにより除去しているため、半導体基板にストレス
を加えることなく溝形成ができる。

【００１６】また、シリコン半導体基板の表面が（１０
０）面であり、前記溝部を、半導体基板の浮遊ゲートが
形成される部分以外の部分を耐アルカリ性膜で覆い、開
口した浮遊ゲート及び制御ゲート形成部分をアルカリ溶
液を用いて半導体基板表面を選択的に溶解除去して形成
することができる。

【００１７】上記のように、シリコン半導体基板をウェ
ットエッチングにより除去しているため、半導体基板に
ストレスを加えることなく溝部の形成ができる。また、
シリコン基板の持つ結晶方向によるエッチングの異方性
を利用した自己終端性のエッチングを行っているため、
溝深さのばらつきが小さくできる。

【００１８】さらに、半導体基板に形成される溝部が、
制御ゲート形成部分の下に連続的に形成するとよい。

【００１９】

【発明の実施の形態】以下、この発明の実施の形態を図
面に基づきで説明する。この発明は、上記したように、
浮遊ゲート及び制御ゲートが形成される半導体基板表面
を掘り下げ、溝部を形成することで、選択ゲートとなる
第３層目のポリシリコン膜の半導体基板表面からの高さ
を軽減し、リソグラフィーを行いやすくするものであ
る。

【００２０】図１ないし図９に従いこの発明の製造方法
につき詳述する。ここでは、この発明に関する半導体記
憶装置の製造方法に限って説明するが、ウェル工程、配
線工程等は周知の半導体製造方法を使用している。

【００２１】最初に、ｐ型のシリコン半導体基板１００
上にｎウェル、ｐウェルとなる領域を形成した後、基板
全面にバッファ酸化膜を形成した後、耐酸化性材料であ
るシリコン窒化膜１０１を約１００ｎｍの厚さに堆積
し、写真工程を経て、浮遊ゲート及び制御ゲートが形成
される部分１０２以外の部分をストライプ状にシリコン
窒化膜１０１で覆う。この後、ウェット雰囲気下で約１
０５０℃、約１３０分間熱処理し、浮遊ゲート及び制御
ゲートが形成される部分１０２に厚い熱シリコン酸化膜
１０２ａを形成する（図１及び図２参照）。この時形成
されるシリコン酸化膜は、厚さ約７００ｎｍでシリコン
半導体基板１００上部に約３５０ｎｍ、シリコン基板１
００内部に約３５０ｎｍの厚さになっている。ここで、
図２は図１のＡ−Ｂ線断面図である。

【００２２】このシリコン酸化膜１０２ａはマスク材と
して使用したシリコン窒化膜１０１を除去した後、例え
ば、弗酸溶液を用いてシリコン酸化膜１０２ａを除去
し、シリコン基板１００表面が全面露出した状態にす
る。この処理によって、浮遊ゲート及び制御ゲート形成
領域部分１０２のシリコン基板１００にストライプ状の
深さ約３５０ｎｍの掘り下げられた溝１０３が形成され
る（図３参照）。ここで、図３は図１のＡ−Ｂ線断面に
相当する位置の断面図である。

【００２３】このように、溝部１０３の形成部分を制御
ゲート形成領域部分１０２にストライプ状に形成したこ
とで、素子分離部分にも素子形成領域に対応した溝が形
成できることになり、以降の工程で形成されるチャネル
生成部分との相対的な深さ関係が維持されるため、素子
分離特性が損なわれることが防止できる。

【００２４】また、ハーフミクロン世代以降の写真工程
（フォトリソグラフィ）では、微細パターンがレジスト
のパターン丸まりなどが発生し、微細化が困難になると
いう問題がでているが、ストライプ状にパターニングす
ることで、レジストの丸まりの影響を受けることなく、
精度よくパターニングできる。

【００２５】続いて、素子分離領域となるフィールド酸
化膜（ＬＯＣＯＳ）を形成するため、まず、シリコン基
板全面にシリコン窒化膜をＣＶＤ等の方法で約８００ｎ
ｍの厚さに堆積し、写真工程を経てＬＯＣＯＳを形成す
る部分以外の部分、即ち半導体記憶素子が形成される部
分のみシリコン窒化膜を残す。この後、チャネルストッ
パとなるボロン（Ｂ）を注入エネルギー１５ｋｅＶ、ド
ーズ量３Ｅ１３ｃｍ^-2の条件で注入し、ウェット雰囲気
下で約１０５０℃、約１２０分間熱処理し、フィールド
酸化膜１０４を約６００〜７００ｎｍの厚さに形成す
る。この時フィールド酸化膜１０４は図４のように島状
に形成される（図４及び図５参照）。ここで、図５は図
４のＥ−Ｆ線断面図である。

【００２６】次に、フィールド酸化膜１０４が島状に形
成されたシリコン基板１００上に、トンネル酸化膜とな
る酸化膜を９００〜９５０℃、約３０〜５０分の熱処理
条件で、約９〜１０ｎｍの厚さに形成する。続いて、シ
リコン基板全面に浮遊ゲートとなる第１のポリシリコン
膜をＣＶＤ等の方法で約１５０〜２００ｎｍの厚さに堆
積させる。この後、燐化合物（ＰＯＣｌ₃など）を堆積
させ、第１のポリシリコン膜に導電性を持たせる。尚、
この実施の形態では、燐化合物を堆積させて、ポリシリ
コン膜に導電性を持たせたが、ドープトポリシリコン膜
などの導電性膜を堆積させても良い。

【００２７】そして、第１のポリシリコン膜上にできた
燐ガラス層を除去した後、ＯＮＯ（Ｏｘｉｄｅ−Ｎｉｔ
ｒｉｄｅ−Ｏｘｉｄｅ）型インターポリシリコン絶縁膜
となる第１のシリコン酸化膜を約８００〜９００℃、約
１５〜３０分熱処理することで、約５〜７ｎｍの厚さに
形成する。続いて、ＣＶＤ等の方法でシリコン窒化膜を
約１５〜２０ｎｍの厚さに堆積する。更に熱処理を施し
て第２のシリコン酸化膜を形成する。これによって、イ
ンターポリ絶縁膜とのあるＯＮＯ膜が形成される。更に
続いて、半導体記憶装置が形成される領域とフィールド
酸化膜の一部に係る形に第１のポリシリコン膜１０５を
パターニングする。このパターニングは、レジストパタ
ーンを用い反応性イオンエッチング等の方法で行う。ま
た、この時、ソース、ドレイン領域となる部分でシリコ
ン基板１００が開口している部分を電気的に絶縁するた
めに基板と同じ導電型の不純物を、例えば砒素（Ａｓ）
を注入エネルギー５０ｋｅＶ、ドーズ量５Ｅ１５ｃｍ^-2
の条件でイオン注入する。そして、レジストパターンを
除去する。この後、約８００℃の熱処理を施し、マスク
酸化を行う。この時、イオン注入領域は他の領域に比べ
て増速酸化を起こし、約１００〜２００ｎｍの厚い酸化
膜が形成される。この酸化膜は次の工程の部分で説明す
る第１のポリシリコン膜１０５のエッチング時における
エッチングストッパとして機能する重要な酸化膜となる
（図６参照）。

【００２８】この後、制御ゲートとなる第２のポリシリ
コン膜をシリコン基板全面にＣＶＤ等の方法で、約１５
０〜２００ｎｍの厚さに堆積させる。続いて燐化合物
（ＰＯＣｌ₃など）を堆積し、第２のポリシリコン膜に
導電性を持たせる。尚、この実施の形態では、燐化合物
を堆積させて、ポリシリコン膜に導電性を持たせたが、
第１のポリシリコン膜と同様にドープトポリシリコン膜
など導電性の膜を堆積しても良い。

【００２９】そして、第２のポリシリコン膜上に形成さ
れた燐ガラス層を除去した後、選択ゲート１０６との層
間絶縁膜となる高温シリコン酸化膜（ＨＴＯ：Ｈｉｇｈ
ＴｅｍｐａｒａｔｕｒｅＯｘｉｄｅｆｉｌｍ）を
約１５〜２０ｎｍの厚さに堆積させる。この後、前記溝
部１０３の領域部分に浮遊ゲート１０５及び制御ゲート
１０６が形成されるように、フォトマスクパターンの位
置合わせを行い、写真工程を経て所定の制御ゲート１０
６の形状が得られるようにパターニングする。このパタ
ーニングは、レジストパターンを用い、反応性イオンエ
ッチングによって、高温シリコン膜、選択ゲートとなる
第２のポリシリコン膜、ＯＮＯ膜と順次エッチングして
行く。最後に、浮遊ゲート１０５になる第１のポリシリ
コン膜をエッチングする。ここまでの工程を行うこと
で、前記溝１０３部分に浮遊ゲート１０５及び制御ゲー
ト１０６を形成することができる。

【００３０】続いて、レジストを除去した後、ソース領
域１０７、ドレイン領域１０８が開口したレジストパタ
ーンを用いて、ｎ型不純物として、例えば、砒素を注入
エネルギー５０ｋｅＶ、ドーズ量５Ｅ１５ｃｍ^-2の条件
でイオン注入し、レジストを除去した後、約８００℃、
６０分間の熱処理を施し、ｎ型の活性領域を形成する
（図７参照）。

【００３１】次に、選択ゲートのチャネルとなる部分を
開口したレジストパターンを用いて、しきい値調整のた
めのイオン、例えば、ボロン（Ｂ）を注入エネルギー１
５ｋｅＶ、ドーズ量２．５Ｅ１２ｃｍ^-2の条件でイオン
注入した後、約８００〜９５０℃、約５０〜７０分間熱
処理し、選択ゲート部分の厚さ約８〜１０ｎｍのゲート
酸化膜を形成する。続いて、シリコン基板１００全面に
選択ゲート１０９となる第３のポリシリコン膜を全面に
ＣＶＤ等の方法で、約１５０〜２００ｎｍの厚さに堆積
させる。更に、燐化合物（ＰＯＣｌ₃など）を堆積し、
第３のポリシリコン膜に導電性を持たせる。尚、この実
施の形態では、燐化合物を堆積させて、ポリシリコン膜
に導電性を持たせたが、第１のポリシリコン膜と同様に
ドープトポリシリコン膜など導電性の膜を堆積しても良
い。続いて、写真工程を経て所定の選択ゲート１０９の
形状になるように前記第３のポリシリコン膜をエッチン
グし、素子を完成させる（図８及び図９参照）。この
後、通常の周辺の素子作成工程、配線工程を経て半導体
記憶装置が完成する。ここで、図９は図８のＸ−Ｙ線断
面図である。

【００３２】次に図１０を参照して、この発明の第２の
実施の形態につき説明する。尚、浮遊ゲート及び制御ゲ
ートが形成される部分の製造方法は前記第１の実施の形
態と同様のため説明は省略する。

【００３３】まず、素子形成面が（１００）面であるｐ
型のシリコン基板１００ｂを準備する。このシリコン基
板１００ｂ上にｎウェル、ｐウェルとなる領域を形成し
た後、基板全面にレジスト材を堆積し、写真工程を経
て、浮遊ゲート及び制御ゲートの形成部分以外の部分を
ストライプ状にレジスト材で覆う。この後、水酸化カリ
ウム溶液などのアルカリエッチング液でシリコン基板１
００ｂをエッチングする。エッチングはシリコン基板１
００ｂの持つエッチング異方性によって、（１１１）面
に沿って進行し、断面がＶ字型（溝の角度５４度）の溝
部１０３ｂが形成される。この溝部１０３ｂの深さはレ
ジスト材の開口幅で決まり、その深さでエッチングが停
止する。このＶ字状の溝１０３ｂ部分に浮遊ゲート１０
５及び制御ゲート１０６を形成する。

【００３４】この後の工程は、前記第１の実施の形態と
同様であるので、簡単に説明する。上記の工程に続い
て、素子分離領域となるフィールド酸化膜を形成する。
この後、トンネル酸化膜となる酸化膜を形成する。次
に、シリコン基板１００ｂ全面に浮遊ゲートとなる第１
のポリシリコン膜を堆積させ、導電性を持たせる。

【００３５】そして、ＯＮＯ型インターポリシリコン絶
縁膜を順次堆積させる。続いて、半導体記憶装置が形成
される領域とフィールド酸化膜の一部に係る形に第１の
ポリシリコン膜１０５を反応性イオンエッチング等の方
法でパターニングする。

【００３６】この後、制御ゲートとなる第２のポリシリ
コン膜をシリコン基板全面に堆積させ、導電性を持たせ
る。

【００３７】そして、選択ゲートとの層間絶縁膜となる
高温シリコン酸化膜を堆積させる。この後、前記溝１０
３ｂ部分に浮遊ゲート１０５及び制御ゲート１０６が形
成されるように、フォトマスクパターンの位置合わせを
行い、写真工程を経て所定の制御ゲート１０６の形状が
得られるようにパターニングする。レジストパターンを
用い、反応性イオンエッチングによって、高温シリコン
膜、選択ゲートとなる第２のポリシリコン膜、ＯＮＯ膜
と順次エッチングして行く。最後に、浮遊ゲート１０５
になる第１のポリシリコン膜をエッチングする。ここま
での工程を行うことで、前記溝部１０３ｂの領域部分に
浮遊ゲート１０５及び制御ゲート１０６を形成すること
ができる。

【００３８】続いて、ソース領域１０７、ドレイン領域
１０８をイオン注入、熱処理により形成した後、しきい
値調整のためのイオン注入した後、選択ゲート１０６部
分にゲート酸化膜を形成する。続いて、シリコン基板１
００ｂ全面に選択ゲート１０９となる第３のポリシリコ
ン膜を堆積させ、導電性を持たせる。続いて、写真工程
を経て所定の選択ゲート形状になるように前記第３のポ
リシリコン膜をエッチングし、素子を完成させる（図１
０）。この後、通常の周辺の素子作成工程、配線工程を
経て半導体記憶装置が完成する。

【００３９】このような素子形成方法として、反応性イ
オンエッチング等の方法を用いて図１１に示すような矩
形上の溝１０３ｃに浮遊ゲート１０５及び制御ゲート１
０６を形成することとも可能である。しかしこの形状で
は溝１０３ｃの角の部分に応力が集中しやすく、結晶欠
陥の発生によるリークの問題や、側壁面へのイオン注入
が困難であるなどの問題もあり有効な技術とは言えな
い。

【００４０】上記した実施の形態においては、図１３に
示すフラッシュメモリの構造に対応しているが、この発
明は、図１４に示すフラッシュメモリの構造に適用する
こともできる。

【００４１】

【発明の効果】以上説明したように、この発明は、浮遊
ゲート及び制御ゲートの形成部分を半導体基板表面より
も低い位置に形成しているので、第３のポリシリコン膜
（選択ゲート）の半導体基板からの凹凸を少なくするこ
とができる。従って、写真工程でのＤＯＦを稼ぐことが
でき、選択ゲート電極が容易に形成できる。また、凹凸
が少なくなることで、エッチングの残渣が残らなくな
り、選択ゲート間のショートが防止できる。

【００４２】また、シリコン半導体基板の浮遊ゲートが
形成される部分以外の部分を耐酸化性膜で覆い、開口し
た浮遊ゲート及び制御ゲート形成部分を熱酸化し、厚い
酸化膜を形成し、この厚い酸化膜を選択的にエッチング
除去して半導体基板に溝部を形成することにより、半導
体基板にストレスを加えることなく溝部の形成ができ
る。

【００４３】また、シリコン半導体基板の表面が（１０
０）面である基板を用い、溝部を、半導体基板の浮遊ゲ
ートが形成される部分以外の部分を耐アルカリ性膜で覆
い、開口した浮遊ゲート及び制御ゲート形成部分をアル
カリ溶液を用いて半導体基板表面を選択的に溶解除去し
て形成することにより、半導体基板にストレスを加える
ことなく溝部の形成ができる。また、シリコン基板の持
つ結晶方向によるエッチングの異方性を利用した自己終
端性のエッチングを行っているため、溝深さのばらつき
が小さくできる。

【００４４】また、溝部の形成部分を制御ゲート形成部
分の下に連続的、即ちストライプ状に形成することで、
素子分離部分にも素子形成領域に対応した溝が形成でき
ることになり、チャネル生成部分との相対的な深さ関係
が維持されるため、素子分離特性が損なわれることがな
い。更に、ハーフミクロン世代以降の写真工程（フォト
リソグラフィ）では、微細パターンがレジストのパター
ン丸まりなどが発生し、微細化が困難になるという問題
がでているが、ストライプ状にパターニングすること
で、レジストの丸まりの影響を受けることなく、精度よ
くパターニングできるという利点も有する。

【図面の簡単な説明】

【図１】この発明の第１の実施の形態に係る製造法の工
程を示す平面図である。

【図２】図１のＡ−Ｂ線断面図である。

【図３】この発明の第１の実施の形態に係る製造法の工
程を示す縦断面図である。

【図４】この発明の第１の実施の形態に係る製造法の工
程を示す平面図である。

【図５】図４のＥ−Ｆ線断面図である。

【図６】この発明の第１の実施の形態に係る製造法の工
程を示す平面図である。

【図７】この発明の第１の実施の形態に係る製造法の工
程を示す平面図である。

【図８】この発明の第１の実施の形態に係る製造法の工
程を示す平面図である。

【図９】図８のＸ−Ｙ線断面図である。

【図１０】この発明の第２の実施の形態にを示す縦断面
図である。

【図１１】この発明の他の実施の形態にを示す縦断面図
である。

【図１２】従来のフラッシュメモリを示す平面図であ
る。

【図１３】図１２のＸ−Ｙ線断面図である。

【図１４】従来のフラッシュメモリの他の例を示す断面
図である。

【符号の説明】

１００シリコン半導体基板１０３、１０３ｂ、１０３ｃ溝部１０５浮遊ゲート１０６制御ゲート１０７ソース領域１０８ドレイン領域１０９選択ゲート

Claims

【特許請求の範囲】

【請求項１】チャネル上に絶縁膜を介して浮遊ゲート
と制御ゲートと選択ゲートとが順に積層形成されるとと
もに、前記選択ゲートの一部が前記チャネル上に臨んで
形成されて成る半導体記憶装置であって、前記浮遊ゲート及び制御ゲートの形成部分が半導体基板
表面よりも低い位置にあることを特徴とする半導体記憶
装置。
【請求項２】チャネル上に絶縁膜を介して浮遊ゲート
と制御ゲートと選択ゲートとが順に積層形成されるとと
もに、前記選択ゲートの一部が前記チャネル上に臨んで
形成されて成る半導体記憶装置の製造方法であって、シリコン半導体基板の浮遊ゲート及び制御ゲート形成部
分に半導体基板表面より低い溝部を形成する工程と、こ
の溝部に浮遊ゲート及び制御ゲートを形成する工程と、
を含んでいることを特徴とする半導体記憶装置の製造方
法。
【請求項３】前記溝部は、シリコン半導体基板の浮遊
ゲートが形成される部分以外の部分を耐酸化性膜で覆
い、開口した浮遊ゲート及び制御ゲート形成部分を熱酸
化し、厚い酸化膜を形成する工程と、この厚い酸化膜を
選択的に除去する工程と、により半導体基板に形成され
ることを特徴とする請求項２に記載の半導体記憶装置の
製造方法。
【請求項４】シリコン半導体基板の表面が（１００）
面であり、前記溝部を、半導体基板の浮遊ゲートが形成
される部分以外の部分を耐アルカリ性膜で覆い、開口し
た浮遊ゲート及び制御ゲート形成部分をアルカリ溶液を
用いて半導体基板表面を選択的に溶解除去して形成する
ことを特徴とする請求項２に記載の半導体記憶装置の製
造方法。
【請求項５】半導体基板に形成される溝部が、制御ゲ
ート形成部分の下に連続的に形成されていることを特徴
とする請求項２ないし４のいずれかに記載の半導体記憶
装置の製造方法。