JPH06151782A - 不揮発性半導体記憶装置 - Google Patents
不揮発性半導体記憶装置Info
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- JPH06151782A JPH06151782A JP4295759A JP29575992A JPH06151782A JP H06151782 A JPH06151782 A JP H06151782A JP 4295759 A JP4295759 A JP 4295759A JP 29575992 A JP29575992 A JP 29575992A JP H06151782 A JPH06151782 A JP H06151782A
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Landscapes
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Abstract
(57)【要約】
【目的】この発明は、チップ・サイズを縮小でき、かつ
側壁ゲ−トのオ−プン不良の低減、及び抵抗値のバラツ
キのないSISOS 型セルを具備する不揮発性半導体記憶装
置を提供しようとするものである。 【構成】浮遊ゲ−ト３、制御ゲ−ト５で構成されるスタ
ックト・ゲ−ト部を直線状に形成し、スタックト・ゲ−
ト部の側壁に形成される選択ゲ−ト８が直線状に形成さ
れるようにする。また、ドレイン領域11の相互間に半導
体領域15を形成し、この領域15上にソ−ス・コンタクト
孔16を形成してソ−ス・コンタクト孔16をドレイン・コ
ンタクト孔11と実質的に同一の直線上に配置する。この
構成によれば、選択ゲ−ト８が直線状となりオ−プン不
良や、抵抗値のバラツキを無くせる。また、ソ−ス領域
９において、コンタクト孔形成のための余裕部分を無く
すことができ、チップ・サイズを縮小できる。
側壁ゲ−トのオ−プン不良の低減、及び抵抗値のバラツ
キのないSISOS 型セルを具備する不揮発性半導体記憶装
置を提供しようとするものである。 【構成】浮遊ゲ−ト３、制御ゲ−ト５で構成されるスタ
ックト・ゲ−ト部を直線状に形成し、スタックト・ゲ−
ト部の側壁に形成される選択ゲ−ト８が直線状に形成さ
れるようにする。また、ドレイン領域11の相互間に半導
体領域15を形成し、この領域15上にソ−ス・コンタクト
孔16を形成してソ−ス・コンタクト孔16をドレイン・コ
ンタクト孔11と実質的に同一の直線上に配置する。この
構成によれば、選択ゲ−ト８が直線状となりオ−プン不
良や、抵抗値のバラツキを無くせる。また、ソ−ス領域
９において、コンタクト孔形成のための余裕部分を無く
すことができ、チップ・サイズを縮小できる。
Description
【０００１】
【産業上の利用分野】本発明は、不揮発性半導体記憶装
置に係わり、特に電気的に書き込み・消去可能なＥＥＰ
ＲＯＭのセルに関する。
置に係わり、特に電気的に書き込み・消去可能なＥＥＰ
ＲＯＭのセルに関する。
【０００２】
【従来の技術】図２（ａ）は従来のＳＩＳＯＳ（SIde w
all Select gate On Source side）型ＥＥＰＲＯＭセル
の断面図である。
all Select gate On Source side）型ＥＥＰＲＯＭセル
の断面図である。
【０００３】図２（ａ）に示すように、Ｐ型シリコン基
板１０１の表面上には第１の酸化膜（ゲ−ト酸化膜）１
０２が形成されている。この第１の酸化膜１０２上には
浮遊ゲ−ト１０３が形成されている。この浮遊ゲ−ト１
０３上には第２の酸化膜１０４が形成されている。この
第２の酸化膜１０４上にはソース側およびドレイン側の
ゲート端がそれぞれ浮遊ゲート１０３と自己整合となっ
ている制御ゲート１０５が形成されている。浮遊ゲート
１０３および制御ゲート１０５のソース側の側壁には第
３の酸化膜１０６が形成され、また基板１０１の表面上
には第４の酸化膜１０７が形成されている。これら第３
の酸化膜１０６および第４の酸化膜１０７上には、ゲー
ト端が浮遊ゲート１０３と自己整合となっている選択ゲ
ート１０８が形成されている。基板１０１内には、領域
端が選択ゲート１０８端と自己整合となっているソ−ス
領域１０９、および領域端が浮遊ゲート１０３端と自己
整合となっているドレイン領域１１０とが形成されてい
る。次に、上記ＳＩＳＯＳセルの動作を説明する。
板１０１の表面上には第１の酸化膜（ゲ−ト酸化膜）１
０２が形成されている。この第１の酸化膜１０２上には
浮遊ゲ−ト１０３が形成されている。この浮遊ゲ−ト１
０３上には第２の酸化膜１０４が形成されている。この
第２の酸化膜１０４上にはソース側およびドレイン側の
ゲート端がそれぞれ浮遊ゲート１０３と自己整合となっ
ている制御ゲート１０５が形成されている。浮遊ゲート
１０３および制御ゲート１０５のソース側の側壁には第
３の酸化膜１０６が形成され、また基板１０１の表面上
には第４の酸化膜１０７が形成されている。これら第３
の酸化膜１０６および第４の酸化膜１０７上には、ゲー
ト端が浮遊ゲート１０３と自己整合となっている選択ゲ
ート１０８が形成されている。基板１０１内には、領域
端が選択ゲート１０８端と自己整合となっているソ−ス
領域１０９、および領域端が浮遊ゲート１０３端と自己
整合となっているドレイン領域１１０とが形成されてい
る。次に、上記ＳＩＳＯＳセルの動作を説明する。
【０００４】書き込み時、選択ゲート１０８にはしきい
値程度の電圧例えば１．５Ｖを印加し、制御ゲート１０
５にはプログラム電圧例えば１２Ｖを印加し、ドレイン
１１０には電源電圧例えば５Ｖを印加することで、ホッ
トエレクトロンをソース側から浮遊ゲートへと注入す
る。
値程度の電圧例えば１．５Ｖを印加し、制御ゲート１０
５にはプログラム電圧例えば１２Ｖを印加し、ドレイン
１１０には電源電圧例えば５Ｖを印加することで、ホッ
トエレクトロンをソース側から浮遊ゲートへと注入す
る。
【０００５】消去時、選択ゲート１０８と制御ゲート１
０５は接地し、ソース１０９はオープン状態とし、ドレ
イン１１０に消去電圧例えば１２Ｖを印加することで、
浮遊ゲート１０３から電子をドレイン拡散層１１０へと
Ｆ−Ｎトンネルにより引き抜く。
０５は接地し、ソース１０９はオープン状態とし、ドレ
イン１１０に消去電圧例えば１２Ｖを印加することで、
浮遊ゲート１０３から電子をドレイン拡散層１１０へと
Ｆ−Ｎトンネルにより引き抜く。
【０００６】読み出し時、選択ゲート１０８と制御ゲー
ト１０５には例えば５Ｖを印加し、ドレイン１１０には
読み出し電圧例えば１Ｖを印加して、チャネル電流の有
無を調べることで行う。図２（ｂ）は従来のパタ−ン平
面図である。この図２（ｂ）中のａ−ａ線は図２（ａ）
の断面部を示している。
ト１０５には例えば５Ｖを印加し、ドレイン１１０には
読み出し電圧例えば１Ｖを印加して、チャネル電流の有
無を調べることで行う。図２（ｂ）は従来のパタ−ン平
面図である。この図２（ｂ）中のａ−ａ線は図２（ａ）
の断面部を示している。
【０００７】図２（ｂ）に示すように、基板上にはＳＩ
ＳＯＳセルが複数個マトリクス状に配置されている。ソ
−ス領域１０９は行（ロウ）方向に連なって形成され、
行方向に隣接するメモリセルで共通化されている。制御
ゲ−トは１０５はソ−ス領域１０９と同一方向に並んで
設けられ、同一行のメモリセルで共通化されている。選
択ゲ−ト１０８は制御ゲ−ト１０５と同一方向に並んで
設けられ、同一行のメモリセルで共通化されている。ド
レイン領域１１０は列（カラム）方向、即ち、ソ−ス領
域１０９と交わる方向に並んで設けられ、ドレイン・コ
ンタクト孔１１１を介してドレイン配線（ビット線）１
１２に電気的に接続されている。ドレイン配線１１２は
同一列のメモリセルで共通化されている。参照符号１１
３は、ソ−ス・コンタクト孔を示しており、ソ−ス配線
１１４はソ−ス・コンタクト孔１１３を介してソ−ス領
域１０９に電気的に接続されている。
ＳＯＳセルが複数個マトリクス状に配置されている。ソ
−ス領域１０９は行（ロウ）方向に連なって形成され、
行方向に隣接するメモリセルで共通化されている。制御
ゲ−トは１０５はソ−ス領域１０９と同一方向に並んで
設けられ、同一行のメモリセルで共通化されている。選
択ゲ−ト１０８は制御ゲ−ト１０５と同一方向に並んで
設けられ、同一行のメモリセルで共通化されている。ド
レイン領域１１０は列（カラム）方向、即ち、ソ−ス領
域１０９と交わる方向に並んで設けられ、ドレイン・コ
ンタクト孔１１１を介してドレイン配線（ビット線）１
１２に電気的に接続されている。ドレイン配線１１２は
同一列のメモリセルで共通化されている。参照符号１１
３は、ソ−ス・コンタクト孔を示しており、ソ−ス配線
１１４はソ−ス・コンタクト孔１１３を介してソ−ス領
域１０９に電気的に接続されている。
【０００８】マトリクス状に配置されたＳＩＳＯＳセル
の書き込み・消去・読み出しの選択は、制御ゲ−ト１０
５の１本、選択ゲ−ト１０８の１本、ドレイン配線１１
２の１本をそれぞれ選択することにより行う。次に、Ｓ
ＩＳＯＳセルの製造方法を図３（ａ）〜（ｅ）を参照し
て説明する。図３（ａ）〜（ｅ）はそれぞれ、ＳＩＳＯ
Ｓセルを主要な製造工程毎に示した断面図である。
の書き込み・消去・読み出しの選択は、制御ゲ−ト１０
５の１本、選択ゲ−ト１０８の１本、ドレイン配線１１
２の１本をそれぞれ選択することにより行う。次に、Ｓ
ＩＳＯＳセルの製造方法を図３（ａ）〜（ｅ）を参照し
て説明する。図３（ａ）〜（ｅ）はそれぞれ、ＳＩＳＯ
Ｓセルを主要な製造工程毎に示した断面図である。
【０００９】まず、図３（ａ）に示すように、結晶方位
（１００）のＰ型シリコン基板１０１（抵抗：１０Ω・
ｃｍ）上に、通常のＬＯＣＯＳ法によってフィ−ルド酸
化膜（図示せず）を形成し、このフィ−ルド酸化膜で囲
まれた部分を素子領域とする。続いて、このシリコン基
板１０１の表面に熱酸化法によって犠牲酸化膜１２０を
約１００オングストロ−ムの厚みで形成する。続いて、
この犠牲酸化膜１２０を通して、しきい値制御用のチャ
ネルイオン１２１の注入を行う。
（１００）のＰ型シリコン基板１０１（抵抗：１０Ω・
ｃｍ）上に、通常のＬＯＣＯＳ法によってフィ−ルド酸
化膜（図示せず）を形成し、このフィ−ルド酸化膜で囲
まれた部分を素子領域とする。続いて、このシリコン基
板１０１の表面に熱酸化法によって犠牲酸化膜１２０を
約１００オングストロ−ムの厚みで形成する。続いて、
この犠牲酸化膜１２０を通して、しきい値制御用のチャ
ネルイオン１２１の注入を行う。
【００１０】次に、図３（ｂ）に示すように、犠牲酸化
膜１２０をＮＨ4 Ｆ液を用いてエッチング除去し、熱酸
化法によって第１ゲ−ト酸化膜１０２を約１００オング
ストロ−ムの厚みで形成する。続いて、この第１ゲ−ト
酸化膜１０２上にＬＰＣＶＤ法をによって第１ポリシリ
コン層１０３を約１０００オングストロ−ムの厚みで堆
積する。そしてこの第１ポリシリコン層１０３内へ、Ｐ
ＯＣｌ3 の気相拡散法によってリンを拡散する。更に、
所定のレジストパタ−ニングおよびエッチングを行い、
第１ポリシリコン層１０３にセル毎に浮遊ゲ−トを分離
するためのセルスリット（図示せず）を形成する。そし
て熱酸化法によって層間ポリシリコン酸化膜１０４を約
３００オングストロ−ムの厚みで形成する。続いて、こ
の層間ポリシリコン酸化膜１０４上に、ＬＰＣＶＤ法に
よって第２ポリシリコン層１０５を約４０００オングス
トロ−ムの厚みで堆積する。そしてこの第２ポリシリコ
ン層１０５内へ、ＰＯＣｌ3 の気相拡散法によってリン
を拡散する。
膜１２０をＮＨ4 Ｆ液を用いてエッチング除去し、熱酸
化法によって第１ゲ−ト酸化膜１０２を約１００オング
ストロ−ムの厚みで形成する。続いて、この第１ゲ−ト
酸化膜１０２上にＬＰＣＶＤ法をによって第１ポリシリ
コン層１０３を約１０００オングストロ−ムの厚みで堆
積する。そしてこの第１ポリシリコン層１０３内へ、Ｐ
ＯＣｌ3 の気相拡散法によってリンを拡散する。更に、
所定のレジストパタ−ニングおよびエッチングを行い、
第１ポリシリコン層１０３にセル毎に浮遊ゲ−トを分離
するためのセルスリット（図示せず）を形成する。そし
て熱酸化法によって層間ポリシリコン酸化膜１０４を約
３００オングストロ−ムの厚みで形成する。続いて、こ
の層間ポリシリコン酸化膜１０４上に、ＬＰＣＶＤ法に
よって第２ポリシリコン層１０５を約４０００オングス
トロ−ムの厚みで堆積する。そしてこの第２ポリシリコ
ン層１０５内へ、ＰＯＣｌ3 の気相拡散法によってリン
を拡散する。
【００１１】次に、図３（ｃ）に示すように、第１ポリ
シリコン層１０３、層間ポリシリコン酸化膜１０４、お
よび第２ポリシリコン層１０５の各層に対して、レジス
トパタ−ニングおよび異方性エッチングを行い、セルと
して必要な部分のみを残す。更にレジストパタ−ニング
を行った後、ヒ素イオンを４０ＫｅＶ、７×１０15ｃｍ
-2、リンイオンを４０ＫｅＶ、１×１０14ｃｍ-2の条件
でシリコン基板１０１表面にイオン注入し、第１不純物
領域１１０を形成する。続いて、熱酸化法によって厚み
３００オングストロ−ムの第２ゲ−ト酸化膜１０７およ
び厚み６００オングストロ−ムの側壁ポリシリコン酸化
膜４１０を同時に形成する。更に、ＬＰＣＶＤ法によっ
て第３ポリシリコン層１０８を堆積し、これにリンを熱
拡散する。
シリコン層１０３、層間ポリシリコン酸化膜１０４、お
よび第２ポリシリコン層１０５の各層に対して、レジス
トパタ−ニングおよび異方性エッチングを行い、セルと
して必要な部分のみを残す。更にレジストパタ−ニング
を行った後、ヒ素イオンを４０ＫｅＶ、７×１０15ｃｍ
-2、リンイオンを４０ＫｅＶ、１×１０14ｃｍ-2の条件
でシリコン基板１０１表面にイオン注入し、第１不純物
領域１１０を形成する。続いて、熱酸化法によって厚み
３００オングストロ−ムの第２ゲ−ト酸化膜１０７およ
び厚み６００オングストロ−ムの側壁ポリシリコン酸化
膜４１０を同時に形成する。更に、ＬＰＣＶＤ法によっ
て第３ポリシリコン層１０８を堆積し、これにリンを熱
拡散する。
【００１２】次に、図３（ｄ）に示すように、第３ポリ
シリコン層１０８を全面異方性エッチングによってエッ
チング除去し、第１ポリシリコン層１０３および第２ポ
リシリコン層１０５の積層部分の側壁にあたる第３ポリ
シリコン層１０８ａ、１０８ｂの部分のみを残す。
シリコン層１０８を全面異方性エッチングによってエッ
チング除去し、第１ポリシリコン層１０３および第２ポ
リシリコン層１０５の積層部分の側壁にあたる第３ポリ
シリコン層１０８ａ、１０８ｂの部分のみを残す。
【００１３】次に、図３（ｅ）に示すように、第３ポリ
シリコン層１０８ｂは、レジストパタ−ニングとポリシ
リコンエッチングによって除去する。続いて、レジスト
パタ−ニングを行った後、ヒ素イオンを４０ＫｅＶ、５
×１０15ｃｍ-2の条件でシリコン基板１０１表面にイオ
ン注入し、第２不純物領域１０９を形成する。なお、以
上の工程における熱処理により、第１不純物領域１１０
の不純物が熱拡散し、第１不純物領域１１０はゲ−トの
方向に伸びる。
シリコン層１０８ｂは、レジストパタ−ニングとポリシ
リコンエッチングによって除去する。続いて、レジスト
パタ−ニングを行った後、ヒ素イオンを４０ＫｅＶ、５
×１０15ｃｍ-2の条件でシリコン基板１０１表面にイオ
ン注入し、第２不純物領域１０９を形成する。なお、以
上の工程における熱処理により、第１不純物領域１１０
の不純物が熱拡散し、第１不純物領域１１０はゲ−トの
方向に伸びる。
【００１４】この後、特に図示しないが、よく知られて
いるように、層間絶縁膜の堆積、コンタクト孔の開孔、
アルミニウム配線層の堆積およびパタ−ニング、保護層
の堆積等の諸工程を経てＳＩＳＯＳ型のＥＥＰＲＯＭセ
ルを具備した不揮発性半導体記憶装置が完成する。
いるように、層間絶縁膜の堆積、コンタクト孔の開孔、
アルミニウム配線層の堆積およびパタ−ニング、保護層
の堆積等の諸工程を経てＳＩＳＯＳ型のＥＥＰＲＯＭセ
ルを具備した不揮発性半導体記憶装置が完成する。
【００１５】
【発明が解決しようとする課題】しかしながら、上記構
成の不揮発性半導体記憶装置であると、浮遊ゲ−ト１０
３および制御ゲ−ト１０５で構成されるスタックト・ゲ
−ト部が、ソ−ス・コンタクト孔１１３の部分でカ−ブ
する。このため、スタックト・ゲ−ト部に対して自己整
合的に形成される側壁ゲ−ト（選択ゲ−ト１０８）が、
上記カ−ブ部に合わせてカ−ブするようになり、側壁ゲ
−トのオ−プン不良、および抵抗値のバラツキ等の問題
が発生する。このため、記憶装置の信頼性を低下させた
り、また、ソ−ス・コンタクト孔１１３は、その平面的
な面積が大きいため、記憶装置の高集積化を妨げる、と
いう問題点があった。
成の不揮発性半導体記憶装置であると、浮遊ゲ−ト１０
３および制御ゲ−ト１０５で構成されるスタックト・ゲ
−ト部が、ソ−ス・コンタクト孔１１３の部分でカ−ブ
する。このため、スタックト・ゲ−ト部に対して自己整
合的に形成される側壁ゲ−ト（選択ゲ−ト１０８）が、
上記カ−ブ部に合わせてカ−ブするようになり、側壁ゲ
−トのオ−プン不良、および抵抗値のバラツキ等の問題
が発生する。このため、記憶装置の信頼性を低下させた
り、また、ソ−ス・コンタクト孔１１３は、その平面的
な面積が大きいため、記憶装置の高集積化を妨げる、と
いう問題点があった。
【００１６】この発明は、上記のような点に鑑みて為さ
れたもので、その目的は、チップ・サイズを縮小でき、
かつ側壁ゲ−トのオ−プン不良の低減、及び抵抗値のバ
ラツキのないＳＩＳＯＳ型セルを具備する不揮発性半導
体記憶装置を提供することにある。
れたもので、その目的は、チップ・サイズを縮小でき、
かつ側壁ゲ−トのオ−プン不良の低減、及び抵抗値のバ
ラツキのないＳＩＳＯＳ型セルを具備する不揮発性半導
体記憶装置を提供することにある。
【００１７】
【課題を解決するための手段】この発明に係わる不揮発
性半導体記憶装置は、ＳＩＳＯＳ型セルが複数個、ロウ
方向およびカラム方向にマトリクス状に配置されている
メモリセルアレイを持つ。そして、このメモリセルアレ
イ内に、ロウ方向に配置されたメモリセルでおのおの共
通化されて形成されたソ−ス領域と、ロウ方向に配置さ
れたメモリセルでおのおの共通化されて直線状に形成さ
れた制御ゲ−トと、ロウ方向に配置されたメモリセルで
おのおの共通化されて直線状に形成された選択ゲ−ト
と、第１のコンタクト孔群を介してセルのドレイン領域
に電気的に接続され、且つカラム方向に配置されたメモ
リセルでおのおの共通化されて形成されたドレイン配線
群と、第１のコンタクト孔群により挟まれた領域に形成
された第２導電型の半導体領域と、第２のコンタクト孔
を介して半導体領域に電気的に接続されたソ−ス配線
と、ソ−ス領域と前記半導体領域とを電気的に接続す
る、前記制御ゲ−ト、前記浮遊ゲ−トおよび前記選択ゲ
−トとで構成される電界効果トランジスタとを具備する
ことを特徴としている。
性半導体記憶装置は、ＳＩＳＯＳ型セルが複数個、ロウ
方向およびカラム方向にマトリクス状に配置されている
メモリセルアレイを持つ。そして、このメモリセルアレ
イ内に、ロウ方向に配置されたメモリセルでおのおの共
通化されて形成されたソ−ス領域と、ロウ方向に配置さ
れたメモリセルでおのおの共通化されて直線状に形成さ
れた制御ゲ−トと、ロウ方向に配置されたメモリセルで
おのおの共通化されて直線状に形成された選択ゲ−ト
と、第１のコンタクト孔群を介してセルのドレイン領域
に電気的に接続され、且つカラム方向に配置されたメモ
リセルでおのおの共通化されて形成されたドレイン配線
群と、第１のコンタクト孔群により挟まれた領域に形成
された第２導電型の半導体領域と、第２のコンタクト孔
を介して半導体領域に電気的に接続されたソ−ス配線
と、ソ−ス領域と前記半導体領域とを電気的に接続す
る、前記制御ゲ−ト、前記浮遊ゲ−トおよび前記選択ゲ
−トとで構成される電界効果トランジスタとを具備する
ことを特徴としている。
【００１８】
【作用】上記構成の不揮発性半導体記憶装置によれば、
ソ−ス・コンタクトとしての第２のコンタクト孔を、ド
レイン・コンタクトとしての第１のコンタクト孔群と同
一直線上に並べて形成することができる。このため、従
来、ソ−ス・コンタクトの部分におけるスタックト・ゲ
−ト部のカ−ブ部を解消でき、特に選択ゲ−トを直線状
のままで形成することができる。よって、選択ゲ−トの
オ−プン不良、および抵抗値のバラツキの問題を抑制す
ることができ、記憶装置の信頼性が向上するようにな
る。また、ソ−ス・コンタクトとしての第２のコンタク
ト孔を、ドレイン・コンタクトとしての第１のコンタク
ト孔群と同一直線上に並べで形成すると、ソ−ス領域に
おいて、コンタクト孔形成のための余裕部分を設ける必
要が無くなる。このため、セルの集積度向上や、チップ
・サイズの縮小が可能である。
ソ−ス・コンタクトとしての第２のコンタクト孔を、ド
レイン・コンタクトとしての第１のコンタクト孔群と同
一直線上に並べて形成することができる。このため、従
来、ソ−ス・コンタクトの部分におけるスタックト・ゲ
−ト部のカ−ブ部を解消でき、特に選択ゲ−トを直線状
のままで形成することができる。よって、選択ゲ−トの
オ−プン不良、および抵抗値のバラツキの問題を抑制す
ることができ、記憶装置の信頼性が向上するようにな
る。また、ソ−ス・コンタクトとしての第２のコンタク
ト孔を、ドレイン・コンタクトとしての第１のコンタク
ト孔群と同一直線上に並べで形成すると、ソ−ス領域に
おいて、コンタクト孔形成のための余裕部分を設ける必
要が無くなる。このため、セルの集積度向上や、チップ
・サイズの縮小が可能である。
【００１９】
【実施例】以下、この発明をー実施例により説明する。
この説明において、全図にわたり同一の部分には同一の
参照符号を付すことで重複する説明は避けることにす
る。
この説明において、全図にわたり同一の部分には同一の
参照符号を付すことで重複する説明は避けることにす
る。
【００２０】図１はこの発明のー実施例に係わるＳＩＳ
ＯＳ型ＥＥＰＲＯＭセルを具備する不揮発性半導体記憶
装置を示す図で、（ａ）はパタ−ン平面図、（ｂ）は
（ａ）図中のｂ−ｂ線に沿う断面図、（ｃ）は（ａ）図
中のｃ−ｃ線に沿う断面図である。
ＯＳ型ＥＥＰＲＯＭセルを具備する不揮発性半導体記憶
装置を示す図で、（ａ）はパタ−ン平面図、（ｂ）は
（ａ）図中のｂ−ｂ線に沿う断面図、（ｃ）は（ａ）図
中のｃ−ｃ線に沿う断面図である。
【００２１】まず図１（ｂ）に示すように、Ｐ型シリコ
ン基板１の表面上には第１の酸化膜（ゲ−ト酸化膜）２
が形成されている。この第１の酸化膜２上には浮遊ゲ−
ト３が形成されている。この浮遊ゲ−ト３上には第２の
酸化膜４が形成されている。この第２の酸化膜４上には
ソース側およびドレイン側のゲート端がそれぞれ浮遊ゲ
ート３と自己整合となっている制御ゲート５が形成され
ている。浮遊ゲート３および制御ゲート５のソース側の
側壁には第３の酸化膜６が形成され、また基板１の表面
上には第４の酸化膜７が形成されている。これら第３の
酸化膜６および第４の酸化膜７上には、ゲート端が浮遊
ゲート３と自己整合となっている選択ゲート８が形成さ
れている。基板１内には、領域端が選択ゲート８端と自
己整合となっているソ−ス領域９、および領域端が浮遊
ゲート３端と自己整合となっているドレイン領域１０と
が形成されている。
ン基板１の表面上には第１の酸化膜（ゲ−ト酸化膜）２
が形成されている。この第１の酸化膜２上には浮遊ゲ−
ト３が形成されている。この浮遊ゲ−ト３上には第２の
酸化膜４が形成されている。この第２の酸化膜４上には
ソース側およびドレイン側のゲート端がそれぞれ浮遊ゲ
ート３と自己整合となっている制御ゲート５が形成され
ている。浮遊ゲート３および制御ゲート５のソース側の
側壁には第３の酸化膜６が形成され、また基板１の表面
上には第４の酸化膜７が形成されている。これら第３の
酸化膜６および第４の酸化膜７上には、ゲート端が浮遊
ゲート３と自己整合となっている選択ゲート８が形成さ
れている。基板１内には、領域端が選択ゲート８端と自
己整合となっているソ−ス領域９、および領域端が浮遊
ゲート３端と自己整合となっているドレイン領域１０と
が形成されている。
【００２２】図１（ａ）に示すように、基板上には図１
（ｂ）に示すメモリセルが複数個マトリクス状に配置さ
れている。ソ−ス領域９は行（ロウ）方向に連なって形
成され、行方向に隣接するメモリセルで共通化されてい
る。制御ゲ−トは５はソ−ス領域９と同一方向に並んで
設けられ、同一行のメモリセルで共通化されている。選
択ゲ−ト８は制御ゲ−ト５と同一方向に並んで設けら
れ、同一行のメモリセルで共通化されている。ドレイン
領域１０は列（カラム）方向、即ち、ソ−ス領域９と交
わる方向に並んで設けられ、ドレイン・コンタクト孔１
１を介してドレイン配線（ビット線）１２に電気的に接
続されている。ドレイン配線１２は同一列のメモリセル
で共通化されている。そして、ドレイン・コンタクト孔
１１により挟まれた領域にはＮ型不純物拡散層１５が形
成されている。拡散層１５の平面パタ−ンは、ドレイン
領域１０のそれとほぼ同一形状である。拡散層１５はソ
−ス・コンタクト孔１６を介してソ−ス配線１４に接続
されている。このソ−ス配線１４はドレイン配線１２と
同一方向に並んで設けられている。拡散層１５は、図１
（ｃ）に示す断面構造を有するトランジスタ（以下セル
タイプトランジスタと称す）を介してソ−ス領域９と電
気的に接続されている。
（ｂ）に示すメモリセルが複数個マトリクス状に配置さ
れている。ソ−ス領域９は行（ロウ）方向に連なって形
成され、行方向に隣接するメモリセルで共通化されてい
る。制御ゲ−トは５はソ−ス領域９と同一方向に並んで
設けられ、同一行のメモリセルで共通化されている。選
択ゲ−ト８は制御ゲ−ト５と同一方向に並んで設けら
れ、同一行のメモリセルで共通化されている。ドレイン
領域１０は列（カラム）方向、即ち、ソ−ス領域９と交
わる方向に並んで設けられ、ドレイン・コンタクト孔１
１を介してドレイン配線（ビット線）１２に電気的に接
続されている。ドレイン配線１２は同一列のメモリセル
で共通化されている。そして、ドレイン・コンタクト孔
１１により挟まれた領域にはＮ型不純物拡散層１５が形
成されている。拡散層１５の平面パタ−ンは、ドレイン
領域１０のそれとほぼ同一形状である。拡散層１５はソ
−ス・コンタクト孔１６を介してソ−ス配線１４に接続
されている。このソ−ス配線１４はドレイン配線１２と
同一方向に並んで設けられている。拡散層１５は、図１
（ｃ）に示す断面構造を有するトランジスタ（以下セル
タイプトランジスタと称す）を介してソ−ス領域９と電
気的に接続されている。
【００２３】図１（ｃ）に示すように、セルタイプトラ
ンジスタは、図１（ｂ）に示すメモリセルと類似した構
造となっている。しかし、セルタイプトランジスタがエ
ンハンスメント型となると、ソ−スレベルの浮き上りが
生ずることがあるため、浮遊ゲ−ト３に電子が注入され
た状態であっても、デプレッション型となるようにして
ソ−スレベルの浮き上がりを防止している。
ンジスタは、図１（ｂ）に示すメモリセルと類似した構
造となっている。しかし、セルタイプトランジスタがエ
ンハンスメント型となると、ソ−スレベルの浮き上りが
生ずることがあるため、浮遊ゲ−ト３に電子が注入され
た状態であっても、デプレッション型となるようにして
ソ−スレベルの浮き上がりを防止している。
【００２４】セルタイプトランジスタをデプレッション
型とする例としては、図１（ｃ）に示すように、セルタ
イプトランジスタのチャネル領域にＮ型不純物を注入し
て、Ｎ型不純物注入層１７を形成して、さらにスタック
ト・ゲ−ト部の両側に存在する基板１の表面にＮ型不純
物を注入してＮ型不純物注入層１５および１８を形成し
て、その後の熱処理によりチャネルの中に押し込む。ま
た、チャネル領域へのＮ型不純物注入層１７の形成工程
は、周辺回路部のデプレッション型トランジスタへの不
純物注入工程と同時に行うことができ、また、スタック
ト・ゲ−ト部の両側に存在するＮ型不純物注入層１５，
１８の形成工程は、セルのドレイン領域への不純物注入
工程と同時に行うことができる。このため、セルタイプ
トランジスタを作り込むことによる製造工程の増加はな
い。
型とする例としては、図１（ｃ）に示すように、セルタ
イプトランジスタのチャネル領域にＮ型不純物を注入し
て、Ｎ型不純物注入層１７を形成して、さらにスタック
ト・ゲ−ト部の両側に存在する基板１の表面にＮ型不純
物を注入してＮ型不純物注入層１５および１８を形成し
て、その後の熱処理によりチャネルの中に押し込む。ま
た、チャネル領域へのＮ型不純物注入層１７の形成工程
は、周辺回路部のデプレッション型トランジスタへの不
純物注入工程と同時に行うことができ、また、スタック
ト・ゲ−ト部の両側に存在するＮ型不純物注入層１５，
１８の形成工程は、セルのドレイン領域への不純物注入
工程と同時に行うことができる。このため、セルタイプ
トランジスタを作り込むことによる製造工程の増加はな
い。
【００２５】上記構成の不揮発性半導体記憶装置である
と、ソ−ス・コンタクト孔１６が、ドレイン・コンタク
ト孔１１と同一直線上に並んで形成されており、浮遊ゲ
−ト３および制御ゲ−ト５で成るスタックト・ゲ−ト部
が直線状に形成されている。選択ゲ−ト８の形状は、直
線状のスタックト・ゲ−ト部の側壁に自己整合で形成さ
れるために直線状となる。直線状の選択ゲ−ト８はオ−
プン不良を発生しにくく、また、断面積の変化等も解消
されるので抵抗値のバラツキも無くなる。従って、記憶
装置の信頼性を向上させることができる。ソ−ス・コン
タクト孔１６は、制御ゲ−ト８、８相互間の領域に、ド
レイン・コンタクト孔１１と同一直線上に並んで形成さ
れており、ソ−ス領域９においては、コンタクト孔形成
のための余裕部分が無くなっている。このように上記実
施例では、メモリセルをセルアレイ領域に効率良く配置
でき、従って、セルの集積度向上や、チップ・サイズの
縮小を実現できる。
と、ソ−ス・コンタクト孔１６が、ドレイン・コンタク
ト孔１１と同一直線上に並んで形成されており、浮遊ゲ
−ト３および制御ゲ−ト５で成るスタックト・ゲ−ト部
が直線状に形成されている。選択ゲ−ト８の形状は、直
線状のスタックト・ゲ−ト部の側壁に自己整合で形成さ
れるために直線状となる。直線状の選択ゲ−ト８はオ−
プン不良を発生しにくく、また、断面積の変化等も解消
されるので抵抗値のバラツキも無くなる。従って、記憶
装置の信頼性を向上させることができる。ソ−ス・コン
タクト孔１６は、制御ゲ−ト８、８相互間の領域に、ド
レイン・コンタクト孔１１と同一直線上に並んで形成さ
れており、ソ−ス領域９においては、コンタクト孔形成
のための余裕部分が無くなっている。このように上記実
施例では、メモリセルをセルアレイ領域に効率良く配置
でき、従って、セルの集積度向上や、チップ・サイズの
縮小を実現できる。
【００２６】
【発明の効果】以上説明したように、この発明によれ
ば、チップ・サイズを縮小でき、かつ側壁ゲ−トのオ−
プン不良の低減、及び抵抗値のバラツキのないＳＩＳＯ
Ｓ型セルを具備する不揮発性半導体記憶装置を提供する
ことにある。
ば、チップ・サイズを縮小でき、かつ側壁ゲ−トのオ−
プン不良の低減、及び抵抗値のバラツキのないＳＩＳＯ
Ｓ型セルを具備する不揮発性半導体記憶装置を提供する
ことにある。
【図１】図１はこの発明のー実施例に係わる不揮発性半
導体記憶装置を示す図で、（ａ）はパタ−ン平面図、
（ｂ）は（ａ）図中のｂ−ｂ線に沿う断面図、（ｃ）は
（ａ）図中のｃ−ｃ線に沿う断面図。
導体記憶装置を示す図で、（ａ）はパタ−ン平面図、
（ｂ）は（ａ）図中のｂ−ｂ線に沿う断面図、（ｃ）は
（ａ）図中のｃ−ｃ線に沿う断面図。
【図２】図２は従来の不揮発性半導体記憶装置を示す図
で、（ａ）は断面図、（ｂ）はパタ−ン平面図。
で、（ａ）は断面図、（ｂ）はパタ−ン平面図。
【図３】図３はＳＩＳＯＳ型のセルの製造方法を示す図
で、（ａ）〜（ｅ）はそれぞれ主要な工程毎の断面図。
で、（ａ）〜（ｅ）はそれぞれ主要な工程毎の断面図。
１…Ｐ型シリコン基板、２…第１の酸化膜（ゲ−ト酸化
膜）、３…浮遊ゲ−ト、４…第２の酸化膜、５…制御ゲ
−ト、６…第３の酸化膜、７…第４の酸化膜、８…選択
ゲ−ト（側壁ゲ−ト）、９…ソ−ス領域、１０…ドレイ
ン領域、１１…ドレイン・コンタクト孔、１２…ドレイ
ン配線（ビット線）、１４…ソ−ス配線、１５…Ｎ型不
純物注入層、１６…ソ−ス・コンタクト孔、１７…Ｎ型
不純物注入層、１８…Ｎ型不純物注入層
膜）、３…浮遊ゲ−ト、４…第２の酸化膜、５…制御ゲ
−ト、６…第３の酸化膜、７…第４の酸化膜、８…選択
ゲ−ト（側壁ゲ−ト）、９…ソ−ス領域、１０…ドレイ
ン領域、１１…ドレイン・コンタクト孔、１２…ドレイ
ン配線（ビット線）、１４…ソ−ス配線、１５…Ｎ型不
純物注入層、１６…ソ−ス・コンタクト孔、１７…Ｎ型
不純物注入層、１８…Ｎ型不純物注入層
Claims (2)
- 【請求項１】 第１導電型の半導体基板と、この半導体
基板表面上に形成された第１の絶縁膜と、この第１の絶
縁膜上に設けられた浮遊ゲートと、この浮遊ゲート上に
設けられた第２の絶縁膜と、この第２の絶縁膜上に設け
られ、ソース側およびドレイン側のゲート端がそれぞれ
前記浮遊ゲートと自己整合となっている制御ゲートと、
前記浮遊ゲートおよび制御ゲートのソース側の側壁に形
成された第３の絶縁膜を介し、且つ前記半導体基板表面
上に形成された第４絶縁膜を介して設けられ、ゲート端
が浮遊ゲートと自己整合となっている選択ゲートと、前
記半導体基板内に形成され、その領域端が前記選択ゲー
ト端と自己整合となっているソ−ス領域と、前記半導体
基板内に形成され、その領域端が前記浮遊ゲート端と自
己整合となっているドレイン領域とで構成されるメモリ
セルが複数個、ロウ方向およびカラム方向にマトリクス
状に配置されているメモリセルアレイを具備し、 前記ロウ方向に配置されたメモリセルでおのおの共通化
されて形成された前記ソ−ス領域と、 前記ロウ方向に配置されたメモリセルでおのおの共通化
されて直線状に形成された前記制御ゲ−トと、 前記ロウ方向に配置されたメモリセルでおのおの共通化
されて直線状に形成された前記選択ゲ−トと、 第１のコンタクト孔群を介して前記ドレイン領域に電気
的に接続され、且つ前記カラム方向に配置されたメモリ
セルでおのおの共通化されて形成されたドレイン配線群
と、 前記第１のコンタクト孔群により挟まれた領域に形成さ
れた第２導電型の半導体領域と、 第２のコンタクト孔を介して前記半導体領域に電気的に
接続されたソ−ス配線と、 前記ソ−ス領域と前記半導体領域とを電気的に接続す
る、前記制御ゲ−ト、前記浮遊ゲ−トおよび前記選択ゲ
−トとで構成される電界効果トランジスタとを具備する
ことを特徴とする不揮発性半導体記憶装置。 - 【請求項２】 前記電界効果トランジスタは、デプレッ
ション型とされていることを特徴とする請求項１に記載
の不揮発性半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4295759A JPH06151782A (ja) | 1992-11-05 | 1992-11-05 | 不揮発性半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4295759A JPH06151782A (ja) | 1992-11-05 | 1992-11-05 | 不揮発性半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06151782A true JPH06151782A (ja) | 1994-05-31 |
Family
ID=17824803
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4295759A Withdrawn JPH06151782A (ja) | 1992-11-05 | 1992-11-05 | 不揮発性半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06151782A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100317318B1 (ko) * | 1998-04-23 | 2001-12-22 | 김영환 | 비휘발성 메모리 소자 및 그의 제조방법 |
| US7139193B2 (en) | 2003-02-21 | 2006-11-21 | Seiko Epson Corporation | Non-volatile memory with two adjacent memory cells sharing same word line |
| KR100829604B1 (ko) * | 2006-09-26 | 2008-05-14 | 삼성전자주식회사 | 불휘발성 메모리 장치 및 그 제조 방법 |
| US7542320B2 (en) | 2006-01-16 | 2009-06-02 | Nec Electronics Corporation | Semiconductor memory device |
| JP2016146463A (ja) * | 2015-02-03 | 2016-08-12 | エスアイアイ・セミコンダクタ株式会社 | 半導体不揮発性メモリ素子およびその製造方法 |
-
1992
- 1992-11-05 JP JP4295759A patent/JPH06151782A/ja not_active Withdrawn
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100317318B1 (ko) * | 1998-04-23 | 2001-12-22 | 김영환 | 비휘발성 메모리 소자 및 그의 제조방법 |
| US7139193B2 (en) | 2003-02-21 | 2006-11-21 | Seiko Epson Corporation | Non-volatile memory with two adjacent memory cells sharing same word line |
| US7542320B2 (en) | 2006-01-16 | 2009-06-02 | Nec Electronics Corporation | Semiconductor memory device |
| KR100829604B1 (ko) * | 2006-09-26 | 2008-05-14 | 삼성전자주식회사 | 불휘발성 메모리 장치 및 그 제조 방법 |
| JP2016146463A (ja) * | 2015-02-03 | 2016-08-12 | エスアイアイ・セミコンダクタ株式会社 | 半導体不揮発性メモリ素子およびその製造方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20000201 |