CN103426823B - 快闪存储器的制作方法 - Google Patents
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Abstract
本发明提供一种快闪存储器的制作方法，首先提供一第一导电类型半导体衬底，并在所述半导体衬底中形成浅沟槽隔离，在所述半导体衬底上形成包括控制栅、阻挡氧化层、浮栅和隧穿氧化层的墙体状栅结构；而后，在注入离子形成自对准源区之前，对已旋涂的光刻胶进行UV烘烤，降低光刻胶的应力；去胶后再对所述半导体衬底注入离子形成源漏区并制作电连接。本发明通过对光刻胶增加了UV烘烤的步骤，有效降低多层栅结构被其之间的光刻胶向外推的应力，在成本没有明显增加的情况下，有效避免了去胶时栅结构中控制栅倒塌的现象，提高了产品的制备良率，进而提高了收益。
Description
技术领域
本发明涉及一种快闪存储器的制作方法，特别是涉及一种避免控制栅倒塌的快闪存储器的制作方法，属于半导体器件的制造领域。
背景技术
随着各种移动设备中对数据存储要求的日益增大，对能在断电情况下仍然保存数据的非挥发性半导体存储器（非易失性存储器）的需求越来越大。快闪存储器（FlashMemory，简称闪存）是一种发展很快的非挥发性半导体存储器，它既具有半导体存储器读取速度快、存储容量大的优点，又克服了DRAM和SRAM那样切断电源便损失所存数据的缺陷。它与EPROM、EEPROM一样可以改写，又比它们容易改写且价格相对便宜。快闪存储器自从１９８８年由英特尔率先推出之后，已被应用在数以千计的产品之中，包括移动电话、笔记本电脑、掌上电脑和U盘等移动设备、以及网络路由器和舱内录音机这样的工业产品中。同计算机硬盘比较，它不仅存取快，而且体小量轻、功耗底，还不易损坏。因此，快闪存储器具有其它广阔的应用领域，适用于高集成度、高性能、数据采集和保密以及断电仍然保留信息等多种场合。
在0.13μm制作闪存工艺中，形成栅结构后再对半导体衬底注入离子形成源漏区之前，需要进行光刻胶的旋涂和去除。如图2A所示，闪存单元结构的栅结构3’中包含两层多晶硅栅：上面一层多晶硅用于引出接字线，是控制栅34’，用来控制闪存单元的选通以及编程读出等操作；下面的多晶栅不引出，完全与外界隔绝，是浮栅32’；控制栅34’和浮栅32’之间是阻挡氧化层33’，浮栅下方是隧穿氧化层31’。所述栅结构3’为多层结构，其厚宽比大于1，且相对于其厚度和宽度而言其长度很长，如图1所示，其中，浅沟槽隔离2’位于栅结构之间的半导体衬底内，浅沟槽隔离被刻蚀后形成坑21’。
在去胶之后，往往会发生栅结构中控制栅倒塌的问题，如图1、图2B和2C所示，其中图1的G1和G2即为倒塌的控制栅，图2B为图1沿AA方向的截面示意图，仅以4个栅结构示意，截取的位置没有经过半导体衬底的浅沟槽隔离2’是直接截取在半导体衬底1’上，图2C为图1沿BB方向的截面示意图，仅以4个栅结构示意，截取的位置经过半导体衬底的浅沟槽隔离2’。控制栅34’倒塌的原因在于：一方面，栅结构3’为多层墙体状结构，其特征为：长度相对于其厚度和宽度而言是很长的，且其厚宽比大于1；另一方面，光刻胶具有应力，相邻栅结构之间的光刻胶会将多层栅结构向外推，如图2A中的箭头方向所示。制作过程中，控制栅倒塌直接影响了产品的制备良率，降低收益，是制作快闪存储器亟待解决的问题。
发明内容
鉴于以上所述现有技术的缺点，本发明的目的在于提供一种快闪存储器的制作方法，用于解决现有技术中制作闪存时栅结构中控制栅倒塌的问题。
为实现上述目的及其他相关目的，本发明提供一种快闪存储器的制作方法，所述方法至少包括以下步骤：
1）提供一第一导电类型半导体衬底，先在所述半导体衬底中制作浅沟槽隔离，而后在所述半导体衬底上依次制作隧穿氧化层、浮栅材料层、阻挡氧化层和控制栅材料层，形成一多层半导体结构；
2）刻蚀所述多层半导体结构，直至暴露出所述隧穿氧化层的表面，形成平行排列在所述隧穿氧化层上的多个墙体状栅结构，并依序定义出该些墙体状栅结构中的奇数间隔与偶数间隔；
3）旋涂光刻胶，直至所述光刻胶覆盖全部墙体状栅结构和隧穿氧化层表面，而后对所述光刻胶进行降低光刻胶应力的处理；
4）去除位于所述奇数间隔内的光刻胶，并刻蚀所述奇数间隔下的隧穿氧化层直至暴露所述半导体衬底表面，再对此暴露的半导体衬底进行离子注入，以形成自对准源区域；
5）去除位于所述偶数间隔内的光刻胶，对该些墙体状栅结构两侧的半导体衬底进行第二导电类型轻掺杂漏注入的浅注入，再在该些栅结构两侧形成侧墙；而后对该些墙体状栅结构两侧的半导体衬底进行第二导电类型的源漏离子注入，在位于该些栅结构中奇数间隔的自对准源区域形成源区，在位于该些墙体状栅结构中偶数间隔的半导体衬底中形成漏区；
6）制作所述栅结构、源区和漏区的接触孔和引线，以供电连接。
可选地，所述墙体状栅结构由上至下包括：控制栅、阻挡氧化层、浮栅和隧穿氧化层，其中，所述阻挡氧化层和隧穿氧化层作为栅介质层。
可选地，所述降低光刻胶应力的处理为对所述光刻胶进行UV烘烤。
可选地，所述UV烘烤的温度范围是180℃~220℃。
可选地，所述光刻胶为负胶。
可选地，所述墙体状栅结构中，浮栅的厚度与宽度的比值为0.5，控制栅的厚度与宽度的比值为1。
可选地，所述浮栅材料层和控制栅材料层为重掺杂第二导电类型多晶硅。
可选地，所述隧穿氧化层为单层结构的二氧化硅。
可选地，所述阻挡氧化层为三层的叠层结构，其中，所述叠层结构的最下层和最上层为二氧化硅，所述叠层结构的中间层为氮化硅。
可选地，在所述步骤4）中，刻蚀所述隧穿氧化层时，位于其下的浅沟槽隔离也被刻蚀掉，直至暴露出所述浅沟槽隔离下的半导体衬底表面。
如上所述，本发明的快闪存储器的制作方法，具有以下有益效果：在形成栅结构后并对半导体衬底注入离子形成源漏区之前，通过对光刻胶增加了UV烘烤的步骤，有效降低了多层栅结构被其之间的光刻胶向外推的应力，避免了栅结构中控制栅倒塌的现象，在成本没有明显增加的情况下，有效地提高了产品的制备良率，进而提高了收益。
附图说明
图1显示为现有技术中的快闪存储器在制作过程中控制栅倒塌的俯视图。
图2A和2B显示为现有技术中的快闪存储器在制作过程中栅结构受光刻胶应力和控制栅倒塌的示意图。
图2C显示为现有技术中的快闪存储器在制作过程中控制栅倒塌的示意图。
图3A至3J显示为本发明的快闪存储器的制作方法在实施例中的示意图。
元件标号说明
1、1’半导体衬底
2、2’浅沟槽隔离
21’浅沟槽隔离被刻蚀后形成的坑
3、3’栅结构
31、31’隧穿氧化层
32、32’浮栅材料层、浮栅
33、33’阻挡氧化层
34、34’控制栅材料层、控制栅
41奇数间隔
42偶数间隔
5’光刻胶
5、52经过降低光刻胶应力处理的光刻胶
611自对准源区域
62浅结
631源区
632漏区
7侧墙
具体实施方式
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
请参阅图3A至图3J。需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，所以图式中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。
一方面，由于栅结构为多层墙体状结构，其特征为：相对于其厚度和宽度而言长度很长，且厚宽比大于1；另一方面，由于光刻胶具有应力，相邻栅结构之间的光刻胶会将多层栅结构向外推，因此，在去胶之后，往往会发生栅结构中控制栅倒塌的问题，从而影响产品的制备良率。
鉴于以上所述缺点，本发明的目的在于提供一种快闪存储器的制作方法，在形成栅结构后并对半导体衬底注入离子形成源漏区之前，通过对光刻胶增加了UV烘烤的步骤，有效降低了多层栅结构被其之间的光刻胶向外推的应力，避免了栅结构中控制栅倒塌的现象，用于解决现有技术中制作闪存时栅结构中控制栅倒塌的问题，在成本没有明显增加的情况下，有效地提高了产品的制备良率，进而提高了收益。
如图3A至3J所示，本发明提供一种快闪存储器的制作方法，所述方法至少包括以下步骤：
首先执行步骤1），如图3A和3B所示，提供一第一导电类型半导体衬底1，先在所述半导体衬底1中通过槽刻蚀、氧化物填充和氧化物平坦化以制作平行排列的浅沟槽隔离（STI）2，隔离出有源区（未图示），其中，图3A所示的截面示意图为截取的位置是没有经过半导体衬底1内的浅沟槽隔离2的情况，图3B所示的截面示意图为截取的位置经过半导体衬底1内的浅沟槽隔离2的情况；而后在所述半导体衬底1上依次制作隧穿氧化层31、浮栅材料层32、阻挡氧化层33和控制栅材料层34，形成一多层半导体结构，具体地，在本实施例中，所述隧穿氧化层31和阻挡氧化层33通过在炉管中高温沉积制作而成，所述浮栅材料层32为一边外延生长一边进行掺杂形成，所述控制栅材料层34为先外延沉积多晶硅材料而后再进行离子注入形成的。所述半导体衬底1为硅材料，浅沟槽隔离2填充物为二氧化硅，所述浮栅材料层32和控制栅材料层34为重掺杂第二导电类型多晶硅，所述隧穿氧化层31为单层结构的二氧化硅，所述阻挡氧化层33为三层的叠层结构，其中，所述叠层结构的最下层和最上层为二氧化硅，所述叠层结构的中间层为氮化硅，即为氧化层-氮化层-氧化层（ONO）结构（未详细图示ONO各层），具体地，在本实施例中，第一导电类型为P型，第二导电类型为N型，即半导体衬底为P型半导体衬底，浮栅材料层32和控制栅材料层34为N+型多晶硅。接着执行步骤2）。
在步骤2）中，如图3C和3D所示，其中，图3C所示的截面示意图为截取的位置是没有经过半导体衬底1内的浅沟槽隔离2的情况，图3D所示的截面示意图为截取的位置是经过半导体衬底1内的浅沟槽隔离2的情况，刻蚀所述多层半导体结构，直至暴露出所述隧穿氧化层31的表面，形成平行排列在所述隧穿氧化层31上的多个墙体状栅结构3，并依序定义出该些墙体状栅结构3中的奇数间隔41与偶数间隔42.，在图3C和3D中，位于左起第一个和第二个墙体状栅结构3之间的空间、及位于左起第三个和第四个墙体状栅结构3之间的空间，即为奇数间隔41，位于左起第二个和第三个墙体状栅结构3之间的空间，即为偶数间隔42。
需要指出的是，所述平行排列的墙体状栅结构3与平行排列的浅沟槽隔离2为相互垂直的空间位置关系，不过，所述墙体状栅结构3位于所述半导体衬底1之上，所述浅沟槽隔离2位于所述半导体衬底1中。
需要说明的是，由于刻蚀栅结构3时，隧穿氧化层31被刻蚀掉一部分，剩余的隧穿氧化层31相对于最初隧穿氧化层31的厚度而言已经所剩无几，因此在图3C和3D及其之后的示意图中没有图示出除了栅结构3中的隧穿氧化层31之外的其余半导体衬底1表面的隧穿氧化层31。
所述墙体状栅结构3由上至下包括：控制栅34、阻挡氧化层33、浮栅32和隧穿氧化层31，其中，所述阻挡氧化层33和隧穿氧化层31作为栅介质层。所述墙体状栅结构3中，浮栅32的厚度与宽度的比值为0.5，控制栅34的厚度与宽度的比值为1。在本实施例中，如图3C和3D所示，浮栅32的厚度和宽度分别为1000埃和2000埃，控制栅34的厚度和宽度分别为2000埃和2000埃，形成浮栅32的厚度与宽度的比值为0.5，控制栅34的厚度与宽度的比值为1；该些墙体状栅结构3之间的半导体衬底1中，该些栅结构中奇数间隔41的宽度小于该些栅结构中偶数间隔42的宽度，以利于更有效的节省闪存的制作面积，有利于集成度的提高。接着执行步骤3）。
在步骤3）中，如图3E和3F所示，其中，图3E所示的截面示意图为截取的位置是没有经过半导体衬底1内的浅沟槽隔离2的情况，图3F所示的截面示意图为截取的位置是经过半导体衬底1内的浅沟槽隔离2的情况，旋涂光刻胶（未图示），直至所述光刻胶覆盖全部墙体状栅结构3和隧穿氧化层31表面，而后对所述光刻胶进行降低光刻胶应力的处理，形成经过降低光刻胶应力处理的光刻胶5（区别于背景技术中图2A的光刻胶5’），其中，所述降低光刻胶应力的处理为对所述光刻胶进行UV烘烤，以避免由于光刻胶应力引起的控制栅34从其栅结构3中倒塌。具体地，所述UV烘烤采用先进行UV光照而后进行热烘烤的形式，其中，所述UV烘烤的温度范围是180℃~220℃，超过220℃容易造成糊胶的不良后果。进一步，旋涂的所述光刻胶为负胶。在本实施例中，所述UV烘烤的优选温度为180℃，即经过180℃的UV烘烤后，在后续去胶过程中，可以完全避免控制栅34从其栅结构3中倒塌的问题，提高了闪存的制备良率。接着执行步骤4）。
在步骤4）中，如图3G和3H所示，去除位于所述奇数间隔41内的经过降低光刻胶应力处理的光刻胶（未图示），保留偶数间隔42内的经过降低光刻胶应力处理的光刻胶52，并刻蚀所述奇数间隔41下的隧穿氧化层31（未图示）直至暴露所述半导体衬底1表面；再对此暴露的半导体衬底1进行砷离子注入，以形成自对准源区域611（self-aligned-source，SAS）。在图3G和3H中，位于左起第一个和第二个墙体状栅结构3之间的空间、及位于左起第三个和第四个墙体状栅结构3之间的空间，即为奇数间隔41，在步骤4）中即去除所述奇数间隔41内的光刻胶（未图示），位于左起第二个和第三个墙体状栅结构3之间的空间，即为偶数间隔42，在步骤4）中保留所述偶数间隔42内的光刻胶52。
需要说明的是，图3G所示的截面示意图为截取的位置没有经过半导体衬底1内的浅沟槽隔离2，则去除位于该些墙体状栅结构中奇数间隔41的光刻胶和其下的隧穿氧化层31（未图示）后，直接暴露出半导体衬底1表面；图3H所示的截面示意图为截取的位置是经过半导体衬底1内的浅沟槽隔离2的情况，去除位于该些墙体状栅结构中奇数间隔41的光刻胶和刻蚀其下的所述隧穿氧化层31（未图示）后，位于其下的浅沟槽隔离2也被刻蚀掉，直至暴露出所述浅沟槽隔离2下的半导体衬底1表面，此时，位于该些栅结构中奇数间隔41的半导体衬底1中形成间隔的坑，其中，原浅沟槽隔离2所在位置被刻蚀后形成坑，其余未被刻蚀掉的栅结构中奇数间隔41的半导体衬底1则是后续制作过程中形成源区的半导体衬底。接着执行步骤5）。
在步骤5）中，如图3I所示，其中图3I所示的截面示意图为截取的位置没有经过半导体衬底1内的浅沟槽隔离2的情况，先去除位于所述偶数间隔42的光刻胶52，在本实施例中，由于步骤3）中已经对所述光刻胶5进行优选温度为180℃的UV烘烤，降低了光刻胶5的应力，进而保证了步骤5）中去胶时，可以完全避免控制栅34从其栅结构3中倒塌的问题，提高了闪存的制备良率；然后，对该些墙体状栅结构3两侧的半导体衬底1进行第二半导体类型的轻掺杂漏（LDD）注入的浅注入，以形成第二半导体类型的浅结62，有助于减小后续制作源漏间的沟道漏电流效应；而后，在该些栅结构3两侧形成侧墙7，防止后续大剂量的源漏（S/D）注入过于接近沟道以至可能发生源漏穿通，即先淀积二氧化硅而后利用干法刻蚀工艺对所述二氧化硅进行反刻，以形成侧墙7；之后，如图3J所示，进行大剂量的第二半导体类型的源漏（S/D）离子注入并退火，在位于该些栅结构3中奇数间隔41的自对准源区域611形成源区（Source）631，在位于该些墙体状栅结构3中偶数间隔42的半导体衬底1中形成漏区（Drain）632，所述侧墙7能够保护沟道在源漏（S/D）离子注入过程中阻止掺杂的进入，其中，各该墙体状栅结构3之间的源区或漏区为共用的源区或漏区，即相邻的两墙体状栅结构3共用其之间源区或漏区。具体地，在本实施例中，第二导电类型为N型，即形成N型的源区631和漏区632。接着执行步骤6）。
在步骤6）中，制作所述栅结构3、源区631和漏区632的接触孔和引线（未图示），以供电连接，其中，所述引线为铝、铜或铝铜合金，具体地，在本实施例中，所述引线为铝。
综上所述，本发明在形成栅结构后并对半导体衬底注入离子形成源漏区之前，通过对光刻胶增加了UV烘烤的步骤，有效降低了多层栅结构被其之间的光刻胶向外推的应力，避免了栅结构中控制栅倒塌的现象，在成本没有明显增加的情况下，有效地提高了产品的制备良率，进而提高了收益。所以，本发明有效克服了现有技术中的种种缺点而具高度产业利用价值。
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。
Claims (9)
1.一种快闪存储器的制作方法，其特征在于，所述方法至少包括以下步骤：
1)提供一第一导电类型半导体衬底，先在所述半导体衬底中制作浅沟槽隔离，而后在所述半导体衬底上依次制作隧穿氧化层、浮栅材料层、阻挡氧化层和控制栅材料层，形成一多层半导体结构；
2)刻蚀所述多层半导体结构，直至暴露出所述隧穿氧化层的表面，形成平行排列在所述隧穿氧化层上的多个墙体状栅结构，并依序定义出该些墙体状栅结构中的奇数间隔与偶数间隔；
3)旋涂光刻胶，直至所述光刻胶覆盖全部墙体状栅结构和隧穿氧化层表面，而后对所述光刻胶进行降低光刻胶应力的处理；所述降低光刻胶应力的处理为对所述光刻胶进行UV烘烤；
4)去除位于所述奇数间隔内的光刻胶，并刻蚀所述奇数间隔下的隧穿氧化层直至暴露所述半导体衬底表面，再对此暴露的半导体衬底进行离子注入，以形成自对准源区域；
5)去除所述偶数间隔内的光刻胶，对该些墙体状栅结构两侧的半导体衬底进行第二导电类型轻掺杂漏注入的浅注入，再在该些栅结构两侧形成侧墙；而后对该些墙体状栅结构两侧的半导体衬底进行第二导电类型的源漏离子注入，在位于该些栅结构中奇数间隔的自对准源区域形成源区，在位于该些墙体状栅结构中偶数间隔的半导体衬底中形成漏区；
6)制作所述栅结构、源区和漏区的接触孔和引线，以供电连接。
2.根据权利要求1所述的快闪存储器的制作方法，其特征在于：所述UV烘烤的温度范围是180℃～220℃。
3.根据权利要求1所述的快闪存储器的制作方法，其特征在于：所述光刻胶为负胶。
4.根据权利要求1所述的快闪存储器的制作方法，其特征在于：所述墙体状栅结构由上至下包括：控制栅、阻挡氧化层、浮栅和隧穿氧化层，其中，所述阻挡氧化层和隧穿氧化层作为栅介质层。
5.根据权利要求4所述的快闪存储器的制作方法，其特征在于：所述墙体状栅结构中，浮栅的厚度与宽度的比值为0.5，控制栅的厚度与宽度的比值为1。
6.根据权利要求1所述的快闪存储器的制作方法，其特征在于：所述浮栅材料层和控制栅材料层为重掺杂第二导电类型多晶硅。
7.根据权利要求1所述的快闪存储器的制作方法，其特征在于：所述隧穿氧化层为单层结构的二氧化硅。
8.根据权利要求1所述的快闪存储器的制作方法，其特征在于：所述阻挡氧化层为三层的叠层结构，其中，所述叠层结构的最下层和最上层为二氧化硅，所述叠层结构的中间层为氮化硅。
9.根据权利要求1所述的快闪存储器的制作方法，其特征在于：在所述步骤4)中，刻蚀所述隧穿氧化层时，位于其下的浅沟槽隔离也被刻蚀掉，直至暴露出所述浅沟槽隔离下的半导体衬底表面。
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