TW201306180A - 記憶體結構之製造方法 - Google Patents
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Abstract
一種記憶體結構之製造方法，用於堆疊式動態隨機存取記憶體結構，該製造方法包含下列步驟：(a)提供基板，基板具有表面，基板表面上形成有一第一絕緣層，且基板自表面向下凹陷形成有多個埋閘，且多個埋閘相互平行設置；(b)於各埋閘表面上各別形成閘極氧化層；(c)分別填入金屬層於各閘極氧化層上，適以填滿各埋閘；(d)移除位於埋閘上端部之部分金屬層；(e)朝閘極氧化層斜向植入多個離子佈子，以形成汲極及源極於閘極氧化層與基板之間。
Description
本發明係有關於一種記憶體結構之製造方法，特別是一種自我對準式之堆疊式動態隨機存取記憶體結構之製造方法。
隨著科技的進步，為了增加動態隨機存取記憶體(DRAM)內之元件堆疊密度以及改善其整體表現，目前製造技術持續朝向縮減動態隨機存取記憶體內之電容與電晶體尺寸而努力，一直為業界所企求達到的目標。然而，隨著記憶胞內之電晶體的尺寸縮減，電晶體之標準通道長度(即閘極之線寬)亦隨之縮減。
是以，習知技術中較短之通道長度將較容易導致所謂之「短通道效應(Short Channel Effect；SEC)」的發生，因而劣化動態隨機存取記憶體記憶之表現，實為不便，且習知技術中製程繁複，耗費成本。再者，習知技術中，離子佈子是以直線方式朝基板植入，依此方式更會導致製造者無法控制溝槽深度，使製作之難度大幅提高。因此，提供一種更為易於控制溝槽深度使製作上更為便利而降低成本的記憶體結構之製造方法，乃為此業界目前所亟待努力之目標。
緣是，本發明人有感上述之課題，乃特潛心研究並配合學理之運用，終於提出一種設計合理且有效改善上述缺失之本發明。
本發明提供一種記憶體結構之製造方法，用於堆疊式動態隨機存取記憶體結構，該製造方法包含下列步驟：(a)提供基板，基板具有表面，基板表面上形成有第一絕緣層，且基板自表面向下凹陷形成有多個埋閘，且多個埋閘相互平行設置；(b)於各埋閘表面上形成閘極氧化層；(c)分別填入金屬層於各閘極氧化層上，適以填滿各埋閘；(d)移除位於埋閘上端部之部分金屬層；(e)朝閘極氧化層斜向植入多個離子佈子，以形成汲極及源極於閘極氧化層與基板之間。
本發明具有以下有益的效果：本發明利用朝多個埋閘斜向植入離子佈子於基板內，以自我對準方式形成汲極及源極。藉此，減省一道光罩之製程步驟，藉此以節省了大量製造的成本。再者，相較於習知技術離子佈子是以垂直於基板方向朝基板植入，而本發明離子佈子是以斜向及非等向方式朝基板植入，藉以輕易地控制埋閘深度。
為使大眾能更進一步瞭解本發明的特徵及技術內容，請參閱以下有關本發明的詳細說明與附圖，然而所附圖式僅提供參考與說明用，並非用來對本發明加以限制者。
本發明係關於一種記憶體結構之製造方法，以下將透過應用於堆疊式動態隨機存取記憶體之實施例來解釋本發明內容。關於實施例之說明僅為闡釋本創作之目的，而非用以限制本創作。需說明者，圖式中各元件間之比例僅為求容易瞭解，並非用以限制實際比例。
本發明關於一種記憶體結構之製造方法，該記憶體結構可為堆疊式動態隨機存取記憶體，圖1為本發明記憶體結構之製造方法之流程圖，圖2為本發明記憶體結構之製造方法之執行步驟S1之剖面示意圖，於步驟S1中，首先提供一基板1，基板1具有一表面11，而在基板1之表面11上形成有一第一絕緣層12，且基板1自其表面11向下凹陷形成有多個埋閘14，且多個埋閘14之間相互平行設置。於本實施例中，基板1為矽基板。然而，矽基板僅為一例舉，熟知本技術領域者可任意配置更換基板1所使用之材料，故在此不再對其贅述。
隨後，執行步驟S2，請同時參閱圖3，為本發明記憶體結構之製造方法之執行步驟S2之剖面示意圖。步驟S2中，於各埋閘14表面上形成閘極氧化層16。步驟S2後，執行S3，同時參閱圖4，為本發明記憶體結構之製造方法之執行步驟S3之剖面示意圖，此時分別填入金屬層18於各閘極氧化層16上，適以填滿各埋閘14，而金屬層18較佳選定為鎢。其後，執行S4，同時參閱圖5，為本發明記憶體結構之製造方法之執行步驟S4之剖面示意圖，以蝕刻的方式將位於埋閘14上端部之部分金屬層18移除。
接下來，執行S5，同時參閱圖6，為本發明記憶體結構之製造方法之執行步驟S5之剖面示意圖，此時，以基板1及第一絕緣層12為幕罩，朝閘極氧化層16斜向摻雜植入多個離子佈子19。使汲極191及源極192以自我對準之方式相對形成於氧化層與基板1之間。其中，為了避免汲極191及源極192過於接近，而造成短通道效應的產生，因此，會藉由輕度摻雜汲極技術(Lightly Doping-Drain；LDD)以避免大量的熱載子產生，以降低熱載子效應。更進一步而言，朝閘極氧化層16斜向植入離子佈子之斜向角度較佳為7～45度，以控制汲極191及源極192形成於較佳之位置，而所植入之離子佈子通常係選定為磷離子或砷離子，但視實際情形而定。最後，執行S6，同時參閱圖7，為本發明記憶體結構之製造方法之執行步驟S6之剖面示意圖，以第二絕緣層13於填入埋閘14上端部，形成介電隔離，而第二絕緣層13通常係為氮化層，但不以此為限。其後，平坦化第二絕緣層13，使第二絕緣層13與基板1之表面11實質共平面。
綜上所述，本發明之記憶體結構之製造方法之技術，係以自我對準方式形成汲極及源極，並搭配輕度摻雜汲極之技術，以改善短通道效應的發生且優化動態隨機存取記憶體之表現，同時減省一道光罩的製程，大幅節省製造上之成本。再者，本發明離子佈子是以非等向方式朝基板植入，藉此能夠控制埋閘深度以及汲極及源極形成之位置。
惟以上所述僅為本發明之較佳實施例，僅為例示性說明本發明之原理及其功效，以及闡釋本發明之技術特徵，非意欲侷限本發明的專利保護範圍，故舉凡運用本發明說明書及圖式內容所為的等效變化，均同理皆包含於本發明的權利保護範圍內，合予陳明。
S1．．．步驟(a)
S2．．．步驟(b)
S3．．．步驟(c)
S4．．．步驟(d)
S5．．．步驟(e)
S6．．．步驟(f)
1．．．基板
11．．．表面
12．．．第一絕緣層
13．．．第二絕緣層
14．．．埋閘
16．．．閘極氧化層
18．．．金屬層
19．．．離子佈子
191．．．汲極
192．．．源極
圖1係為本發明記憶體結構之製造方法之流程圖；
圖2係為本發明記憶體結構之製造方法中執行步驟S1時之剖面示意圖；
圖3係為本發明記憶體結構之製造方法中執行步驟S2時之剖面示意圖；
圖4係為本發明記憶體結構之製造方法中執行步驟S3時之剖面示意圖；
圖5係為本發明記憶體結構之製造方法中執行步驟S4時之剖面示意圖；
圖6係為本發明記憶體結構之製造方法中執行步驟S5時之剖面示意圖；以及
圖7係為本發明記憶體結構之製造方法中執行步驟S6時之剖面示意圖。
S1．．．步驟(a)
S2．．．步驟(b)
S3．．．步驟(c)
S4．．．步驟(d)
S5．．．步驟(e)
S6．．．步驟(f)
Claims (9)
- 一種記憶體結構之製造方法，用於堆疊式動態隨機存取記憶體結構，該製造方法包含下列步驟：(a)提供一基板，該基板具有一表面，該基板之該表面形成有一第一絕緣層，且該基板自該表面向下凹陷形成有多個埋閘，且所述多個埋閘相互平行設置；(b)於各該埋閘表面上各別形成一閘極氧化層；(c)分別填入一金屬層於各該閘極氧化層上，適以填滿各該埋閘；(d)移除位於該埋閘上端部之部分該金屬層；(e)朝該閘極氧化層斜向植入多個離子佈子而形成一汲極及一源極於該閘極氧化層與該基板之間。
- 如請求項1所述之記憶體結構之製造方法，其中步驟(a)中之該基板為矽基板。
- 如請求項2所述之記憶體結構之製造方法，其中步驟(c)中之金屬層為鎢。
- 如請求項1所述之記憶體結構之製造方法，其中步驟(d)係藉由蝕刻方式以移除位於該埋閘上端部之部分該金屬層。
- 如請求項1所述之記憶體結構之製造方法，其中步驟(e)之朝該閘極氧化層斜向植入所述多個離子佈子之斜向角度為7～45度。
- 如請求項3所述之記憶體結構之製造方法，其中於步驟(e)中，朝該閘極氧化層斜向植入之所述多個離子佈子為磷離子或砷離子。
- 如請求項1所述之記憶體結構之製造方法，其中步驟(e)後更包含下述步驟：(f)填入一第二絕緣層於該埋閘上端部，形成介電隔離。
- 如請求項7所述之記憶體結構之製造方法，其中步驟(f)更包含下述步驟：(f1)平坦化該第二絕緣層，使該第二絕緣層與該基板之該表面實質共平面。
- 如請求項8所述之記憶體結構之製造方法，其中步驟(f)之該第二絕緣層為一氮化層。
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