TWI672799B - 低漏電流的動態隨機存取記憶體及其相關製造方法 - Google Patents

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Abstract

低漏電流的動態隨機存取記憶體的製造方法包含在一基底內形成該動態隨機存取記憶體的複數個閘極；通過一第一離子佈植在該基底內形成該動態隨機存取記憶體的複數個汲/源極；及在該複數個汲/源極形成後，通過一第二離子佈植在該複數個汲/源極的全部汲/源極或部分汲/源極的下方形成複數個汲極輕摻雜區，其中該複數個汲極輕摻雜區是用來降低該動態隨機存取記憶體內的漏電流，且該第二離子佈植具有一預定入射角度。

Description

低漏電流的動態隨機存取記憶體及其相關製造方法
本發明是有關於一種低漏電流的動態隨機存取記憶體及其相關製造方法，尤指一種利用汲極輕摻雜區降低漏電流的動態隨機存取記憶體及其相關製造方法。
因為現有技術所提供的溝槽式動態隨機存取記憶體的尺寸減少的緣故，所以該溝槽式動態隨機存取記憶體的複數個汲/源極和該溝槽式動態隨機存取記憶體的複數個閘極之間的電場會隨著增大，導致該複數個汲/源極和該複數個閘極之間的接面的熱載子(Hot-Carrier)效應增大。因為該複數個汲/源極和該複數個閘極之間的接面的熱載子效應增大，所以該複數個汲/源極和該複數個閘極之間的接面的穿隧漏電流(tunneling leakage current)也隨該熱載子效應增大而增大。另外，該複數個汲/源極和該溝槽式動態隨機存取記憶體的基底之間的電壓差也會使該複數個汲/源極和該基底之間具有較大的接面漏電流(junction leakage current)。如此，較大的接面漏電流和較大的穿隧漏電流將會使具有該溝槽式動態隨機存取記憶體的可攜式電子產品的待機時間大幅縮短。因此，如何改進該溝槽式動態隨機存取記憶體成為該溝槽式動態隨機存取記憶體的設計者的一項 重要課題。
本發明的一實施例提供一種低漏電流的動態隨機存取記憶體的製造方法。該製造方法包含在一基底內形成該動態隨機存取記憶體的複數個閘極；利用一第一離子佈植在該基底內形成該動態隨機存取記憶體的複數個汲/源極；及在該複數個汲/源極形成後，利用一第二離子佈植在該複數個汲/源極的全部汲/源極或部分汲/源極的下方形成複數個汲極輕摻雜(lightly doped drain,LDD)區，其中該複數個汲極輕摻雜區是用來降低該動態隨機存取記憶體內的漏電流，且該第二離子佈植具有一預定入射角度。
本發明的另一實施例提供一種低漏電流的動態隨機存取記憶體。該動態隨機存取記憶體包含一基底、複數個閘極、複數個汲/源極和複數個汲極輕摻雜區。該複數個閘極形成於該基底內。該複數個汲/源極是通過一第一離子佈植形成於該基底內。該複數個汲極輕摻雜區是通過一第二離子佈植形成於該複數個汲/源極的全部汲/源極或部分汲/源極的下方，其中該複數個汲極輕摻雜區是用來降低該動態隨機存取記憶體內的漏電流，且該第二離子佈植具有一預定入射角度。
本發明的另一實施例提供一種低漏電流的動態隨機存取記憶體。該動態隨機存取記憶體包含一基底、複數個閘極、複數個汲/源極和複數個汲極輕摻雜區。該複數個閘極形成於該基底內。該複數個汲/源極是通過一第一離子佈植形成於該基底內。該複數個汲極輕摻雜區是通過一第二離子佈植形成於該複數個汲/源極的全部汲/源極或部分汲/源極的下方，其中該複數個汲極輕摻雜區是 用來降低該動態隨機存取記憶體內的漏電流。
本發明的另一實施例提供一種低漏電流的動態隨機存取記憶體。該動態隨機存取記憶體包含一基底、複數個閘極、複數個汲/源極和複數個汲極輕摻雜區。該複數個閘極形成於該基底內。該複數個汲/源極形成於該基底內。兩相鄰閘極的側壁上形成位於相對應的汲/源極的下方的汲極輕摻雜區。
本發明的另一實施例提供一種低漏電流的動態隨機存取記憶體。該動態隨機存取記憶體包含一基底、複數個閘極、複數個汲/源極、複數個隔離層和複數個汲極輕摻雜區。該複數個閘極形成於該基底內。該複數個汲/源極形成於該基底內。該複數個隔離層形成於該基底內，且每一隔離層是位於兩閘極之間，其中該兩閘極面對該每一隔離層的側壁上以及該每一隔離層的側壁上形成位於相對應的汲/源極的下方的汲極輕摻雜區。
本發明提供一種低漏電流的動態隨機存取記憶體及其相關製造方法。因為本發明在該動態隨機存取記憶體的複數個汲/源極的全部汲/源極或部分汲/源極的下方形成該動態隨機存取記憶體的複數個汲極輕摻雜區，所以該複數個汲極輕摻雜區可使該複數個汲/源極和該動態隨機存取記憶體的複數個閘極之間的電場以及該複數個汲/源極和該動態隨機存取記憶體的基底之間的電場降低(導致該複數個汲/源極和該複數個閘極之間以及該複數個汲/源極和該基底之間的熱載子數目降低)。因此，該複數個汲極輕摻雜區可有效降低該複數個汲/源極和該複數個閘極之間的接面的穿隧漏電流和該複數個汲/源極和該基底之間的接面漏電流。也就是說該複數個汲極輕摻雜區可有效降低該動態隨機存取記憶體的總漏電流。如此，本發明將可使具有該動態隨機存取記憶體的可攜式電子 產品的待機時間大幅延長。
100-126‧‧‧步驟
202‧‧‧第一氧化層
204‧‧‧第一介電層
206、2030、2036‧‧‧光阻層
208‧‧‧基底
2010、2012、2042‧‧‧開口
2014、2016、2050‧‧‧溝槽
2018‧‧‧第二氧化層
2020‧‧‧第二介電層
2022‧‧‧金屬層
2024‧‧‧第三介電層
2026‧‧‧硼磷摻雜四乙氧基矽烷層
2028‧‧‧四乙氧基矽烷層
2032‧‧‧第一離子佈植
2034‧‧‧第二離子佈植
2038、2040‧‧‧儲存電容
20382、20384‧‧‧介電層
20386‧‧‧鎢和氮化鎢層
20388‧‧‧多晶矽層
2048‧‧‧隔離層
N+、2044、2046‧‧‧汲/源極
N-‧‧‧汲極輕摻雜區
NL‧‧‧法線
θ‧‧‧預定入射角度
第1圖是本發明的一實施例所公開的一種低漏電流的動態隨機存取記憶體的製造方法的流程圖。
第2圖是說明第一介電層、第一氧化層以及光阻層形成在基底之上的示意圖。
第3圖是說明在光阻層中蝕刻出複數個開口的示意圖。
第4圖是說明在基底中形成複數個溝槽的示意圖。
第5圖是說明依序沉積第二氧化層、第二介電層和金屬層於該複數個溝槽的示意圖。
第6圖是說明利用化學機械研磨和一回蝕方式移除該複數個溝槽外的第二介電層和金屬層的示意圖。
第7圖是說明依序沉積第三介電層和硼磷摻雜四乙氧基矽烷層的示意圖。
第8圖是說明利用該化學機械研磨方式和硬遮罩方式移除第一氧化層以上的第一介電層、第二氧化層、第三介電層和硼磷摻雜四乙氧基矽烷層的示意圖。
第9圖是說明利用濕蝕刻方式移除該每一溝槽內的第三介電層的示意圖。
第10圖是說明沉積四乙氧基矽烷層在第一氧化層、硼磷摻雜四乙氧基矽烷層和第二介電層之上的示意圖。
第11圖是說明利用乾蝕刻方式和光阻層移除未被光阻層覆蓋的四乙氧基矽烷層的示意圖。
第12圖是說明利用第一離子佈植在基底內形成該動態隨機存取記憶體的複數個汲/源極的示意圖。
第13、14圖是說明利用第二離子佈植在該複數個汲/源極的下方形成複數個汲極輕摻雜區的示意圖。
第15圖是本發明的另一實施例所公開的一種低漏電流的動態隨機存取記憶體的示意圖。
請參照第1-15圖，第1圖是本發明的一實施例所公開的一種低漏電流的動態隨機存取記憶體的製造方法的流程圖，其中該動態隨機存取記憶體是一溝槽式動態隨機存取記憶體。第1圖的製造方法是利用第2-15圖說明，詳細步驟如下：步驟100：開始；步驟102：形成一第一氧化層202、一第一介電層204和一光阻層206於一基底208之上；步驟104：在光阻層206中蝕刻出複數個開口；步驟106：根據該複數個開口，在基底208中形成複數個溝槽，並移除光阻層206；步驟108：依序沉積一第二氧化層2018、一第二介電層2020和一金屬層2022於該複數個溝槽；步驟110：利用一化學機械研磨(chemical mechanical polish,CMP)和一回蝕(etching back)方式移除該複數個溝槽外的第二介電層2020和金屬層2022；步驟112：依序沉積一第三介電層2024和一硼磷摻雜四乙氧基矽烷(boron and phosphorus doped tetraethoxysilane,BPTEOS)層2026； 步驟114：利用該化學機械研磨方式和一硬遮罩(hard mask)方式移除第一氧化層202以上的第一介電層204、第二氧化層2018、第三介電層2024和硼磷摻雜四乙氧基矽烷層2026；步驟116：利用一濕蝕刻(wet etching)方式移除該複數個溝槽中的每一溝槽內第二介電層2020和金屬層2022之上的第三介電層2024；步驟118：沉積一四乙氧基矽烷(tetraethoxysilane,TEOS)層2028在第一氧化層202、硼磷摻雜四乙氧基矽烷層2026和第二介電層2020之上；步驟120：利用一乾蝕刻(dry etching)方式和一光阻層2030移除未被光阻層2030覆蓋的四乙氧基矽烷層2028；步驟122：利用一第一離子佈植2032在基底208內形成該動態隨機存取記憶體的複數個汲/源極；步驟124：利用一第二離子佈植2034在該複數個汲/源極的下方形成複數個汲極輕摻雜(lightly doped drain,LDD)區；步驟126：結束。
在步驟102中，如第2圖所示，第一介電層204是形成在第一氧化層202之上以及光阻層206是形成在第一介電層204之上，其中基底208具有一第一導電類型且為一矽基底，第一氧化層202是一二氧化矽層，以及第一介電層204是一氮化矽(SiN)層。在步驟104中，該複數個開口(如第3圖所示的開口2010、2012)的每一開口是用以定義一相對應溝槽的位置。在步驟106中，因為光阻層206中的該每一開口是用以定義該相對應溝槽的位置，所以可根據該複數個開口，在基底208之中蝕刻出該複數個溝槽(如第4圖所示的溝槽2014、2016)。在步驟108中，如第5圖所示，第二介電層2020是沉積於第二氧化層2018和金屬層2022之間，其中第二氧化層2018是一二氧化矽層，第二介電層2020是一氮化鈦(TiN)層， 以及金屬層2022是由鎢所組成。另外，第二介電層2020是用以維持第二氧化層2018和金屬層2022之間的閥值電壓(threshold voltage)。在步驟110中，如第6圖所示，該複數個溝槽外的第二介電層2020和金屬層2022可被該化學機械研磨和該蝕刻方式移除。在步驟112中，如第7圖所示，硼磷摻雜四乙氧基矽烷層2026是沉積在第三介電層2024、第二介電層2020和金屬層2022之上，且硼磷摻雜四乙氧基矽烷層2026在高溫時容易流動，其中第三介電層2024是一氮化矽層。在步驟114中，如第8圖所示，只有該每一溝槽內第二介電層2020和金屬層2022之上的第三介電層2024和硼磷摻雜四乙氧基矽烷層2026還存在，且該每一溝槽內第二介電層2020和金屬層2022之上的第三介電層2024和硼磷摻雜四乙氧基矽烷層2026的高度不超過第一氧化層202。
在步驟116中，如第9圖所示，該每一溝槽內第二介電層2020和金屬層2022之上的第三介電層2024可利用該濕蝕刻方式移除。在步驟118中，如第10圖所示，在該每一溝槽內第二介電層2020和金屬層2022之上的第三介電層2024移除後，可沉積四乙氧基矽烷層2028在第一氧化層202、硼磷摻雜四乙氧基矽烷層2026和第二介電層2020之上。在步驟120中，如第11圖所示，光阻層2030是用以在基底208定義該動態隨機存取記憶體的複數個汲/源極的相關開口。另外，因為該複數個溝槽的每一溝槽內的金屬層2022是做為該動態隨機存取記憶體的一個閘極(例如溝槽2014、2016內的金屬層2022分別是做為該動態隨機存取記憶體的一個閘極(也就是該動態隨機存取記憶體的一條位元線))，所以步驟102-120是用以在基底208內形成該動態隨機存取記憶體的複數個閘極。
另外，本發明並不受限於上述步驟102-120中第一氧化層202、第一介電層204、第二氧化層2018、第二介電層2020、金屬層2022和第三介電層2024 所使用的材料，以及硼磷摻雜四乙氧基矽烷層2026和四乙氧基矽烷層2028，也就是說上述步驟102-120中第一氧化層202、第一介電層204、第二氧化層2018、第二介電層2020、金屬層2022和第三介電層2024所使用的材料，以及硼磷摻雜四乙氧基矽烷層2026和四乙氧基矽烷層2028可隨該動態隨機存取記憶體的設計者的需求而改變。因此，只要是用以在基底208內協助形成該動態隨機存取記憶體(溝槽式動態隨機存取記憶體)的複數個閘極的相關材料都落入本發明的範疇。另外，本發明也不受限於上述步驟102-120，也就是說上述步驟102-120也可隨該動態隨機存取記憶體的設計者的需求而改變。因此，只要是用以在基底208內協助形成該動態隨機存取記憶體(溝槽式動態隨機存取記憶體)的複數個閘極的相關步驟都落入本發明的範疇。
在步驟122中，如第12圖所示，在該動態隨機存取記憶體的複數個閘極形成後，因為光阻層2030在基底208定義了該動態隨機存取記憶體的複數個汲/源極的相關開口，所以第一離子佈植2032可通過該相關開口在基底208內形成該動態隨機存取記憶體的複數個汲/源極(如第12圖所示的N+)，其中第一離子佈植2032具有一第二導電類型，且該第一導電類型和該第二導電類型的電性相反。另外，如第12圖所示，該複數個閘極中的每一閘極與其相鄰的閘極共用一對應的汲/源極(例如位於溝槽2014和溝槽2016的閘極可共用溝槽2014和溝槽2016之間的汲/源極N+)，所以該動態隨機存取記憶體在一晶圓上所佔的面積可被降低。
在步驟124中，如第13、14圖所示，在該動態隨機存取記憶體的複數個汲/源極形成後，因為第二離子佈植2034具有一預定入射角度θ，所以第二離子佈植2034也可通過上述光阻層2030在基底208所定義的相關開口在該複數個汲/源極的下方靠近該複數個溝槽處形成複數個汲極輕摻雜區(如第13、14圖所示的 N-)，其中第二離子佈植2034具有該第二導電類型，預定入射角度θ為7°~45°中的一角度，第二離子佈植2034的濃度低於第一離子佈植2032的濃度，第二離子佈植2034的濃度介於1E13個原子/cm2至2E15個原子/cm2之間，以及預定入射角度θ是相對於該複數個汲/源極的法線NL。也就是說在不需要額外的光罩的條件下，第二離子佈植2034即可通過上述光阻層2030在基底208所定義的相關開口在該複數個汲/源極的下方靠近該複數個溝槽處形成該複數個汲極輕摻雜區。然而，在本發明的另一實施例中，第二離子佈植2034是通過一額外的光罩在該複數個汲/源極的下方靠近該複數個溝槽處形成該複數個汲極輕摻雜區。另外，如第13、14圖所示，第二離子佈植2034的入射方向是可旋轉的。另外，第二離子佈植2034的離子種類為砷，磷，磷加碳，砷加磷加碳，或鍺加磷加碳，其中碳可限制該複數個汲極輕摻雜區在基底208的深度(請參見參考資料)。
因為第二離子佈植2034是通過上述光阻層2030在基底208所定義的相關開口在該複數個汲/源極的下方靠近該複數個溝槽處形成該複數個汲極輕摻雜區，所以該複數個汲/源極的每一汲/源極的下方靠近相對應溝槽處都會形成相對應的汲極輕摻雜區(例如如第14圖所示，溝槽2014和溝槽2016之間的汲/源極N+的下方靠近相對應溝槽處(也就是溝槽2014和溝槽2016)都會形成相對應的汲極輕摻雜區N-)。也就是說如第14圖所示，兩相鄰閘極(位於溝槽2014和溝槽2016)的側壁上會形成位於相對應的汲/源極(N+)的下方的汲極輕摻雜區(N-)。
因為該動態隨機存取記憶體的尺寸減少的緣故，所以該複數個汲/源極和該複數個閘極之間的電場會隨著增大，導致該複數個汲/源極和該複數個閘極之間的接面的熱載子(Hot-Carrier)效應增大。因為該複數個汲/源極和該複數個閘極之間的接面的熱載子效應增大，所以該複數個汲/源極和該複數個閘極之間 的接面的穿隧漏電流(tunneling leakage current)也隨該熱載子效應增大而增大。另外，該複數個汲/源極和基底208之間的電壓差也會使該複數個汲/源極和基底208之間具有較大的接面漏電流(junction leakage current)。如此，較大的接面漏電流和較大的穿隧漏電流將會使具有該動態隨機存取記憶體的可攜式電子產品的待機時間大幅縮短。
然而，因為第二離子佈植2034在該複數個汲/源極(如第14圖所示N+)的下方所形成的該複數個汲極輕摻雜區(如第14圖所示N-)可使該複數個汲/源極和該複數個閘極之間的電場以及該複數個汲/源極和基底208之間的電場往該複數個汲/源極移動，且也可使該複數個汲/源極和該複數個閘極之間的電場以及該複數個汲/源極和基底208之間的電場降低(導致該複數個汲/源極和該複數個閘極之間以及該複數個汲/源極和基底208之間的熱載子數目降低)，所以該複數個汲極輕摻雜區可有效降低該複數個汲/源極和該複數個閘極之間的接面的穿隧漏電流和該複數個汲/源極和基底208之間的接面漏電流。也就是說該複數個汲極輕摻雜區可有效降低該動態隨機存取記憶體的總漏電流(該穿隧漏電流和該接面漏電流)。
另外，由於第二離子佈植2034的預定入射角度θ為可變的(7°~45°)以及第二離子佈植2034的入射方向是可旋轉的，所以該複數個汲極輕摻雜區在基底208內的位置和深度可有彈性地隨該動態隨機存取記憶體的設計者的需求而改變。
然而在本發明的另一實施例中(如第15圖所示)，第二離子佈植2034是通過光阻層2036所定義的該動態隨機存取記憶體的儲存電容的相關開口在該 複數個汲/源極的部分汲/源極的下方靠近相對應溝槽和相對應的隔離層處形成相對應的汲極輕摻雜區。例如如第15圖所示，因為光阻層2036可定義出儲存電容2038、2040之間的開口2042，所以第二離子佈植2034是通過開口2042在汲/源極2044、2046的下方靠近溝槽2016、2050和一隔離層2048處形成相對應的汲極輕摻雜區N-。也就是說如第15圖所示，隔離層2048是位於兩閘極之間，其中該兩閘極面對隔離層2048的側壁上以及隔離層2048的側壁上會形成位於相對應的汲/源極(N+)的下方的汲極輕摻雜區(N-)。另外，如第15圖所示，儲存電容2038是一金屬-絕緣體-金屬(Metal-insulator-metal,MIM)電容，且由介電層20382、介電層20384、鎢和氮化鎢層20386和一多晶矽層20388所組成。但本發明並不受限於如第15圖所示的儲存電容2038的結構，也就是說儲存電容2038的結構可根據該動態隨機存取記憶體的設計者的需求而改變。另外，本發明也不受限於儲存電容2038是一金屬-絕緣體-金屬電容。另外，在該動態隨機存取記憶體內產生儲存電容2038、2040和隔離層2048的相關步驟與材料都為本發明領域的熟知技藝者所熟知，在此不再贅述。
綜上所述，因為本發明在該複數個汲/源極的全部汲/源極或部分汲/源極的下方形成該複數個汲極輕摻雜區，所以該複數個汲極輕摻雜區可使該複數個汲/源極和該複數個閘極之間的電場以及該複數個汲/源極和該基底之間的電場降低(導致該複數個汲/源極和該複數個閘極之間以及該複數個汲/源極和該基底之間的熱載子數目降低)。因此，該複數個汲極輕摻雜區可有效降低該複數個汲/源極和該複數個閘極之間的接面的穿隧漏電流和該複數個汲/源極和該基底之間的接面漏電流。也就是說該複數個汲極輕摻雜區可有效降低該動態隨機存取記憶體的總漏電流。如此，本發明將可使具有該動態隨機存取記憶體的可攜式電子產品的待機時間大幅延長。
參考資料：K. C. Ku, C. F. Nieh, J. Gong, L. P. Huang, Y. M. Sheu, C. C. Wang, C. H. Chen, H. Chang, L. T. Wang, T. L. Lee, S. C. Chen, and M. S. Liang, "Effects of germanium and carbon coimplants on phosphorus diffusion in silicon", Appl. Phys. Lett. 89, 112104, 2006.
以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。

Claims (22)

  1. 一種低漏電流的動態隨機存取記憶體的製造方法，包含：在一基底內形成該動態隨機存取記憶體的複數個閘極；通過一第一離子佈植在該基底內形成該動態隨機存取記憶體的複數個汲/源極；及在該複數個汲/源極形成後，通過一第二離子佈植在該複數個汲/源極的全部汲/源極或部分汲/源極的下方形成複數個汲極輕摻雜(lightly doped drain,LDD)區，其中該複數個汲極輕摻雜區是用來降低該動態隨機存取記憶體內的漏電流，該第二離子佈植具有一預定入射角度，有關該第二離子佈植的離子種類至少包括碳或鍺，以及該複數個汲極輕摻雜區的深度決定該動態隨機存取記憶體中的電晶體的等效通道的長度。
  2. 如請求項1所述的製造方法，其中該第二離子佈植的濃度低於該第一離子佈植的濃度。
  3. 如請求項1所述的製造方法，其中該基底具有一第一導電類型，該第一離子佈植和該第二離子佈植具有一第二導電類型，以及該第一導電類型和該第二導電類型的電性相反。
  4. 如請求項1所述的製造方法，其中該複數個閘極是做為該動態隨機存取記憶體的位元線。
  5. 如請求項1所述的製造方法，其中有關該第二離子佈植的離子種類為磷加碳，砷加磷加碳，或鍺加磷加碳。
  6. 如請求項1所述的製造方法，其中該預定入射角度為7°~45°中的一角度。
  7. 如請求項1所述的製造方法，其中該複數個閘極是由鎢構成的複數個金屬閘極。
  8. 如請求項1所述的製造方法，其中該第二離子佈植的入射方向是可旋轉的。
  9. 如請求項1所述的製造方法，其中該第二離子佈植的濃度介於1E13個原子/cm2至2E15個原子/cm2之間。
  10. 一種低漏電流的動態隨機存取記憶體，包含：一基底；複數個閘極，形成於該基底內；複數個汲/源極，其中該複數個汲/源極是通過一第一離子佈植形成於該基底內；及複數個汲極輕摻雜區，其中該複數個汲極輕摻雜區是通過一第二離子佈植形成於該複數個汲/源極的全部汲/源極或部分汲/源極的下方，該複數個汲極輕摻雜區是用來降低該動態隨機存取記憶體內的漏電流，該第二離子佈植具有一預定入射角度，有關該第二離子佈植的離子種類至少包括碳或鍺，以及該複數個汲極輕摻雜區的深度決定該動態隨機存取記憶體中的電晶體的等效通道的長度。
  11. 如請求項10所述的動態隨機存取記憶體，其中該第二離子佈植的濃度低於該第一離子佈植的濃度。
  12. 如請求項10所述的動態隨機存取記憶體，其中該基底具有一第一導電類型，該第一離子佈植和該第二離子佈植具有一第二導電類型，以及該第一導電類型和該第二導電類型的電性相反。
  13. 如請求項10所述的動態隨機存取記憶體，其中該複數個閘極是做為該動態隨機存取記憶體的位元線。
  14. 如請求項10所述的動態隨機存取記憶體，其中有關該第二離子佈植的離子種類為磷加碳，砷加磷加碳，或鍺加磷加碳。
  15. 如請求項10所述的動態隨機存取記憶體，其中該預定入射角度為7°~45°中的一角度。
  16. 如請求項10所述的動態隨機存取記憶體，其中該複數個閘極是由鎢構成的複數個金屬閘極。
  17. 如請求項10所述的動態隨機存取記憶體，其中該複數個閘極中的每一閘極與其相鄰的閘極共用一對應的汲/源極。
  18. 如請求項10所述的動態隨機存取記憶體，其中該第二離子佈植的入 射方向是可旋轉的。
  19. 如請求項10所述的動態隨機存取記憶體，其中該第二離子佈植的濃度介於1E13個原子/cm2至2E15個原子/cm2之間。
  20. 一種低漏電流的動態隨機存取記憶體，包含：一基底；複數個閘極，形成於該基底內；複數個汲/源極，其中該複數個汲/源極是通過一第一離子佈植形成於該基底內；及複數個汲極輕摻雜區，其中該複數個汲極輕摻雜區是通過一第二離子佈植形成於該複數個汲/源極的全部汲/源極或部分汲/源極的下方，且該複數個汲極輕摻雜區是用來降低該動態隨機存取記憶體內的漏電流；其中該全部汲/源極或該部分汲/源極中的每一汲/源極所對應的汲極輕摻雜區的上表面只和該每一汲/源極的部分下表面接觸，且該每一汲/源極不包含該複數個汲極輕摻雜區中對應的汲極輕摻雜區。
  21. 一種低漏電流的動態隨機存取記憶體，包含：一基底；複數個閘極，形成於該基底內；複數個汲/源極，形成於該基底內；及複數個汲極輕摻雜區，其中兩相鄰閘極的側壁上形成位於多個相對應的汲/源極的下方的多個汲極輕摻雜區，該多個相對應的汲/源極中的每一汲/源極所對應的汲極輕摻雜區的上表面只和該每一汲/源極的部分下表面 接觸，且該每一汲/源極不包含該多個汲極輕摻雜區中對應的汲極輕摻雜區。
  22. 一種低漏電流的動態隨機存取記憶體，包含：一基底；複數個閘極，形成於該基底內；複數個汲/源極，形成於該基底內；複數個隔離層，形成於該基底內，且每一隔離層是位於兩閘極之間；及複數個汲極輕摻雜區，其中該兩閘極面對該每一隔離層的側壁上以及該每一隔離層的側壁上形成位於相對應的汲/源極的下方的汲極輕摻雜區，對應該複數個汲極輕摻雜區的第二離子佈植的離子種類至少包括碳或鍺，以及該複數個汲極輕摻雜區的深度決定該動態隨機存取記憶體中的電晶體的等效通道的長度。
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11171206B2 (en) * 2019-07-11 2021-11-09 Micron Technology, Inc. Channel conduction in semiconductor devices
EP4191672A4 (en) * 2020-08-03 2024-01-24 Changxin Memory Technologies, Inc. SEMICONDUCTOR STRUCTURE AND METHOD FOR PRODUCING A SEMICONDUCTOR STRUCTURE

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050133836A1 (en) * 2003-12-23 2005-06-23 Hyeoung-Won Seo Asymmetric MOS transistor with trench-type gate
US20060097314A1 (en) * 2004-11-08 2006-05-11 Elpida Memory, Inc. Semiconductor device and method of manufacturing the same
TW201306180A (zh) * 2011-07-29 2013-02-01 Inotera Memories Inc 記憶體結構之製造方法
US20130200451A1 (en) * 2012-02-02 2013-08-08 Hamza Yilmaz Nano mosfet with trench bottom oxide shielded and third dimensional p-body contact
TW201614806A (en) * 2014-10-02 2016-04-16 Inotera Memories Inc Semiconductor structure

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4954854A (en) * 1989-05-22 1990-09-04 International Business Machines Corporation Cross-point lightly-doped drain-source trench transistor and fabrication process therefor
US6252277B1 (en) * 1999-09-09 2001-06-26 Chartered Semiconductor Manufacturing Ltd. Embedded polysilicon gate MOSFET
US6974743B2 (en) * 2004-02-02 2005-12-13 Infineon Technologies Ag Method of making encapsulated spacers in vertical pass gate DRAM and damascene logic gates
US7471570B2 (en) * 2005-09-19 2008-12-30 Texas Instruments Incorporated Embedded EEPROM array techniques for higher density

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050133836A1 (en) * 2003-12-23 2005-06-23 Hyeoung-Won Seo Asymmetric MOS transistor with trench-type gate
US20060097314A1 (en) * 2004-11-08 2006-05-11 Elpida Memory, Inc. Semiconductor device and method of manufacturing the same
TW201306180A (zh) * 2011-07-29 2013-02-01 Inotera Memories Inc 記憶體結構之製造方法
US20130200451A1 (en) * 2012-02-02 2013-08-08 Hamza Yilmaz Nano mosfet with trench bottom oxide shielded and third dimensional p-body contact
TW201614806A (en) * 2014-10-02 2016-04-16 Inotera Memories Inc Semiconductor structure

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