TW201445702A - 埋入式數位線存取元件及記憶體陣列 - Google Patents

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Abstract

本發明披露一種記憶體陣列結構，包括複數條數位線溝槽，設於基材中，其中該些數位線溝槽沿著一第一方向延伸，且各數位線溝槽包含一上部以及一增寬的下部；一埋入式數位線，介於該些數位線溝槽之間；一溝槽填充材料層，位於各該數位線溝槽內，其中該溝槽填充材料層於該增寬的下部密封出一氣隙；複數條字元線溝槽，沿著一第二方向延伸；一主動切槽，設於該埋入式數位線之端部；一屏蔽層，位於該氣隙中；以及一側壁導體，設於該主動切槽之側壁。

Description

埋入式數位線存取元件及記憶體陣列
本發明係有關於積體電路製造技術，特別是數位線之間具有金屬屏蔽的埋入式數位線存取元件，以及採用該埋入式數位線存取元件的記憶體陣列結構。
目前半導體記憶體產業面臨的挑戰是如何進一步微縮記憶體胞的尺寸，藉以增加動態隨機存取記憶體(DRAM)晶片上的堆積密度。經過幾個元件世代後，DRAM製造業者已發展出能有效減少記憶體胞所佔晶片面積的佈局結構，其中一種能顯著提升密度的做法是將數位線埋入到矽基材內，再將電晶體及電容製作其上，構成垂直堆疊結構。這種元件又被稱做埋入式數位線存取元件。
然而，上述埋入式數位線技術仍有問題需要克服。例如，埋入式數位線存取元件具有比例上偏高的數位線-數位線耦合電容(以佔全部數位線電容值的百分比而言)，導致顯著的感應邊緣損失(sense margin loss)，即使前述全部數位線電容值已低於其它技術。因此，該DRAM技術領域仍需要改良的埋入式數位線存取元件，可以降低數位線-數位線耦合電容佔全部數位線電容值的百分比。
本發明的目的即在提供一種改良的埋入式數位線存取元件，以解決上述先前技藝的不足與缺點。
本發明實施例披露一種記憶體陣列結構，包括複數條數位線溝 槽，設於基材中，其中該些數位線溝槽沿著一第一方向延伸，且各數位線溝槽包含一上部以及一增寬的下部；一埋入式數位線，介於該些數位線溝槽之間；一溝槽填充材料層，位於各該數位線溝槽內，其中該溝槽填充材料層於該增寬的下部密封出一氣隙；複數條字元線溝槽，沿著一第二方向延伸；一主動切槽，設於該埋入式數位線之端部；一屏蔽層，位於該氣隙中；以及一側壁導體，設於該主動切槽之側壁。
為讓本發明之上述目的、特徵及優點能更明顯易懂，下文特舉較 佳實施方式，並配合所附圖式，作詳細說明如下。然而如下之較佳實施方式與圖式僅供參考與說明用，並非用來對本發明加以限制者。
1‧‧‧記憶體陣列
10‧‧‧基材
12‧‧‧數位線溝槽
14‧‧‧字元線溝槽
20‧‧‧溝槽填充材料層
30‧‧‧主動切槽
30a、30b‧‧‧側壁
30c‧‧‧主動切槽的一端
42‧‧‧數位線
44‧‧‧源極摻雜區
46‧‧‧閘極介電層
50‧‧‧側壁閘極
50a‧‧‧側壁字元線
100‧‧‧虛線
101‧‧‧矽基部分
102‧‧‧週邊場氧化層
122‧‧‧上部
124‧‧‧增寬的下部
126‧‧‧氣隙
130‧‧‧導電屏蔽層
200‧‧‧矽柱體
350‧‧‧側壁導體
第1圖為依據本發明實施例所繪示的部分記憶體陣列佈局示意圖。
第2A圖及第2B圖為第1圖中沿著切線I-I’所視的剖面圖，顯示出在進行主動切槽蝕刻步驟之前的陣列結構。
第2B圖為第1圖中沿著切線I-I’所視的剖面圖，顯示出在進行主動切槽蝕刻步驟之後的陣列結構。
第3圖例示製作如第1圖、第2A圖至第2B圖中所繪示的記憶體陣列的流程圖。
在下文中，將參照附圖說明本發明實施細節，該些附圖中之內容 構成說明書一部份，並以可實行該實施例之特例描述方式繪示。下文實施例已揭露足夠的細節俾使該領域之一般技藝人士得以具以實施。當然，本發明中亦可採行其他的實施例，或是在不悖離文中所述實施例的前提下作出任何結構性、邏輯性、及電性上的改變。因此，下文之細節描述將不欲被視為是一種限定，反之，其中所包含的實施例將由隨附的申請專利範圍來加以界定。
本中所提及的「晶圓」或「基材」等名稱可以是在表面上已有材料層或積體電路元件層的半導體基底，其中，基材可以被理解為包括半導體晶圓。基材也可以指在製作過程中的半導體基底或晶圓，其上形成有不同材料層。舉例而言，晶圓或基材可以包括摻雜或未摻雜半導體、在絕緣材或半導體底材上形成的磊晶半導體、及其它已知的半導體結構。
請參閱第1圖、第2A圖及第2B圖，其中第1圖為依據本發明實施例所繪示的部分記憶體陣列佈局示意圖，第2A圖及第2B圖為第1圖中沿著切線I-I’所視的剖面圖，其中第2A圖為進行在進行主動切槽(AC chop)蝕刻步驟之前的陣列結構。
如第1圖、第2A圖及第2B圖所示，記憶體陣列1製作於一基材10上，例如，矽基材，且記憶體陣列1所在區域被一週邊場氧化層102所隔絕。基材10的矽基部分101與週邊場氧化層102之間的介面在圖中以虛線100表示。本發明記憶體陣列1包含有複數條數位線溝槽12，彼此平行，沿著圖中參考座標X軸延伸。從第2B圖可看出，各數位線溝槽12包含有一上部122以及一增寬的下部124。此外，在各數位線溝槽12內沈積一溝槽填充材料層20，並使溝槽填充材料層20於增寬的下部124密封出一氣隙126。溝槽填充材料層20可以是化學氣相沈積(CVD)矽氧層、TEOS矽氧層或其它適合的介電材料。根據本發明實施例，氣隙126的寬度約為30nm，高約 50~100nm。熟習該項技藝者應理解氣隙126的形狀及大小可藉由選擇不同組合而最佳化：(a)增寬的下部124的蝕刻輪廓；以及(b)介電材料沈積製程的均勻度。此外，形成數位線結構時，也可進行其它額外製程步驟，例如，在溝槽填充材料層20沈積之後，進行平坦化製程。
記憶體陣列1尚包含有複數條字元線溝槽14，彼此平行，沿著圖中參考座標Y軸延伸。根據本發明實施例，各字元線溝槽14的底部需較各數位線溝槽12的增寬的下部124的頂端要更高。字元線溝槽14橫斷槽貫穿數位線溝槽12，如此切割並分離出複數個矽柱體200。在各矽柱體200中設有一垂直通道電晶體(圖未明示)。前述垂直通道電晶體可以包含有一源極摻雜區44，設於各矽柱體200上端，以及一汲極摻雜區(圖未明示)，設於各矽柱體200下端，其中汲極摻雜區可以是一埋入式數位線42的一部分。各矽柱體200中，介於源極摻雜區44與汲極摻雜區之間，則是一垂直通道(圖未明示)。埋入式數位線42是一擴散區域，可以利用氣相擴散方法、植入法或其它適合的方法形成。
如第2B圖所示，在形成字元線溝槽之後，後續步驟包括：進行微影製程，利用一遮罩層，將數位線的端部區域打開。再進行數位線分離蝕刻，將顯露出來的區域中的材料蝕除，深度約略與增寬的下部124相同，甚至更深。遮蔽材料，例如光阻，亦可先填入字元線溝槽14中，待分離數位線的蝕刻完成後，再移除遮蔽材料。在字元線溝槽14的側壁上，提供有一側壁閘極介電層以及一側壁字元線或側壁閘極50。在陣列四周緣亦形成有一獨立的側壁字元線50a，其不接觸或連結到任何的主動元件。側壁閘極介電層亦形成在主動切槽區域內，避免切槽蝕刻時，閘極材料與顯露出來的基材表面或其它導電材料電連結。側壁閘極50可以由氮化鈦等導電材料構成。在形成側壁閘極介電層及側壁閘極50的過程中，導電屏蔽層130同時從主動切槽30 沈積到氣隙126中，其中主動切槽30(或稱數位線切槽)在數位線溝槽的兩端，沿著參考座標Y軸延伸。圖中，在數位線溝槽另一端的主動切槽並未繪出。前述導電屏蔽層130，例如氮化鈦，可以僅沈積於氣隙126的表面上，而不填滿氣隙126。或者，前述導電屏蔽層130也可以完全填滿氣隙126。根據本發明實施例，主動切槽30是一開放區域，形成在數位線端部，藉以將數位線彼此分離。在另一實施例中，在形成主動切槽30之後，形成閘極介電層之前，可以另進行一蝕刻步驟，例如乾蝕刻、濕蝕刻或蒸汽蝕刻等，將至少部分位於數位線溝槽12增寬的下部124內的介電材料去除。此步驟可以使氣隙126更寬，容許金屬沈積可以更深入整個長度的氣隙126。
根據本發明實施例，前述導電屏蔽層130可以電連結到一側壁導體350。側壁導體350可以形成在兩相對的側壁30a、30b上，繞至主動切槽30的一端30c。根據本發明實施例，為分離埋入式的數位線42，主動切槽30被蝕刻至一深度，其較數位線溝槽12的底部更深。根據本發明實施例，前述導電屏蔽層130可以在陣列的邊緣電連結至虛設字元線(圖未示)，且可以施加負偏壓或接地，藉以降低或排除發生在相鄰兩數位線42之間的數位線-數位線耦合。前述虛設字元線為非主動字元線，說明了製程的不均勻性。根據本發明實施例，閘極介電層46形成在矽柱體200上，以絕緣側壁閘極50。閘極介電層46也同時絕緣側壁導體350與埋入式數位線42。熟習該項技藝者應理解，字元線溝槽14及主動切槽30均可填入絕緣材料，圖中並未顯示。後續製程中，在各源極摻雜區44上可以繼續形成有一電容，以完成記憶體陣列。
第3圖例示製作如第1圖、第2A圖至第2B圖中所繪示的記憶體陣列的流程圖。如第3圖所示，同時參閱第2A圖至第2B圖，步驟301，先在基材10中形成複數條數位線溝槽12，各數位線溝槽12包含有一上部122 以及一增寬的下部124。可以利用氣相擴散方法，經由增寬的下部124，在基材10的矽基部分101形成埋入式數位線42。接著，步驟302，在各數位線溝槽12內沈積一溝槽填充材料層20，TEOS矽氧層，並使溝槽填充材料層20於增寬的下部124密封出一氣隙126。根據本發明實施例，氣隙126的寬度約為30nm，高約50~100nm。
步驟303，在基材10中蝕刻出字元線溝槽14。各字元線溝槽14的底部需較各數位線溝槽12的增寬的下部124的頂端或埋入式數位線42要更高。步驟304，於基材10中蝕刻出主動切槽30，顯露出氣隙126，同時分離埋入式數位線42。步驟305，在字元線溝槽14及主動切槽30中被顯露出來的矽基部分101上形成閘極介電層46。步驟306，利用原子層沈積(atomic layer deposition,ALD)法，進行氮化鈦沈積製程，於基材10上形成一均厚的氮化鈦層(例如，約10~15nm)，同時於氣隙126內形成屏蔽層130。接著，進行氮化鈦分離凹入蝕刻製程，去除部分的氮化鈦層，如此於字元線溝槽14的相對側壁上形成側壁閘極50，並且於主動切槽30的側壁上形成側壁導體350。步驟307，於字元線溝槽14及主動切槽30內填入溝槽填充材料。
根據本發明另一實施例，字元線形成步驟，包括閘極介電層及閘極材料的形成，及閘極材料的凹入蝕刻、介電層沈積與平坦化，可以在主動切槽蝕刻進行之前完成。如此，介電層形成及用來形成屏蔽層的金屬沈積製程將與字元線形成步驟分開，而可以使得屏蔽材料被沈積的更厚，且在蝕刻主動切槽的屏蔽材料後，於主動切槽內留下更厚的側壁導體350。
以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
1‧‧‧記憶體陣列
10‧‧‧基材
12‧‧‧數位線溝槽
14‧‧‧字元線溝槽
20‧‧‧溝槽填充材料層
30‧‧‧主動切槽
30a、30b‧‧‧側壁
42‧‧‧數位線
44‧‧‧源極摻雜區
46‧‧‧閘極介電層
50‧‧‧側壁閘極
100‧‧‧虛線
101‧‧‧矽基部分
102‧‧‧週邊場氧化層
122‧‧‧上部
124‧‧‧增寬的下部
126‧‧‧氣隙
130‧‧‧導電屏蔽層
200‧‧‧矽柱體
350‧‧‧側壁導體

Claims (10)

  1. 一種記憶體陣列結構，包含有：一基材；複數條數位線溝槽，設於該基材中，其中該些數位線溝槽沿著一第一方向延伸，且各該數位線溝槽包含一上部以及一增寬的下部；一埋入式數位線，介於該些數位線溝槽之間；一溝槽填充材料層，位於各該數位線溝槽內，其中該溝槽填充材料層於該增寬的下部密封出一氣隙；複數條字元線溝槽，沿著一第二方向延伸；一主動切槽，設於該埋入式數位線之端部；一屏蔽層，位於該氣隙中；以及一側壁導體，設於該主動切槽之側壁。
  2. 如申請專利範圍第1項所述之記憶體陣列結構，其中該些字元線溝槽橫斷槽貫穿該些數位線溝槽，分離出複數個矽柱體。
  3. 如申請專利範圍第2項所述之記憶體陣列結構，其中在各該矽柱體中設有一垂直通道電晶體。
  4. 如申請專利範圍第2項所述之記憶體陣列結構，其中該側壁導體藉由一閘極介電層與該些矽柱體電性隔離。
  5. 如申請專利範圍第1項所述之記憶體陣列結構，其中該屏蔽層直接接觸該側壁導體。
  6. 如申請專利範圍第1項所述之記憶體陣列結構，其中該屏蔽層包含氮化 鈦。
  7. 如申請專利範圍第1項所述之記憶體陣列結構，其中該側壁導體包含氮化鈦。
  8. 如申請專利範圍第1項所述之記憶體陣列結構，其中該屏蔽層不完全填滿該氣隙。
  9. 如申請專利範圍第1項所述之記憶體陣列結構，其中該溝槽填充材料層包含有TEOS矽氧層。
  10. 如申請專利範圍第1項所述之記憶體陣列結構，其中另包含複數條側壁閘極，設於該些字元線溝槽的側壁上。
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