CN104183599A - 存储器阵列结构 - Google Patents

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Abstract

本发明公开了一种存储器阵列结构，包括多个位线沟槽，设置在基材中，多个位线沟槽沿着第一方向延伸，而且各位线沟槽包括上部和增宽的下部。还包括埋入式位线，介于多个位线沟槽间。还包括沟槽填充材料层，位于各位线沟槽内，沟槽填充材料层在增宽的下部密封出气隙。多个字线沟槽，沿着第二方向延伸。还包括主动切槽，设置在埋入式位线的端部。还包括屏蔽层，位于气隙中。还包括侧壁导体，设置在主动切槽的侧壁。

Description

存储器阵列结构
技术领域
本发明涉及集成电路工艺技术，特别是涉及位线间具有金属屏蔽的埋入式位线存取装置和采用所述埋入式位线存取装置的存储器阵列结构。
背景技术
目前半导体存储器产业面临的挑战是如何进一步微缩存储器胞的尺寸，借以增加动态随机存取存储器(DRAM)芯片上的堆叠密度。经过几个装置世代后，动态随机存取存储器制造业者已经发展出能有效减少存储器胞所占芯片面积的布局结构。其中一种能明显提升密度的作法是将位线埋入到硅基材内，再将晶体管及电容制作其上，构成垂直堆叠结构。这种装置又被称作埋入式位线存取装置。
但是，上述埋入式位线技术仍有缺陷需要被解决。例如，埋入式位线存取装置具有比例上偏高的位线-位线耦合电容(以占全部位线电容值的百分比来说)，造成明显的感应边缘损失(sense margin loss)，即使前述全部位线电容值已经比其它技术还低。因此，动态随机存取存储器技术领域仍需要改良的埋入式位线存取装置，可以降低位线-位线耦合电容占全部位线电容值的百分比。
发明内容
本发明提供一种存储器阵列结构，以解决上述现有技术的不足与缺陷。
本发明优选实施例披露一种存储器阵列结构，包括多个位线沟槽，设置在基材中，多个位线沟槽沿着第一方向延伸，而且各位线沟槽包含上部和增宽的下部。埋入式位线，介于多个位线沟槽间。沟槽填充材料层，位于各位线沟槽内，沟槽填充材料层在增宽的下部密封出气隙。多个字线沟槽，沿着第二方向延伸。主动切槽，设置在埋入式位线的端部。屏蔽层，位于气隙中。以及侧壁导体，设置在主动切槽的侧壁。
为了让本发明的上述目的、特征及优点能更明显易懂，下文特举优选实施方式，并配合附图，作详细说明如下。但是以下的优选实施方式和附图只供参照和说明，并非用来对本发明加以限制。
附图说明
图1是本发明优选实施例的部分存储器阵列布局示意图。
图2A是沿着图1中切线I-I’的剖面图，显示出在进行主动切槽蚀刻步骤前的阵列结构。
图2B是沿着图1中切线I-I’的剖面图，显示出在进行主动切槽蚀刻步骤后的阵列结构。
图3是制作图1、图2A到图2B的存储器阵列的流程图。
其中，附图标记说明如下：
1 存储器阵列
10 基材
12 位线沟槽
14 字线沟槽
20 沟槽填充材料层
30 主动切槽
30a、30b 侧壁
30c 主动切槽的一端
42 位线
44 源极掺杂区
46 栅极介电层
50 侧壁栅极
50a 侧壁字线
100 虚线
101 硅基部分
102 周边场氧化层
122 上部
124 增宽的下部
126 气隙
130 导电屏蔽层
200 硅柱体
350 侧壁导体
具体实施方式
在下文中，参照附图说明本发明实施细节，所述多个附图中的内容构成说明书一部份，并且以可实施所述优选实施例的特例描述方式绘示。下文优选实施例已记载足够的细节使本技术领域的技术人员得以具以实施。当然，本发明中也可以采用其他的优选实施例，或者是在不违反文中所述优选实施例的前提下作出任何结构性、逻辑性和电性上的改变。因此，下文的细节描述将不应被视看作是一种限定，相反地，所包括的优选实施例将由权利要求书加以界定。
本说明书中所提及的“晶片”或者“基材”等名称可以是在表面上已有材料层或者积体电路装置层的半导体基底，基材可以包括半导体晶片。基材也可以指在制作过程中的半导体基底或者晶片，其上形成有不同材料层。举例来说，晶片或者基材可以包括掺杂或者未掺杂半导体、在绝缘材或者半导体底材上形成的外延半导体和其它已知的半导体结构。
参照图1、图2A和图2B。图1是本发明优选实施例的部分存储器阵列布局示意图，图2A及图2B是沿着图1中切线I-I’的剖面图，图2A是在进行主动切槽(AC chop)蚀刻步骤前的阵列结构。
参照图1、图2A和图2B，存储器阵列1制作在基材10上(例如硅基材)，而且存储器阵列1所在区域被周边场氧化层102所隔绝。基材10的硅基部分101和周边场氧化层102间的介面在附图中以虚线100表示。本发明存储器阵列1包括多个彼此平行的位线沟槽12，沿着附图中参考轴X轴延伸。从图2B可以看出，各位线沟槽12包括上部122和增宽的下部124。此外，在各位线沟槽12内沉积沟槽填充材料层20，并使沟槽填充材料层20在增宽的下部124密封出气隙126。沟槽填充材料层20可以是化学气相沉积(CVD)硅氧层、四乙氧基硅烷(TEOS)硅氧层或者其它适合的介电材料。根据本发明优选实施例，气隙126的宽度大约是30纳米(nm)，高大约50-100nm。本技术领域的技术人员能理解气隙126的形状及大小可借由选择不同组合而最优化：(a)增宽的下部124的蚀刻轮廓；和(b)介电材料沉积工艺的均匀度。此外，形成位线结构时，也可进行其它额外工艺步骤，例如在沟槽填充材料层20沉积后，进行平坦化工艺。
存储器阵列1还包括多个彼此互相平行的字线沟槽14，沿着附图中参考轴Y轴延伸。根据本发明优选实施例，各字线沟槽14的底部需较各位线沟槽12的增宽的下部124的顶端要更高。字线沟槽14横断槽贯穿位线沟槽12，如此切割并分离出多个硅柱体200。在各硅柱体200中设置有垂直通道晶体管(附图没有画出)。前述垂直通道晶体管可以包括源极掺杂区44，设置在各硅柱体200上端，和漏极掺杂区(附图没有画出)，设置在各硅柱体200下端，而且漏极掺杂区可以是埋入式位线42的一部分。各硅柱体200中，介于源极掺杂区44与漏极掺杂区间，则是垂直通道(附图没有画出)。埋入式位线42是扩散区域，可以利用气相扩散方法、离子注入法或者其它适合的方法形成。
参照图2B，在形成字线沟槽后，后续步骤包括：进行光刻工艺，利用掩膜层，将位线的端部区域打开。再进行位线分离蚀刻，将显露出来的区域中的材料蚀刻去除，深度约略与增宽的下部124相同，甚至更深。遮蔽材料，例如光致抗蚀剂，也可先填入字线沟槽14中，待分离位线的蚀刻完成后，再移除遮蔽材料。在字线沟槽14的侧壁上，提供有侧壁栅极介电层和侧壁字线或者侧壁栅极50。在阵列四周缘也形成有独立的侧壁字线50a，其不接触或者连结到任何的有源装置。侧壁栅极介电层也形成在主动切槽区域内，避免蚀刻切槽时，栅极材料与显露出来的基材表面或者其它导电材料电连结。侧壁栅极50可以由氮化钛等导电材料构成。在形成侧壁栅极介电层和侧壁栅极50的过程中，导电屏蔽层130会同时从主动切槽30沉积到气隙126中，而且主动切槽30(或者称位线切槽)在位线沟槽的两端，沿着参考轴Y轴延伸。附图中，在位线沟槽另一端的主动切槽并未画出。前述导电屏蔽层130(例如氮化钛)可以只沉积在气隙126的表面上，而不填满气隙126。或者，前述导电屏蔽层130也可以完全填满气隙126。根据本发明优选实施例，主动切槽30是开放区域，而且形成在位线端部，借以将位线彼此分离。在其他优选实施例中，在形成主动切槽30后，形成栅极介电层前，还可以进行蚀刻步骤(例如干蚀刻、湿蚀刻或者蒸汽蚀刻等)，将至少部分位在位线沟槽12增宽的下部124内的介电材料去除。此步骤可以使气隙126更宽，使得金属沉积可以更深入整个长度的气隙126。
根据本发明优选实施例，前述导电屏蔽层130可以电连结到侧壁导体350。侧壁导体350可以形成在两相对的侧壁30a、30b上，绕到主动切槽30的一端30c。根据本发明优选实施例，是分离埋入式的位线42，主动切槽30会被蚀刻到比位线沟槽12的底部更深的深度。根据本发明优选实施例，前述导电屏蔽层130可以在阵列的边缘电连结至虚设字线(附图没有画出)，而且可以施加负偏压或者接地，借以降低或者排除发生在相邻两位线42间的位线-位线耦合。前述虚设字线是非主动字线，说明了工艺的不均匀性。根据本发明优选实施例，栅极介电层46形成在硅柱体200上，用以绝缘侧壁栅极50。栅极介电层46也同时绝缘侧壁导体350和埋入式位线42。本领域的技术人员根据本说明书也可以知道字线沟槽14和主动切槽30内都可以填入绝缘材料，但是附图中并没有画出。在后续工艺，可以在各源极掺杂区44上继续形成电容，以完成存储器阵列。
图3是制作图1、图2A到图2B的存储器阵列的流程图。参照图3，同时参照图2A到图2B，步骤301，先在基材10中形成多个位线沟槽12，各位线沟槽12包括上部122和增宽的下部124。可以利用气相扩散方法，经由增宽的下部124，在基材10的硅基部分101形成埋入式位线42。接着，步骤302，在各位线沟槽12内沉积沟槽填充材料层20，例如是四乙氧基硅烷(TEOS)硅氧层，并且使沟槽填充材料层20在增宽的下部124密封出气隙126。根据本发明优选实施例，气隙126的宽度大约是30纳米(nm)，高大约50-100nm。
步骤303，在基材10中蚀刻出字线沟槽14。各字线沟槽14的底部需要比各位线沟槽12的增宽的下部124的顶端或者埋入式位线42要更高。步骤304，在基材10中蚀刻出主动切槽30，显露出气隙126，同时分离埋入式位线42。步骤305，在字线沟槽14及主动切槽30中被显露出来的硅基部分101上形成栅极介电层46。步骤306，利用原子层沉积(atomic layer deposition,ALD)法，进行氮化钛沉积工艺，在基材10上形成均厚的氮化钛层(例如大约10-15nm)，同时在气隙126内形成屏蔽层130。接着，进行氮化钛分离凹入蚀刻工艺，去除部分的氮化钛层，在字线沟槽14的相对侧壁上形成侧壁栅极50，并且在主动切槽30的侧壁上形成侧壁导体350。步骤307，在字线沟槽14和主动切槽30内填入沟槽填充材料。
根据本发明其他优选实施例，字线形成步骤，包括栅极介电层和栅极材料的形成、栅极材料的凹入蚀刻和介电层沉积与平坦化，可以在主动切槽蚀刻进行前完成。如此，介电层形成和用来形成屏蔽层的金属沉积工艺将与字线形成步骤分开，而可以使得屏蔽材料被沉积的更厚，而且在蚀刻主动切槽的屏蔽材料后，会在主动切槽内留下更厚的侧壁导体350。
以上所述仅为本发明的优选实施例而已，并不用于限制本发明，对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (10)

1.一种存储器阵列结构，其特征在于，包括：
基材；
多个位线沟槽，设置在所述基材中，所述多个位线沟槽沿着第一方向延伸，而且各所述位线沟槽包括上部以及增宽的下部；
埋入式位线，介于所述多个位线沟槽间；
沟槽填充材料层，位于各所述位线沟槽内，所述沟槽填充材料层在所述增宽的下部密封出气隙；
多个字线沟槽，沿着第二方向延伸；
主动切槽，设置在所述埋入式位线的端部；
屏蔽层，位于所述气隙中；和
侧壁导体，设置在所述主动切槽的侧壁。
2.如权利要求1所述的存储器阵列结构，其特征在于，所述多个字线沟槽横断槽贯穿所述多个位线沟槽，分离出多个硅柱体。
3.如权利要求2所述的存储器阵列结构，其特征在于，在各所述硅柱体中设置有垂直通道晶体管。
4.如权利要求2所述的存储器阵列结构，其特征在于，所述侧壁导体借由栅极介电层与所述多个硅柱体电性隔离。
5.如权利要求1所述的存储器阵列结构，其特征在于，所述屏蔽层直接接触所述侧壁导体。
6.如权利要求1所述的存储器阵列结构，其特征在于，所述屏蔽层包含氮化钛。
7.如权利要求1所述的存储器阵列结构，其特征在于，所述侧壁导体包含氮化钛。
8.如权利要求1所述的存储器阵列结构，其特征在于，所述屏蔽层不完全填满所述气隙。
9.如权利要求1所述的存储器阵列结构，其特征在于，所述沟槽填充材料层包括四乙氧基硅烷的硅氧层。
10.如权利要求1所述的存储器阵列结构，其特征在于，还包含多个侧壁栅极，设置在所述多个字线沟槽的侧壁上。
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