KR100661235B1 - 플래시 메모리의 제조 방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 제조 방법을 단순화하여 제품의 수율을 향상시키기 위한 것으로서, 소자 분리막이 형성된 반도체 기판 위에 제1 산화막을 형성하는 단계, 제1 산화막 위에 다결정 실리콘막을 형성하는 단계, 다결정 실리콘막 위에 감광막 패턴을 형성하는 단계, 감광막 패턴에 배이크(bake) 공정을 진행하는 단계, 감광막 패턴을 마스크로 하여 다결정 실리콘막 및 제1 산화막을 식각하여 부유 게이트를 형성하는 단계, 부유 게이트 위에 제2 산화막을 형성하는 단계, 그리고 제2 산화막 위에 제어 게이트를 형성하는 단계를 포함한다. 이와 같이, 부유 게이트 형성을 위해 1회 포토 공정과 120℃ 내지 200℃의 열공정을 5초 내지 20초 동안 진행한 마스크를 적용함으로써 종래에 부유 게이트 형성을 위해 2회 하드 마스크 형성 공정을 생략하여 공정을 단순화 할 수 있으므로 제품의 수율을 향상시킬 수 있으며 원가를 절감할 수 있다.
또한, 1회 감광막 마스크 형성으로 0.18μm 이하의 선폭을 가지는 반도체 소자의 미세 패턴을 형성할 수 있으므로 종래에 복잡한 공정 진행 중에 발생할 수 있는 패턴의 오차 발생을 방지하여 반도체 소자의 신뢰성을 향상시킬 수 있다.
플래시메모리, 부유게이트, 커패시턴스
Description
도 1은 본 발명의 일 실시예에 따른 플래시 메모리 셀의 배치도이다.
도 2 및 도 5는 각각 도 1의 II-II 선을 따라 잘라 도시한 단면도로서, 본 발명의 일 실시예에 따라 메모리 셀을 형성하는 단계를 공정 순서에 따라 도시한 단면도이다.
본 발명은 플래시 메모리 셀의 제조 방법에 관한 것이다.
일반적으로 플래시 메모리(Flash memory) 소자는 프로그래밍 및 소거(Erase) 특성을 구비한 이피롬(EPROM)과 전기적으로 프로그래밍 및 소거 특성을 확보하는 이이피롬(EEPROM)의 장점을 살려 제조된 소자이다. 이러한 플래시 메모리 소자는 실리콘 기판 상에 형성된 박막의 소자 분리막, 터널 산화막, 절연막의 개재 하에 적층된 부유 게이트 및 제어 게이트 및 노출된 기판 부위에 형성된 소스 및 드레인 영역을 포함하여 구성되며, 1 개의 트랜지스터로서 1 비트(bit)의 저장 상태를 실현하고, 아울러, 전기적으로 프로그래밍과 소거를 수행한다.
이와 같이, 플래시 메모리 소자는 부유 게이트에 전하를 저장하는 형태로서, 제어 게이트와는 절연체를 통해 절연되어 있으므로 데이터를 저장하고 소거하는 동작을 수행하는데에는 제어 게이트에 인가된 전원이 절연체를 통해 부유 게이트에 커플링(coupling)되는 원리를 이용한다. 이때, 제어 게이트에 전원이 절연체를 통해 부유 게이트에 전달되는 비를 커플링 비(coupling ratio)라 하며 이 값은 부유 게이트와 제어 게이트의 중첩으로 인해 생기는 커패시턴스의 값에 비례한다.
종래에는 이 커패시턴스 값을 높이기 위해 1회의 포토리소그래피 공정과 질화막을 이용한 2회의 하드 마스크 형성 공정을 진행하여 면적이 넓은 부유 게이트를 형성하므로 공정 시간이 길어져 제품의 수율이 저하될 수 있다.
따라서, 본 발명의 기술적 과제는 절연막의 개재 하에 적층된 부유 게이트 및 제어 게이트의 커패시터를 높이기 위한 제조 방법을 단순화하여 제품의 수율을 향상시킬 수 있는 플래시 메모리 셀의 제조 방법을 제공하는 것이다.
본 발명에 따른 플래시 메모리 셀의 제조 방법은 소자 분리막이 형성된 반도체 기판 위에 제1 산화막을 형성하는 단계, 상기 제1 산화막 위에 다결정 실리콘막을 형성하는 단계, 상기 다결정 실리콘막 위에 감광막 패턴을 형성하는 단계, 상기 감광막 패턴에 배이크(bake) 공정을 진행하는 단계, 상기 감광막 패턴을 마스크로 하여 상기 다결정 실리콘막 및 상기 제1 산화막을 식각하여 부유 게이트를 형성하는 단계, 상기 부유 게이트 위에 제2 산화막을 형성하는 단계, 그리고 상기 제2 산화막 위에 제어 게이트를 형성하는 단계를 포함한다.
상기 배이크 공정은 120℃ 내지 200℃로 진행하하고, 상기 배이크 공정은 5초 내지 20초 동안 진행할 수 있다.
상기 배이크 공정을 통해 상기 감광막의 부피는 열팽창할 수 있다.
상기 부유 게이트는 상기 서로 이웃하는 소자 분리막 사이에 배치할 수 있다.
상기 제어 게이트는 워드 라인 방향과 평행할 수 있다.첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다.
도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였다. 층, 막, 영역, 판 등의 부분이 다른 부분 위에 있다고 할 때, 이는 다른 부분 바로 위에 있는 경우뿐 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 바로 위에 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다.
이제 본 발명의 실시예에 따른 플래시 메모리의 제조 방법에 대하여 도면을 참고로 하여 상세하게 설명한다.
도 1은 본 발명의 일 실시예에 따른 플래시 메모리 셀의 배치도이고, 도 2 및 도 5는 각각 도 1의 II-II 선을 따라 잘라 도시한 단면도로서, 본 발명의 일 실 시예에 따라 메모리 셀을 형성하는 단계를 공정 순서에 따라 도시한 단면도이다.
도 1에 도시한 바와 같이, 본 발명의 일 실시예에 따른 플래시 메모리 셀은 소자 분리막이 만들어져 있는 소자 분리 영역에 대응하는 트렌치 라인(19)이 반도체 기판(100)에 형성되어 있으며, 복수개의 트렌치 라인(19)은 비트 라인(BL) 방향에 평행하게 형성되어 있다. 여기서 점선은 트렌치 라인(19)의 측벽 경사면의 경계를 나타낸 것이다.
그리고, 트렌치 라인(19)과 수직한 방향으로, 즉 워드 라인(WL)과 평행한 방향으로 복수개의 게이트 라인(13)이 형성되어 있다. 이러한 게이트 라인(13) 사이에는 소스 배선(14)이 형성되어 있고, 소스 배선(14) 위에만 표시된 점선은 불순물 이온이 주입된 소스 영역(12)을 나타낸 것이다. 여기서, 소스 배선(14)은 소스 영역(12)과 전기적으로 연결되어 있다.
그리고 게이트 라인(13)을 기준으로 소스 영역(12)과 반대되는 영역에는 드레인 영역(15)이 형성되어 있으며, 드레인 영역(15)의 일부에는 드레인 컨택(drain contact)(17)이 형성되어 있다.
그러면, 본 발명의 일 실시예에 따른 플래시 메모리 셀의 제조 방법에 대하여 도면을 참조하여 구체적으로 설명한다.
도 2 내지 도 6은 본 발명의 일 실시예에 따른 플래시 메모리 셀의 제조 방법을 공정 단계별로 나타낸 단면도이다.
본 발명의 일 실시예에 따른 플래시 메모리 셀의 제조 방법은 우선, 도 2에 도시한 바와 같이, 반도체 기판(100)을 식각하여 트렌치(20)를 형성하고, 트렌치 (20)에 절연 물질을 채워 소자 분리막(50)을 형성한다. 이러한 트렌치(20)는 도 1의 트렌치 라인(19)에 대응한다. 복수개의 트렌치 라인(19)은 비트 라인(BL) 방향에 평행하게 형성된다.
이어, 트렌치 라인(19)을 제외한 반도체 기판(100) 상에 제1 산화막(110)을 형성하고, 제1 산화막(110) 위에 제1 다결정 실리콘(120)을 형성한다. 그리고 제1 다결정 실리콘(120) 위에 감광막(300)을 도포하고 광마스크(도시하지 않음)를 이용한 포토작업을 진행하여 감광막(300)을 패터닝한다.
이어, 도 3에 도시한 바와 같이, 패터닝된 감광막(300)을 5초 내지 20초동안120℃ 내지 200℃의 온도로 굽는 배이크(bake) 공정을 진행한다.
이러한 공정을 통해 감광막(300)의 부피가 열팽창되어(350) 다결정 실리콘막(120)과 접촉하는 면적이 소정의 폭(a, b, c, d)만큼 넓어진다.
그런 다음, 도 4에 도시한 바와 같이, 감광막(350)을 마스크로 하여 다결정 실리콘막(120) 및 제1 산화막(110)을 차례로 식각하여 부유 게이트(floating gate)(123)를 형성한다.
이와 같이 본 발명에서는 부유 게이트(123)를 1회의 포토 공정을 통해 형성함에 따라 종래에 진행된 2회의 하드 마스크 형성 공정을 별도로 진행하지 않아도 되므로 공정을 단순화할 수 있다. 이에 따라 제품의 원가를 절감 및 수율을 향상시킬 수 있다.
또한, 앞서 설명한 바와 같이, 열공정에 의해 소정의 폭(a, b, c, d)이 팽창한 감광막(350)을 마스크로 사용하여 0.18μm 이하의 선폭(critical dimesion, CD) 을 가지는 반도체 소자를 형성할 수 있으므로 반도체 소자의 신뢰성을 향상시킬 수 있다.
그 다음, 도 5에 도시한 바와 같이, 반도체 기판(100) 상부 구조 전면에 제2 산화막(130)을 형성하고, 제2 산화막(130) 위에 제어 게이트(control gate)(140)를 형성한다.
이와 같은 공정을 통하여 트렌치 라인(19)과 수직한 방향, 즉 워드 라인(WL)과 평행한 방향으로 복수개의 게이트 라인(13)이 형성된다. 여기서, 부유 게이트(123)는 이웃하는 소자 분리막(50) 사이에 존재하며, 제어 게이트(140)는 부유 게이트(123) 및 소자 분리막(50) 위에 존재한다.
앞서 서술한 바와 같이, 열팽창을 이용한 감광막(350)을 마스크로 부유 게이트(123)를 형성함에 따라 부유 게이트(123)와 접촉하는 제2 산화막(130)의 면적이 넓어져 부유 게이트(123)와 그 위에 배치된 제어 게이트(140) 사이에 만들어지는 커패시턴스(capacitance)의 값이 높아지므로 반도체 소자의 신뢰성이 향상될 수 있다.
이어, 도 1에 도시한 바와 같이, 게이트 라인(13)을 마스크로 하여 반도체 기판(100) 위에 불순물 이온을 주입하여 소스 및 드레인 영역(14, 15)을 형성한다. 이때, 소스 및 드레인 영역(14, 15)에는 불순물 이온이 균일하게 주입된다.
본 발명에 따르면 부유 게이트 형성을 위해 1회 포토 공정과 120℃ 내지 200℃의 열공정을 5초 내지 20초 동안 진행한 마스크를 적용함으로써 종래에 부유 게 이트 형성을 위해 2회 하드 마스크 형성 공정을 생략하여 공정을 단순화 할 수 있으므로 제품의 수율을 향상시킬 수 있으며 원가를 절감할 수 있다.
또한, 1회 감광막 마스크 형성으로 0.18μm 이하의 선폭을 가지는 반도체 소자의 미세 패턴을 형성할 수 있으므로 종래에 복잡한 공정 진행 중에 발생할 수 있는 패턴의 오차 발생을 방지하여 반도체 소자의 신뢰성을 향상시킬 수 있다.
이상에서 본 발명의 바람직한 실시예에 대하여 상세하게 설명하였지만, 당해 기술 분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 수 있을 것이다. 따라서, 본 발명의 권리 범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.
Claims (6)
- 소자 분리막이 형성된 반도체 기판 위에 제1 산화막을 형성하는 단계,상기 제1 산화막 위에 다결정 실리콘막을 형성하는 단계,상기 다결정 실리콘막 위에 감광막 패턴을 형성하는 단계,상기 감광막 패턴에 배이크(bake) 공정을 진행하는 단계,상기 감광막 패턴을 마스크로 하여 상기 다결정 실리콘막 및 상기 제1 산화막을 식각하여 부유 게이트를 형성하는 단계,상기 부유 게이트 위에 제2 산화막을 형성하는 단계, 그리고상기 제2 산화막 위에 제어 게이트를 형성하는 단계를 포함하는 플래쉬 메모리 셀의 제조 방법.
- 제1항에서,상기 배이크 공정은 120℃ 내지 200℃로 진행하는 플래시 메모리 셀의 제조 방법.
- 제1항에서,상기 배이크 공정은 5초 내지 20초 동안 진행하는 플래시 메모리 셀의 제조 방법.
- 제1항에서,상기 배이크 공정을 통해 상기 감광막의 부피는 열팽창하는 플래시 메모리 셀의 제조 방법.
- 제1항에서,상기 부유 게이트는 상기 서로 이웃하는 소자 분리막 사이에 배치하는 플래시 메모리 셀의 제조 방법.
- 제1항에서,상기 제어 게이트는 워드 라인 방향과 평행한 플래시 메모리 셀의 제조 방법.
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2005
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