CN1222992C - 半导体存储器阵列的自对准方法以及由此制造的存储器阵列 - Google Patents

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CN1222992C CNB011385049A CN01138504A CN1222992C CN 1222992 C CN1222992 C CN 1222992C CN B011385049 A CNB011385049 A CN B011385049A CN 01138504 A CN01138504 A CN 01138504A CN 1222992 C CN1222992 C CN 1222992C
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Abstract

本发明涉及一种自对准方法，用于在一个半导体衬底中形成浮栅存储单元的半导体存储器阵列，该半导体存储器阵列具有在衬底上的多个间隔开的隔离区和有源区，它们在列方向上大致相互平行，本发明还涉及由此方法而形成的半导体存储器阵列。浮栅是在每个有源区中形成的。在行方向上，沟槽是以包括内缩或不同宽度的方式来形成的。沟槽中填充导电材料来形成导电材料塞块，这些导电材料塞块构成源区，源区有邻近浮栅设置并与其绝缘的第一部分和在浮栅上面设置并与其绝缘的第二部分。

Description

半导体存储器阵列的 自对准方法以及由此制造的存储器阵列
技术领域
本发明涉及一种形成分栅(split gate)型浮栅存储单元的半导体存储器阵列的自对准方法。本发明还涉及一种上述类型的浮栅存储单元的半导体存储器阵列。
背景技术
使用浮栅来存储电荷的非易失性半导体存储单元和在半导体衬底中形成的这种非易失性存储单元的存储器阵列是本领域公知的。通常，这种浮栅存储单元具有分栅型、或叠栅型、或是它们的组合。
制造半导体浮栅存储单元阵列所面临的其中一个问题是各个部件(诸如源极、漏极、控制栅、浮栅)的对准，特别是随着存储单元的尺寸的减小，这个问题就更明显。随着整体半导体工艺的设计标准的降低，减小了最小的平板印刷要素(部件)，对精确对准的需求变得更重要了。各部件的对准同样决定着半导体产品的制造合格率。
自对准(self-alignment)在本领域是公知的。自对准是指如此处理涉及一种或多种材料的一个或多个步骤的动作：使各要素在所述步骤中相互间自动对准。相应的，本发明使用自对准技术来制造浮栅存储单元型的半导体存储器阵列。
随着存储单元的尺寸的减小，经常会出现两个主要的问题。首先，较小尺寸的存储单元使得源极线中的电阻增大，较高的电阻抑制了读出事件(readevent)中需要的单元电流。其次，较小尺寸的存储单元导致源极和位线结点之间的较低的击穿电压VPT，这样就限制了程序事件中可获得的最大浮栅电压Vfg。浮栅电压Vfg是通过从源区经耦合氧化物层(位于源极和浮栅之间)的电压耦合来获得的。在源极侧的注入机构中，较高的Vfg(及由此带来的较高击穿电压VPT)对于足够的热载流子注入效率是必需的。
发明内容
本发明通过提供一种(T形的)源区来解决上述的问题，其中较宽的导电的上部减小了源极线电阻，而源极线中较窄的下部有利于制作较小尺寸的存储单元。除了通过底部耦合氧化物的耦合之外，存储单元的结构还有利于通过浮栅上部的氧化物获得源极电压到浮栅的耦合，这样就增大了源极和浮栅之间的耦合系数。
本发明是一种在半导体衬底中形成浮栅存储单元的半导体存储器阵列的自对准方法，每个存储单元具有一个浮栅、第一端子、第二端子和一个控制栅，第一和第二端子之间具有一个沟道区，该方法包括如下步骤：
a)在衬底上形成多个有间隔的隔离区，它们大致相互平行并在第一方向上延伸，在每对邻近隔离区之间有一个有源区，每个有源区包括在半导体衬底上的第一绝缘材料层和在第一绝缘材料层上的第一导电材料层；
b)跨越有源区和隔离区形成多个有间隔的第一沟槽，这些沟槽是大致相互平行的并在与第一方向大致垂直的第二方向上延伸，每个第一沟槽具有其中形成内缩(indentation)的侧壁；
c)用一种导电材料填充每个第一沟槽来形成第一导电材料塞块，其中，对于在每个有源区中的每个第一塞块：
第一塞块包括下部，它在第一沟槽侧壁内缩的下面形成，邻近第一导电材料层并与之绝缘，并且
第一塞块包括上部，它在第一沟槽侧壁内缩的上面形成，邻近第一导电材料层并与之绝缘；
d)在衬底中形成多个第一端子，其中在每个有源区中，每个第一端子与第一导电材料塞块之一邻近并电连接；以及
e)在衬底中形成多个第二端子，其中在每个有源区中，每个第二端子是与第一端子是间隔开的。
按本发明的另一方面，一种电可编程和可擦除存储器件，包括：一个第一导电类型的半导体材料的衬底；在衬底中的具有第二导电类型的第一和第二区，第一和第二区是间隔开的并且其间有一个沟道区；设置在所述衬底上的第一绝缘层；一个导电的浮栅，它设置在所述第一绝缘层之上，并且在所述沟道区的一部分上面和第一区的一部分上面延伸；以及一个导电的源区，它设置在衬底中第一区的上面并与之电连接。源区具有邻近浮栅设置并与之绝缘的下部和在浮栅的上面设置并与之绝缘的上部。
按本发明的再一方面，一种电可编程和可擦除存储器阵列包括：一个第一导电类型的半导体材料的衬底；在该衬底上形成的间隔开的隔离区，这些隔离区大致相互平行并且在第一方向上延伸，在每对邻近的隔离区之间有一个有源区；并且每个有源区包括在第一方向上延伸的一列成对的存储单元。每个存储单元对包括：一个第一区和一对第二区，它们在衬底中间隔开并具有第二导电类型，在衬底中在第一区和第二区之间形成有沟道区；第一绝缘层，它设置在包括沟道区的所述衬底之上；一对导电的浮栅，每个都设置在第一绝缘层之上，并且在沟道区之一的一部分和第一区的一部分上延伸；以及一个导电的源区，它设置在衬底中的第一区上并与之电连接。源区有邻近浮栅对设置并与之绝缘的下部和在浮栅对的上面设置并与之绝缘的上部。
根据本发明的电可编程和可擦除存储器阵列器件，其中每个存储单元对还包括在浮栅和第二末端之间直接布置的绝缘材料，并且它的厚度允许通过它产生Fowler-Nordheim电荷隧道效应。
通过阅读说明书、权利要求书和附图，本发明的其它目的和特征将变得清楚。
附图说明
图1A是一个半导体衬底的顶视图，它用于本发明方法的第一步骤来形成隔离区。
图1B是沿着线1-1截取的剖面图。
图1C是图1B的结构的下一工艺步骤的顶视图，在此步骤中形成隔离区。
图1D是沿线1-1截取的图1C中的结构的剖面图，它显示出在该结构中形成的隔离条。
图1E是沿线1-1截取的图1C中的结构的剖面图，它显示出能够在半导体衬底中形成的两种类型的隔离区：LOCOS或浅沟槽。
图2A-2N是沿图1C的线2-2截取的剖面图，它们按顺序显示出在形成分栅型浮栅存储单元的非易失性存储器阵列时图1C中所示结构的后续工艺步骤。
图2O是一个顶视图，它显示出在形成分栅型浮栅存储单元的非易失性存储器阵列时行线和位线与有源区中的端子之间的互连。
图3A-3I是沿图1C的线2-2截取的剖面图，它们按顺序显示出在形成分栅型浮栅存储单元的非易失性存储器阵列时图1C所示结构的第一变换工艺中的各步骤。
图4A-4J是沿图1C的线2-2截取的剖面图，它们按顺序显示出在形成分栅型浮栅存储单元的非易失性存储器阵列时图1C所示结构的第二变换工艺中的各步骤。
图5A-5K是沿图1C的线2-2截取的剖面图，它们按顺序显示出在形成分栅型浮栅存储单元的非易失性存储器阵列时图1C所示结构的第三变换工艺中的各步骤。
具体实施方式
参见图1A，它显示出一个半导体衬底10的顶视平面图，该衬底最好是P型的并且在本领域中是公知的。如图1B所示，第一绝缘材料层12(例如二氧化硅(氧化物))淀积到该衬底的上面。该第一绝缘层12是通过诸如氧化或淀积(例如，化学汽相淀积或CVD)之类的公知技术形成二氧化硅层(下称“氧化物”)而形成在衬底10上的。第一多晶硅层14(FG poly)淀积在第一绝缘材料层12的上面。该第一多晶硅层14在第一绝缘层12上的淀积和形成是通过诸如低压CVD或LPCVD之类的公知工艺来完成的。一个氮化硅层18(下称“氮化物”)淀积在多晶硅层14的上面，这种淀积最好通过CVD方法完成。该氮化物层18用于在隔离形成工艺中界定有源区。当然，上述的和下面将描述的所有参数都取决于设计规则和工艺技术发展阶段。在这里所描述的是0.18微米的工艺。然而，本领域的普通技术人员将能理解，本发明既不局限于任何特定加工技术发展阶段，也不局限于下面所描述的任何工艺参数的任何特定值。
在第一绝缘层12、第一多晶硅层14和氮化硅层18形成后，合适的光致抗蚀剂材料19涂敷到氮化硅层18上面，并且进行一个掩膜步骤来选择性地从特定区域(条16)去除光致抗蚀剂材料。如图1C所示，在光致抗蚀剂材料19被去除的位置，在Y方向或列方向形成的条16中，通过使用标准的蚀刻技术(即，各向异性蚀刻工艺)，氮化硅18、多晶硅14和下面的绝缘材料12被蚀刻掉。邻近条16之间的距离W可以与所用工艺的最小平板印刷要素(feature)一样小。在光致抗蚀剂19未去除的位置，氮化硅18、第一多晶硅区14和下面的绝缘区12被保留下来。所获得的结构显示在图1D中。如将要描述的，在形成绝缘区时有两种实施方式：LOCOS和STI。在STI实施方式中，蚀刻继续深入到衬底10，达到了一个预定的深度。
对该结构进一步进行加工来去除剩余的光致抗蚀剂19。然后，诸如二氧化硅之类的绝缘材料20a或20b形成在区域或“槽”16中。随后，氮化物层18被选择性地去除，从而形成了如图1E所示的结构。该隔离可通过公知的LOCOS工艺来形成，该工艺(例如，通过氧化所暴露的衬底)导致形成局部区域氧化物20a，或该隔离可通过浅沟槽工艺(STI)来形成，该工艺导致在区域20b形成了二氧化硅(例如，通过淀积氧化物层，随后通过化学—机械—抛光或CMP蚀刻)。应该指出，在LOCOS形成工艺中，在形成局部区域氧化物时可能需要一个隔离层来保护多晶硅层14的侧壁。
剩余的第一多晶硅层14和下面的第一绝缘材料层12形成了有源区。由此，这时，衬底10具有有源区和隔离区的交替的条，隔离区是由LOCOS绝缘材料20a或浅沟槽绝缘材料20b形成的。尽管图1E显示出一个LOCOS区20a和一个浅沟槽区20b的形成工艺，但将只使用LOCOS工艺(20a)或浅沟槽工艺(20b)之一。在该优选实施例中，将形成浅沟槽20b。浅沟槽20b是优选的，因为它能够按较小的设计标准更精确地形成。
图1E的结构代表了一种自对准结构，它比通过非自对准方法形成的结构更紧凑。形成如图1E所示结构的公知和常规的非自对准方法如下所述。隔离区20首先在衬底10中形成。这可通过以下工艺步骤实现：在衬底10上淀积氮化硅层；淀积光致抗蚀剂；使用第一掩膜步骤对氮化硅进行构图来暴露衬底10的选择部分；以及使用LOCOS工艺或STI工艺来氧化所暴露的衬底10，其中涉及硅沟槽形成和沟槽填充。此后，氮化硅被去除，并且第一二氧化硅层12(用于形成栅氧化层)淀积在衬底10上。第一多晶硅层14淀积到栅氧化层12上。第一多晶硅层14随后通过使用第二掩膜步骤进行构图，并且选择的部分被去除。因此，多晶硅14没有与隔离区20自对准，并且需要第二掩膜步骤。另外，附加的掩膜步骤要求多晶硅14的尺寸相对于隔离区20具有对准容差。应该指出，非自对准方法不使用氮化物层18。
使用自对准方法或者非自对准方法制成的图1E中所示的结构，要进行进一步加工，如下所述。参见图2A，它显示出在与图1B和1E正交的方向上所看到的结构，展示出本发明的工艺的后续步骤。一个厚绝缘层24，诸如氮化硅(下称“氮化物”)形成在该结构上，接着形成诸如多晶硅之类的薄保护层26。所获得的结构显示在图2A中。
在多晶硅层26的上面涂敷光致抗蚀剂来进行常规的光刻法掩膜操作。掩膜步骤用于在X方向或行方向界定多个条(即，掩膜区域)。邻近条的距离可根据要制造的器件的需要来决定。光致抗蚀剂在所界定的掩膜区域，即，在行方向的条中被去除，其后，在去除的光致抗蚀剂下面的多晶硅层26通过使用常规的各向异性多晶硅层蚀刻工艺被按条状蚀刻，从而暴露出下面的氮化物层24的多个部分。随后进行各向异性氮化物蚀刻工艺，以去除氮化物层24的所暴露部分，从而暴露出多晶硅层14的多个部分。接下来，可进行一个可随意选择的多晶硅层蚀刻工艺来去除所暴露的多晶硅层14的顶部，使多晶硅层14相对于剩余的氮化物层24略微凹进，并且形成多晶硅层14的斜坡部分28，在此多晶硅层14与氮化物层24相接。对于每对这种镜象(mirrror)存储单元，这些蚀刻工艺导致形成单个的第一沟槽30，该沟槽向下延伸(最好是略微地进入)到多晶硅层14。随后剩余的光致抗蚀剂被去除，从而得到了图2B所示的结构。
接着，使用例如热氧化工艺，一个诸如二氧化硅(下称“氧化物”)之类的绝缘材料层32形成在该结构上。在沟槽30中，在多晶硅层14上形成的氧化物层32的部分具有因多晶硅层14的斜坡部分28而升高的部分34，使得沟槽30内的氧化物层32具有透镜形状。所获得的结构显示在图2C中。
随后，绝缘隔离层40形成在沟槽30内(图2E)。隔离层的形成是本领域公知的，即，在一个结构的轮廓上淀积一种材料，随后通过一种各向异性蚀刻工艺(例如，RIE)，这种材料就从该结构的水平表面去除了，而这些材料在该结构的垂直取向的表面上仍大部分完整地保留。隔离层40可由任何电介质材料形成。在该优选实施例中，隔离层40是按下列的方法由氮化物来形成的。优选使用常规的化学汽相淀积(CVD)工艺，在图2C的结构的上面形成一个薄的绝缘材料(即，氧化物)层36。随后，优选通过使用常规的氮化物淀积工艺在该结构上形成一个厚的绝缘材料(即，氮化物)层38，如图2D所示。随后，使用氧化物层36作为蚀刻停止层，进行厚氮化物(层)蚀刻工艺。除沿着沟槽30的侧壁的侧壁隔离层40以外，该蚀刻工艺去除了所有的氮化物层38。随后使用多晶硅层26作为蚀刻停止层(etch stop)，进行各向异性氧化物蚀刻工艺。该氧化物蚀刻去除了氧化物层36和32在氮化物层24上面所暴露的部分。该氧化物蚀刻同样去除了在沟槽30中隔离层40之间所暴露的氧化物层36和32的部分，从而暴露出沟槽30中央的多晶硅层14的部分。所获得的结构如图2E所示。
进行厚氮化物蚀刻工艺，从沟槽30中去除隔离层40。随后进行多晶硅层蚀刻工艺，来去除多晶硅层26以便暴露氮化物层24，并且去除位于沟槽30底部中央的多晶硅层14的暴露部分以便暴露氧化物层12。如图2F所示，每个沟槽30都有由多晶硅层14以及氧化物层32和36界定的狭窄的下部42，还有由氧化物层36界定的较宽的上部44。应该指出，可在去除多晶硅层14的各部分的多晶硅层蚀刻工艺之后，去除隔离层40。
在该结构的整个表面上进行适当的离子注入。在离子具有足以穿透沟槽30中的第一二氧化硅层12的能量的位置，它们就会在衬底10中形成第一区(端子)50。在所有的其它区域中，这些离子被现有的结构所吸收，在此它们没有什么作用。绝缘隔离层46(例如，氧化物)形成在沟槽30下部42的侧壁上。最好是，在氧化物隔离层46形成之前，首先在沟槽30内暴露的多晶硅层14的端部形成绝缘侧壁层48(氧化物)(即，通过氧化该结构或通过CVD)。然后，在该结构上形成氧化物(即，CVD工艺)，紧接着进行氧化物各向异性蚀刻，除了在下部沟槽部分42的侧壁上所形成的氧化物隔离层46之外，该蚀刻去除了在这个该结构上所形成的氧化物。这个氧化物形成和蚀刻工艺还增加了在上部沟槽部分44中的氧化物层36的垂直部分的厚度。该各向异性蚀刻还去除了氧化物层36的顶部，使氧化物层32上面的氧化物层36的部分变薄，同时去除了在沟槽30底部的位于隔离层46之间的氧化物层12的部分而暴露出衬底10。所获得的结构如图2G所示。
在整个结构的上面形成一个诸如氮化钛之类的导电层52，它能很好地附着在所暴露的衬底10上，并沿着沟槽30的侧壁和所暴露的衬底10形成。其后，在沟槽30内形成导电塞块(block)54，它是通过在该结构上淀积一种诸如钨之类的导电材料和随后进行钨平面化工艺(优选CMP)来形成的，从而由导电塞块54填充沟槽30。接着进行钨深蚀刻步骤来去除沟槽30外部的任何钨，并且最好在氧化物层36顶部之下界定导电塞块54的顶表面。随后在导电塞块54的上面形成一个导电层56(氮化钛)，最好是通过以下方式形成：在该结构的上面淀积氮化钛，接着通过平面化(CMP)工艺去除除了沟槽30中导电塞块54上面的导电层56之外的所淀积氮化钛。然后进行氮化钛蚀刻，使导电层56凹陷在氧化物层36顶部之下。随后在该结构上形成一个绝缘材料(氧化物)层58，接着进行平面化(CMP)工艺和氧化物蚀刻工艺来去除除了在导电层56上面的部分之外的所淀积氧化物。所获得的结构如图2H所示，其中窄/宽沟槽部分42/44导致形成一个T形的钨导电塞块54，它具有较窄的下塞块部分60和较宽的上塞块部分62，它们被氮化钛层52/56所包围。
按下列方式在成对的存储单元之间并邻近第一沟槽30形成第二个沟槽63。如图2I所示，最好使用各向同性蚀刻工艺去除氮化物层24，来暴露多晶硅层14和氧化物层32的部分。接着进行多晶硅层蚀刻工艺(即，干蚀刻)来去除多晶硅层14所暴露部分并暴露出氧化物层12。随后通过控制的氧化物蚀刻来去除氧化物层12的所暴露部分，从而暴露出衬底10。随后在整个结构的上面形成一个绝缘层64，最好是氧化物，得到如图2J所示的结构。氧化物层32的升高部分34导致形成向上延伸的多晶硅层14的陡沿66，在此，多晶硅层14与氧化物层64相接。
按下列方式在第二沟槽63中形成控制栅多晶硅塞块。在该结构上淀积一个厚的多晶硅层，接着进行各向异性多晶硅蚀刻工艺，该工艺去除除了靠着氧化物层64的垂直取向部分形成的多晶硅隔离层(塞块)68之外的所有淀积的多晶硅。多晶硅塞块68具有与多晶硅层14紧贴着的下部70和在多晶硅层14的一部分(包括陡沿66)上延伸的上部72。多晶硅塞块68通过氧化物层64和32与多晶硅层14绝缘。所获得的结构显示在图2K中。
随后邻近多晶硅塞块68形成绝缘隔离层74，并且绝缘隔离层74由一个或多个材料层构成。在本优选实施例中，绝缘隔离层74由两个材料层构成，它是通过首先淀积一个氧化物薄层76和随后在该结构上淀积氮化物而构成的。进行各向异性氮化物蚀刻，来去除所淀积的氮化物，而剩下氮化物隔离层78。随后使用离子注入(例如，N+)，以与形成第一区50相同的方式在衬底中形成第二区(端子)80。接着进行控制的氧化物蚀刻，去除氧化物层76的所暴露部分以及氧化物层64的所暴露部分，从而暴露出衬底10和第二区80。所获得的结构如图2L所示。
通过在该结构上淀积诸如钨、钴、钛、铂、或钼之类的金属，在衬底10的顶部邻近侧壁隔离层74形成一个金属化硅(硅化物)层82，并且在多晶硅塞块68上一起形成一个金属化硅层84。该结构随后进行退火，以允许热金属流进和渗进衬底的暴露的顶部，从而形成硅化物82，并且流进和渗进多晶硅塞块68的暴露的顶部，从而形成金属化硅84。通过金属蚀刻工艺去除淀积在剩余结构上的金属。在衬底10上的金属化硅区域82可被称作自对准硅化物(即，salicide)，因为它是通过隔离层78而相对于第二区80自对准。所获得的结构如图2M所示。
使用诸如BPSG 86之类的钝化(层)来覆盖整个结构。进行一个掩膜步骤来在硅化物区域82上界定蚀刻区域。在掩膜的区域中选择性地蚀刻BPSG 86来形成接触孔，理想方式是，这些孔位于在邻近成对存储单元之间形成的硅化物区域82的中心并且向下延伸到其中。随后通过金属淀积和平面化深蚀刻，这些接触孔由导体金属填充，从而形成接触导体88。硅化物层82有利于导体88和第二区80之间的导电。通过在BPSG 86上形成金属掩膜添加位线90，用以将该列存储单元中的所有导体88连接在一起。最终的存储单元结构显示在图2N中。
如图2N所示，第一和第二区50/80形成每个单元的源极和漏极(本领域的普通技术人员知道源极和漏极在工作过程中可以转换)。每个单元的沟道区92是衬底的位于源极和漏极50/80之间的部分。多晶硅塞块68构成了控制栅，而多晶硅层14构成了浮栅。氧化物层32、36、46和48一起形成了一个绝缘层，该层紧贴在浮栅14之上，使之与导电塞块54和导电层52隔离。氧化物层36和64一起形成了一个绝缘层，它将控制栅68和导电塞块54和导电层52隔离。控制栅68的一侧与第二区80的边缘对准，并位于沟道区92的一部分上。控制栅68具有邻近浮栅14(通过氧化物层64来绝缘)的下部70，还具有向上突起的部分72，向上突起的部分72在邻近多晶硅层14(通过氧化物层64来绝缘)的一部分上面延伸。一个凹口94由突起部分72形成，在此，浮栅14的陡沿66延伸进入凹口94。每个浮栅14位于沟道区92的一部分上，并且在一端被控制栅68部分地重叠，而其另一端部分地覆盖第一区50。导电塞块54和导电层52/56一起形成了源极线96，它延伸跨越多列存储单元。源极线96的上部62在浮栅14的上面延伸并与之绝缘，而源极线96的下部60邻近浮栅14并与之绝缘。如图2N所示，本发明的工艺形成了互相镜象的存储单元对。这些镜象存储单元对通过氧化物层76、氮化物隔离层78和BPSG86与其它的单元对绝缘。
参见图2O，该图是所获得结构的顶视平面图，并且显示出位线90与第二区80、在X方向或行方向延伸的控制线68以及连接到衬底10中的第一区50的源极线96的互连。尽管源极线96(本领域普通技术人员应理解，“源”与“漏”这两个词是可互换的)在整个行方向上与衬底10接触，即，与有源区以及隔离区接触，但是源极线96只电连接到衬底10中的第一区50。此外，与“源”极线96连接的每个第一区50是在两个邻近的存储单元之间共用的。类似的，与位线90连接的每个第二区80是在不同的镜象存储单元组的邻近存储单元之间共用的。
结果形成多个分栅型的非易失性存储单元，这些存储单元具有：一个浮栅14；一个控制栅68，它紧邻浮栅14但与其隔离并且沿着行方向的长度而延伸，连接到相同行中的其它存储单元的控制栅；一个源极线96，它也沿着行方向延伸，连接相同行方向上的存储单元的成对的第一区50；以及一个位线90，它沿着列或Y方向延伸，并连接相同列方向上的存储单元的成对的第二区80。控制栅、浮栅、源极线和位线的形成都是自对准的。该非易失性存储单元是分栅型的，具有用于控制栅极隧道效应(gate tunneling)的浮栅，所有这些内容都如美国专利第5572054号所描述的，对于这种非易失性存储单元和由此形成的阵列的工作原理，在此将该专利公开的内容引作参考。
本发明呈现出由于T形导电塞块54的较宽的上部62而减小的源极线电阻，同时因为T形导电塞块54的较窄的下部60(即，位于形成T形源极线的上部和下部62/60之间的第一沟槽30的侧壁的内缩)，还提供了小尺寸的存储单元。上部62还在浮栅14上面延伸并与之绝缘，这允许来自于源极线96的源极电压通过氧化物层32/36耦合到浮栅14(它是除了通过氧化物层46/48经由下部60的耦合以及通过氧化物层12经由第一区50的耦合之外的耦合)。因此，源极和浮栅之间的耦合系数就增大了。
第一变换实施例
图3A-3I显示出形成存储单元阵列的第一种变换工艺，它与图2N所示的工艺相似，但具有一种多晶硅源极线。该第一变换工艺从图2G所示的相同结构开始，但随后按如下方式继续进行。
在沟槽30内形成导电塞块98，并且最好通过以下方式形成：在该结构上淀积诸如多晶硅之类的导电材料，随后进行多晶硅平面化工艺(优选CMP)来去除在沟槽30上方的多晶硅。接着，进行多晶硅深蚀刻步骤，去沟槽30外部的任何多晶硅，并且使导电塞块98的顶表面凹陷到氧化物层36的顶表面之下。该多晶硅塞块98可进行现场(in-Situ)掺杂或使用注入方法掺杂。随后在多晶硅塞块98上形成一个绝缘材料(氧化物)层58，例如通过热氧化，或通过氧化物淀积并随后通过CMP平面化工艺和氧化物蚀刻工艺使氧化物层58凹陷到氧化物层36的顶表面之下。所获得的结构如图3A所示，其中窄/宽沟槽部分42/44导致形成大致T形的导电的多晶硅塞块98，它具有窄的下塞块部分60和宽的上塞块部分62。
按下列方式在成对的存储单元之间并邻近第一沟槽30形成第二沟槽63。如图3B所示，最好使用各向同性蚀刻工艺，去除氮化物层24，以便暴露多晶硅层14和氧化物层32的部分。随后进行多晶硅蚀刻工艺(即，干蚀刻)，去除多晶硅层14所暴露的部分，并且暴露氧化物层12的部分。随后通过控制的氧化物蚀刻，去除氧化物层12所暴露的部分，从而暴露出衬底10。接着在整个结构上形成一个绝缘层64，绝缘层64最好是氧化物，从而获得了图3C所示的结构。氧化物层32的升高部分34导致形成多晶硅层14的向上延伸的陡沿66，在此多晶硅层14与氧化物层64相接。
在第二沟槽63中以下列方式形成控制栅多晶硅塞块。在该结构上淀积一个厚的多晶硅层，随后通过各向异性多晶硅蚀刻工艺，去除除了靠着氧化物层64的垂直取向部分形成的多晶硅隔离层(塞块)68以外的所有已淀积的多晶硅。多晶硅塞块68有紧靠多晶硅层14的下部70和在包括陡沿66的多晶硅层14的一部分上延伸的上部72。多晶硅塞块68通过氧化物层64和32与多晶硅层14绝缘。所获得的结构如图3D所示。
进行氧化物蚀刻，去除氧化物层64所暴露的部分和下面的氧化物层58，以暴露多晶硅塞块98和衬底10。最好使用具有终点检测的干蚀刻工艺，该工艺还去除了氧化物层36的上部，使得它与多晶硅塞块98的顶表面大致齐平。随后进行氧化物淀积工艺，在该结构上形成一个氧化物层100，并且取代衬底10上的氧化物层64。所获得的结构如图3E所示。
随后邻近多晶硅塞块68形成绝缘隔离层74，绝缘隔离层74由一个或多个材料层构成。在本优选实施例中，绝缘隔离层74是复合隔离层，它包括氧化物层100的下部和氮化物隔离层78，该隔离层78是通过以下方式形成的：在该结构上淀积氮化物，随后进行各向异性氮化物蚀刻来去除所淀积的氮化物(使用氧化物层100作为蚀刻停止层)，从而留下在氧化物层64上面并邻近多晶硅隔离层68的氮化物隔离层78。在导电塞块98的端部上还形成了氮化物隔离层101，如图3F所示。
随后按照与形成第一区50相同的方法，使用离子注入(例如，N+)在衬底中形成第二区(端子)80。接着进行控制的氧化物蚀刻，去除氧化物层100所暴露的部分，以便暴露多晶硅塞块98，并且去除氧化物层64所暴露的部分，以便暴露衬底10。所获得的结构如图3G所示。
通过在该结构上淀积诸如钨、钴、钛、镍、铂或钼之类的金属，在衬底10的顶部邻近侧壁隔离层74形成一个金属化硅(硅化物)层82，同时在多晶硅塞块68和多晶硅塞块98的上面形成一个金属化硅层84。该结构随后进行退火，从而允许热金属流进和渗进衬底所暴露的顶部来形成硅化物82，并且流进和渗进多晶硅塞块68和98所暴露的顶部来形成金属化硅84。通过金属蚀刻工艺去除淀积在剩余结构上的金属。在衬底10上的金属化硅区域82可被称作自对准硅化物(即，salicide)，因为它是通过隔离层78而相对于第二区80自对准的。所获得的结构如图3H所示。
使用诸如BPSG 86之类的钝化(层)来覆盖整个结构。进行一个掩膜步骤，在硅化物区域82上界定蚀刻区域。在掩膜的区域中选择性地蚀刻BPSG 86来形成接触孔，理想方式是，这些孔在邻近的成对的存储单元组之间形成的硅化物区域82上居中并向下延伸到其中。随后用一种导体金属填充这些接触孔，即，通过金属淀积和平面化深蚀刻来形成接触导体88。硅化物层82有利于导体88和第二区80之间的导电。通过在BPSG 86上形成金属掩膜添加一个位线90，以将存储单元列中的所有导体88连接在一起。最终的存储单元结构显示在图3I中。
由于T形多晶硅塞块98的较宽的上部62和在其上形成的高导电性金属化硅层84，第一变换实施例显示出减小的源极线电阻，同时因为T形导电塞块98的较窄的下部60，还提供了小尺寸的存储单元。上部62还在浮栅14上面延伸，这允许源极电压通过氧化物层32/36从多晶硅塞块98耦合到浮栅14(这是除了通过下部60经由氧化物层46/48的耦合和通过第一区50经由氧化物层12的耦合之外的又一耦合)。因此，源极和浮栅之间的耦合系数就增大了。
第二变换实施例
图4A-4I显示出形成存储单元阵列的第二变换工艺，该存储单元阵列与图2N所示的相似，但使用了一种自对准接触方案(self aligned contact scheme)。该第二变换工艺从图2J所示的相同结构开始，但随后按如下方式继续。
如图4A所示，在该结构的上面淀积一个厚的诸如多晶硅之类的导电材料层102。随后在该结构上淀积一个氮化物层104，接着进行氮化物平面化工艺(例如，CMP)。接着进行氮化物深蚀刻步骤，去除氮化物层104在多晶硅层102的升高部分之上的部分，同时保留氮化物层104在多晶硅层102平坦侧部之上的部分。随后继续一个氧化步骤，它使多晶硅层102所暴露的中央部分氧化，从而在其上形成一个氧化物层106。所获得的结构如图4B所示。
通过氮化物蚀刻工艺去除氮化物层104，随后通过各向异性多晶硅蚀刻步骤去除多晶硅层102的未直接处在氧化物层106下面的那些部分，如图4C所示。
随后进行氧化物淀积步骤，在该结构上施加一个厚的氧化物层。接着是诸如CMP之类的平面化氧化物蚀刻工艺，以使用多晶硅层102作为蚀刻停止层来使该结构平面化。随后进行氧化物深蚀刻步骤，在多晶硅层102的两侧留下氧化物塞块108。氧化物层106也通过氧化物平面化和深蚀刻步骤去除，从而获得了图4D所示的结构。随后使用氧化物塞块108作为蚀刻停止层，进行诸如CMP之类的平面化多晶硅蚀刻，如图4E所示。接着是诸如RIE之类的多晶硅深蚀刻工艺，以去除多晶硅层102的顶部，只留下邻近氧化物塞块108的多晶硅塞块103，并暴露出氧化物层64。多晶硅塞块103具有：下部70，它紧靠多晶硅层14设置；和上部72，它在包括陡沿66的多晶硅层14的一部分之上延伸。多晶硅塞块103通过氧化物层64和32与多晶硅层14绝缘。氧化物塞块108和氧化物层36被留下来并在多晶硅塞块103的顶表面上方足够高的位置延伸，如图4F所示。
可任选进行一个注入步骤对所暴露的多晶硅塞块103掺杂。随后进行金属淀积步骤，以在该结构上淀积诸如钨、钴、钛、镍、铂或钼之类的金属。该结构随后被退火，从而允许热金属流入和渗入多晶硅塞块103所暴露的顶部，以在其上形成导电的金属化硅层84。通过金属蚀刻工艺去除淀积在剩余结构上的金属。金属化硅层84可被称作自对准的，因为它是通过氧化物层64和氧化物塞块108而相对于多晶硅塞块103自对准的。在多晶硅塞块103上和氧化物塞块108之间以下列方式形成一个保护性氮化物层110。氮化物淀积到该结构上，接着用氧化物塞块108作为蚀刻停止层，进行诸如CMP之类的平面化氮化物蚀刻，以使氮化物层110与氧化物塞块108齐平。氮化物层110通过氧化物塞块108而相对于多晶硅塞块103自对准。所获得的结构如图4G所示。
随后，进行氧化物蚀刻，去除氧化物塞块108和氧化物层64的暴露部分，如图4H所示。接着邻近多晶硅塞块103和氮化物层110形成绝缘隔离层74，绝缘隔离层74由一个或多个材料层构成。在该优选实施例中，绝缘隔离层74是通过首先淀积一个薄的氧化物层76和随后在该结构上淀积氮化物而由两个材料层构成的。进行各向异性氮化物蚀刻，去除淀积的氮化物，留下氮化物隔离层78。随后按与形成第一区50相同的方式，使用离子注入(例如，N+)，在衬底中形成第二区(端子)80。接着进行氧化物蚀刻，去除氧化物层76所暴露的部分。通过在该结构上淀积诸如钨、钴、钛、镍、铂或钼之类的金属，在衬底10的顶部邻近侧壁隔离层74形成一个金属化硅(硅化物)层82。该结构随后进行退火，从而允许热金属流进和渗进衬底10所暴露的顶部来形成硅化物区域82。通过金属蚀刻工艺，去除淀积在剩余结构上的金属。在衬底10上的金属化硅区域82可被称作自对准硅化物(即，salicide)，因为它是通过隔离层78而相对于第二区80自对准的。所获得的结构如图4I所示。
使用诸如BPSG86之类的钝化(层)来覆盖整个结构。进行一个掩膜步骤在硅化物区域82上界定蚀刻区域。在掩膜的区域中选择性地蚀刻BPSG 86来形成接触孔，理想方式是，这些孔在邻近成对存储单元组之间形成的硅化物区域82上居中设置并且比硅化物区域82宽。氮化物层110用来保护多晶硅塞块103和金属化硅84不受该蚀刻工艺的蚀刻。这些接触孔随后通过金属淀积和平面化深蚀刻而由一种导体金属填充，由此，位于邻近成对存储单元组的氮化物隔离层78之间的整个区域由淀积的金属填充，从而形成接触导体88，接触导体88通过氮化物隔离层78而相对于硅化物区域82自对准(即，自对准接触方案，或SAC)。该硅化物层82有利于导体88和第二区80之间的导电。通过在BPSG 86上形成金属掩膜添加一个位线90，以将存储单元列中的所有导体88连接在一起。最终的存储单元结构显示在图4J中。
该自对准接触方案(SAC)去除了对邻近成对存储单元组之间最小空间要求的一个重要制约。特别是，虽然图4J显示出接触区域(并且由此导体88)优选居中设置在自对准硅化物区域82上，但实际上，要想相对于自对准硅化物区域82不产生不希望的水平移动而形成接触孔是相当困难的。如果用非自对准接触方案，其中在BPSG形成之前在该结构上没有保护性氮化物层，那么如果接触88在金属化硅84和多晶硅塞块103上面移动并形成的话，就可能产生电短路。为了防止非自对准接触方案中的电短路，接触孔就必须远离氮化物隔离层78形成，这样，即使在接触区域中发生了可能的最大移动，它们也将不会延伸到氮化物隔离层78或超过它。为了在邻近成对镜象单元组之间提供足够的容差距离，这当然会对隔离层78之间的最小距离带来制约。
本发明的SAC方法通过在BPSG下面使用保护性材料层(氮化物层110)消除了这种制约。使用这种保护层，接触孔以足够大的宽度形成在BPSG中，从而保证即使在形成过程中接触孔有一个很大的水平移动，接触孔与自对准硅化物区域82也会重叠。氮化物层110允许接触88的部分形成在多晶硅塞块103或金属化硅层84的上面，其间不会产生任何短路。宽的接触孔保证了接触88完全填充隔离层78之间的非常狭窄的空间，并与自对准硅化物区域82良好电连接。由此，隔离层78之间的接触区域的宽度可最小化，同时通过填充隔离层78之间的空间防止了有缺陷的连接，从而允许减小整个单元的尺寸。
该第二变换实施例的另一个优点是，控制栅103是大致矩形的，并在浮栅14的上面有一个突起部分72和一个平的相对表面，平的相对表面有利于形成隔离层74，这又有利于自对准硅化物区域82的自对准形成和自对准导体88的形成。
第三变换实施例
图5A-5K显示出形成存储单元阵列的第三变换工艺，该存储单元阵列与图3I中所示的存储单元阵列相似，但使用了自对准接触方案。该第三变换工艺从图3C所示的相同结构开始，但随后按如下方式继续。
如图5A所示，在该结构的上面淀积一个诸如多晶硅之类的厚的导电材料层102。随后在该结构上淀积一个氮化物层104，接着进行氮化物平面化工艺(例如，CMP)。接着进行氮化物深蚀刻步骤，去除氮化物层104在多晶硅层102的升高部分之上的部分，同时保留氮化物层104在多晶硅层102平面部分之上的部分。随后是一个氧化步骤，它使多晶硅层102所暴露的中央部分氧化，以在其上形成氧化物层106。所获得的结构如图5B所示。
通过氮化物蚀刻工艺去除氮化物层104，随后进行各向异性多晶硅蚀刻步骤，去除多晶硅层102的没有直接在氧化物层106下面的那些部分，如图5C所示。
随后进行一个氧化物淀积步骤，在该结构上施加一个厚的氧化物层108。接着使用多晶硅层102作为蚀刻停止层进行诸如CMP之类的平面化氧化物蚀刻，以使该结构平面化。随后进行氧化物深蚀刻步骤，留下多晶硅层102两侧的氧化物塞块108。氧化物层106同样通过氧化物平面化和深蚀刻步骤被去除。随后进行氮化物淀积步骤，在该结构上施加一个氮化物层。随后使用多晶硅层102作为蚀刻停止层，进行诸如CMP之类的平面化氮化物蚀刻，以使该结构平面化。接着进行氮化物深蚀刻步骤，留下氧化物塞块108之上的氮化物层109。所获得的结构如图5D所示。
随后使用氮化物层109作为蚀刻停止层，进行诸如CMP之类的平面化多晶硅蚀刻，如图5E所示。接着是诸如RIE之类的多晶硅深蚀刻工艺，去除多晶硅层102的顶部，只留下邻近氧化物塞块108的多晶硅塞块103，并暴露出氧化物层64。多晶硅塞块103具有：下部70，它紧靠多晶硅层14设置；和上部72，它在包括陡沿66的多晶硅层14的一部分上延伸。多晶硅塞块103通过氧化物层64和32与多晶硅层14绝缘。氧化物塞块108和氧化物层36被留下来并在多晶硅塞块103的顶表面之上足够高的位置延伸，如图5F所示。
进行控制的氧化物蚀刻，去除氧化物层64所暴露的水平部分以及下面的氧化物层58，以便暴露出多晶硅塞块98。最好使用具有终点检测的干蚀刻工艺，这也可去除氧化物层36的上部，如图5G所示。
可任选执行一个注入步骤来掺杂所暴露的多晶硅塞块103。随后进行金属淀积步骤，以在该结构上淀积诸如钨、钴、钛、镍、铂或钼之类的金属。该结构随后被退火，从而允许热金属流入和渗入多晶硅塞块103和98所暴露的顶部，以在其上形成金属化硅导电层84。通过金属蚀刻工艺去除淀积在剩余结构上的金属。金属化硅层84可被称作是自对准的，因为它是通过氧化物层64和氧化物塞块108而相对于多晶硅塞块103自对准的。按下列方式在多晶硅塞块103上和氧化物塞块108之间形成一个保护性氮化物层110。氮化物淀积到该结构上，接着用氧化物塞块108作为蚀刻停止层，进行诸如CMP之类的平面化氮化物蚀刻，使氮化物层110与氧化物塞块108齐平。氮化物层109同样被该工艺去除。氮化物层110通过氧化物塞块108而相对于多晶硅塞块103自对准。所获得的结构如图5H所不。
随后进行氧化物蚀刻，去除氧化物塞块108和氧化物层64的暴露部分，如图5I所示。接着邻近多晶硅塞块103和氮化物层110形成绝缘隔离层74，绝缘隔离层74由一个或多个材料层构成。在该优选实施例中，通过首先淀积一个薄的氧化物层76和随后在该结构上淀积氮化物，绝缘隔离层74由两个材料层构成。使用氧化物层76作为蚀刻停止层，进行各向异性氮化物蚀刻，去除除了氮化物隔离层78之外的所淀积的氮化物。随后按与形成第一区50相同的方式，使用离子注入(例如，N+)在衬底中形成第二区(端子)80。接着进行氧化物蚀刻，去除氧化物层76所暴露的部分。通过在该结构上淀积诸如钨、钴、钛、镍、铂或钼之类的金属，在衬底10的顶部邻近侧壁隔离层74形成一个金属化硅(硅化物)层82。该结构随后进行退火，从而允许热金属流进和渗进衬底10所暴露的顶部以形成硅化物区域82。通过金属蚀刻工艺去除淀积在剩余结构上的剩余金属。在衬底10上的金属化硅区域82可被称作自对准硅化物(即，salicide)，因为它是通过隔离层78而相对于第二区80自对准的。所获得的结构如图5J所示。
使用诸如BPSG 86之类的钝化(层)覆盖整个结构。进行一个掩膜步骤来在自对准硅化物区域82上界定蚀刻区域。在掩膜的区域中选择性地蚀刻BPSG86来形成接触孔，理想方式是，这些孔在邻近成对存储单元组之间形成的自对准硅化物区域82上居中设置并且比自对准硅化物区域82宽。氮化物层110用来保护多晶硅塞块103和金属化硅层84不受该蚀刻工艺蚀刻。这些接触孔随后通过金属淀积和平面化深蚀刻而由导体金属填充，由此，邻近成对存储单元组的氮化物隔离层78之间的整个区域由淀积的金属填充，从而形成接触导体88，接触导体88是通过氮化物隔离层78而相对于自对准硅化物区域82自对准的(即，自对准接触方案，或SAC)。该自对准硅化物层82有利于导体88和第二区80之间的导电。通过在BPSG 86上形成金属掩膜添加一个位线90，用以将存储单元列中的所有导体88连接在一起。最终的存储单元结构显示在图5K中。
第三变换实施例的优点是结合了第一变换实施例的优点与SAC的优点。
应该理解，本发明并不局限于上面描述和图示的实施例，而是包括落入所附权利要求范围内的所有变化方式。例如，尽管上述方法描述了使用合适掺杂的多晶硅作为形成存储单元的导电材料，但对于本领域的普通技术人员来说应该清楚任何合适的导电材料都可以采用。此外，可采用任何合适的绝缘体来替代二氧化硅或氮化硅。另外，可采用任何与二氧化硅(或任何绝缘体)和多晶硅(或任何导体)蚀刻特性不同的合适材料来代替氮化硅。此外，正如从权利要求书中可清楚地理解的，并不是所有的方法步骤都必须严格地按照所描述的或权利要求所限定的顺序来执行，而是可按照允许正确形成本发明存储单元的任何顺序来执行。最后，第一沟槽的上部和下部不必是对称的，第一沟槽只需在其侧壁内缩以便使在其中形成的源极线具有邻近浮栅的第一部分和在浮栅上面的第二部分。

Claims (28)

1.一种自对准方法，用于在一个半导体衬底中形成浮栅存储单元的半导体存储器阵列，每个存储单元具有一个浮栅、第一端子、第二端子和一个控制栅，第一和第二端子之间具有一个沟道区，该方法包括如下步骤：
a)在衬底上形成多个有间隔的隔离区，它们相互平行并在第一方向上延伸，在每对邻近隔离区之间有一个有源区，每个有源区包括在半导体衬底上的第一绝缘材料层和在第一绝缘材料层上的第一导电材料层；
b)跨越有源区和隔离区形成多个有间隔的第一沟槽，这些沟槽是相互平行的并在与第一方向垂直的第二方向上延伸，每个第一沟槽具有在其中形成内缩的侧壁；
c)用一种导电材料填充每个第一沟槽来形成第一导电材料塞块，其中，对于在每个有源区中的每个第一导电材料塞块：
第一导电材料塞块包括下部，它在第一沟槽侧壁内缩的下面形成，邻近第一导电材料层并与之绝缘，并且
第一导电材料塞块包括上部，它在第一沟槽侧壁内缩的上面形成，位于第一导电材料层之上并与之绝缘；
d)在衬底中形成多个第一端子，其中在每个有源区中，每个第一端子与第一导电材料塞块之一邻近并电连接；以及
e)在衬底中形成多个第二端子，其中在每个有源区中，每个第二端子与第一端子是间隔开的。
2.根据权利要求1的自对准方法，其中第一导电材料塞块是T形的。
3.根据权利要求1的自对准方法，还包括以下步骤：
在每个第一导电材料塞块上形成一个金属化硅层。
4.根据权利要求1的自对准方法，还包括以下步骤：
在形成第一导电材料塞块之前，在第一沟槽中形成第二导电材料层。
5.根据权利要求1的自对准方法，还包括以下步骤：
沿着每个第一沟槽的侧壁形成第二绝缘材料层，其中每个第一导电材料塞块的下部和上部通过第二绝缘材料层与第一导电材料层绝缘。
6.根据权利要求1的自对准方法，还包括以下步骤：
形成多个间隔开的第二沟槽，它们相互之间以及与第一沟槽是平行的；
在第二沟槽中形成第二导电材料塞块，其中，对于每个第二导电材料塞块：
第二导电材料塞块包括下部，它与第一导电材料层邻近并与之绝缘，并且第二导电材料塞块包括上部，它位于第一导电材料层之上并与之绝缘。
7.根据权利要求6的自对准方法，还包括以下步骤：
在每个第二导电材料塞块上形成一个金属化硅层。
8.根据权利要求5的自对准方法，其中第一沟槽的形成包括以下步骤：
在第一导电材料层上面形成至少一个第一材料层；
选择性地蚀刻所述至少一个第一材料层来形成第一沟槽的顶部；
沿着第一沟槽的底表面形成至少一个第二材料层；
在每个第一沟槽的侧壁上形成侧壁隔离层；
在每个第一沟槽中的侧壁隔离层之间蚀刻所述至少一个第二材料层，以暴露第一导电材料层的部分；以及
蚀刻第一导电材料层所暴露的部分来形成第一沟槽的底部；
其中，侧壁内缩是在第一沟槽的顶部和底部之间形成的。
9.根据权利要求6的自对准方法，还包括以下步骤：
沿着每个第二导电材料塞块的侧壁来形成绝缘材料的侧壁隔离层；和
在每个第二端子上形成一个金属化硅层，其中，每个金属化硅层相对于侧壁隔离层之一是自对准的。
10.根据权利要求9的自对准方法，还包括以下步骤：
在每个金属化硅层的上面并靠着自对准的侧壁隔离层来形成一个导电材料层。
11.根据权利要求9的自对准方法，其中，每个侧壁隔离层的形成包括：在侧壁隔离层和第二导电材料塞块的侧壁之间形成一个绝缘材料层。
12.根据权利要求6的自对准方法，还包括以下步骤：
在第二沟槽中并邻近第二导电材料塞块形成第三导电材料塞块；
在每个第二导电材料塞块上形成一个金属化硅层，其中，对于每个第二沟槽，第三导电材料塞块之一的侧壁使金属化硅层的一个边缘与第二导电材料塞块的一个边缘对准；以及
在金属化硅层的上面形成第二绝缘材料层，其中，对于每个第二沟槽，第三导电材料塞块之一的侧壁使第二绝缘材料层的一个边缘与金属化硅层的边缘和第二导电材料塞块的边缘对准。
13.根据权利要求6的自对准方法，还包括以下步骤：
沿着每个第二导电材料塞块的侧壁形成一个绝缘材料的侧壁隔离层，使成对的侧壁隔离层相互邻近并且间隔开，第二端子之一处在成对的侧壁隔离层之间；
在每个第二端子上并在对应于这个第二端子的一对侧壁隔离层之间形成一个金属化硅层，使该金属化硅层通过相应的一对侧壁隔离层而相对于一个第二端子自对准；
在第二导电材料塞块的上面形成一个保护性绝缘材料层；
在有源区的上面形成一个钝化材料层；
通过钝化材料来形成接触孔，其中，对于每个接触孔：
接触孔向下延伸到金属化硅层之一并使之暴露，
接触孔具有被相应的一对侧壁隔离层界定的下部，并且
接触孔具有比相应的一对侧壁隔离层之间的间隔宽的上部；以及
用导电材料来填充每个接触孔。
14.根据权利要求1的自对准方法，其中：
每个第一沟槽都有上部和下部，上部的宽度大于下部的宽度；
每个第一导电材料塞块下部是在第一沟槽之一的一个下部中形成的；并且每个第一导电材料塞块上部是在第一沟槽之一的一个上部中形成的。
15.一种电可编程和可擦除存储器阵列器件，包括：
一个第一导电类型的半导体材料的衬底；
在该衬底上形成的间隔开的隔离区，这些隔离区相互平行并且在第一方向上延伸，在每对邻近的隔离区之间有一个有源区；以及
每个有源区包括在第一方向上延伸的一列成对的存储单元，每个存储单元对包括：
一个第一区和一对第二区，它们在衬底中间隔开并具有第二导电类型，在衬底中在第一区和第二区之间形成有沟道区，
一对导电的浮栅，每个都垂直布置在沟道区之一的一部分和第一区的一部分的上面并且与它们绝缘，
一个导电的源区，它电连接衬底中的第一区，该源区有下部和上部，下部垂直布置在第一区的上面并且横向邻近于浮栅对并且与之绝缘，上部在浮栅上面且向上延伸，并且终止于一对第一末端处，该每一个第一末端垂直布置在浮栅之一的上面并与之绝缘，和
一对导电的控制栅，每一个有第一部分和第二部分，其中对于每一个控制栅，第一控制栅部分横向邻近于浮栅之一并与之绝缘，第二控制栅部分在这个浮栅上面且向上延伸，并且终止于一对第二末端处，该第二末端垂直布置在这个浮栅的上面并与之绝缘，
其中每一个第一末端横向邻近于第二末端之一并与之绝缘，这样控制栅就不会直接布置在浮栅和源区之间。
16.根据权利要求15的电可编程和可擦除存储器阵列器件，其中，源区上部的宽度大于其下部的宽度。
17.根据权利要求16的电可编程和可擦除存储器阵列器件，其中，源区有T形的截面。
18.根据权利要求15的电可编程和可擦除存储器阵列器件，其中，每个源区跨越有源区和隔离区在垂直于第一方向的第二方向上延伸，并且与每个有源区中的存储单元对之一相交。
19.根据权利要求15的电可编程和可擦除存储器阵列器件，其中，每个存储单元对还包括：
在浮栅和第二末端之间直接布置的绝缘材料，并且它的厚度允许通过它产生Fowler-Nordheim电荷隧道效应。
20.根据权利要求19的电可编程和可擦除存储器阵列器件，其中，每个控制栅跨越有源区和隔离区在垂直于第一方向的第二方向上延伸，并且与每个有源区中的存储单元对之一相交。
21.根据权利要求15的电可编程和可擦除存储器器件，其中，存储单元对的每一个还包括：
在第一末端和浮栅之间直接布置的绝缘材料，并且它的厚度允许其间电压耦合。
22.根据权利要求15的电可编程和可擦除存储器器件，其中，对于存储单元对的每一个，在控制栅和源区之间不存在垂直重叠。
23.一种电可编程和可擦除存储器器件，包括：
一个第一导电类型的半导体材料的衬底；
在衬底中形成的具有第二导电类型的第一和第二区，第一和第二区是间隔开的并且其间有一个沟道区；
一个导电的浮栅，它垂直布置在所述沟道区的一部分和第一区的一部分的上面并且与它们绝缘；
一个导电的源区，它电连接衬底中的第一区，该源区有下部和上部，下部垂直布置在第一区的上面并且横向邻近于该浮栅且与之绝缘，上部在该浮栅和第一末端中的端子上面且向上延伸，该第一末端垂直布置在该浮栅的上面并与之绝缘，和
一个导电的控制栅，具有第一控制栅部分和第二控制栅部分，第一控制栅部分横向邻近于该浮栅并与之绝缘，第二控制栅部分在该浮栅和第二末端中的端子上面且向上延伸，第二末端垂直布置在该浮栅的上面并与之绝缘，
其中第一末端和第二末端彼此横向邻近且绝缘，这样控制栅就不会直接布置在浮栅和源区之间。
24.根据权利要求23的电可编程和可擦除存储器器件，其中，源区上部的宽度大于其下部的宽度。
25.根据权利要求24的电可编程和可擦除存储器器件，其中，源区有T形的截面。
26.根据权利要求23的电可编程和可擦除存储器器件，还包括：
在浮栅和第二末端之间直接布置的绝缘材料，并且它的厚度允许通过它产生Fowler-Nordheim电荷隧道效应。
27.根据权利要求23的电可编程和可擦除存储器器件，其中还包括：
在第一末端和浮栅之间直接布置的绝缘材料，并且它的厚度允许其间电压耦合。
28.根据权利要求23的电可编程和可擦除存储器器件，其中在控制栅和源区之间不存在垂直重叠。
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