CN101777519B - 分栅型非易失性存储器及其制造方法 - Google Patents
分栅型非易失性存储器及其制造方法 Download PDFInfo
- Publication number
- CN101777519B CN101777519B CN201010022703.6A CN201010022703A CN101777519B CN 101777519 B CN101777519 B CN 101777519B CN 201010022703 A CN201010022703 A CN 201010022703A CN 101777519 B CN101777519 B CN 101777519B
- Authority
- CN
- China
- Prior art keywords
- layer
- conducting shell
- coupling
- medium layer
- semiconductor substrate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 22
- 238000003860 storage Methods 0.000 title claims abstract description 19
- 239000010410 layer Substances 0.000 claims abstract description 148
- 230000008878 coupling Effects 0.000 claims abstract description 71
- 238000010168 coupling process Methods 0.000 claims abstract description 71
- 238000005859 coupling reaction Methods 0.000 claims abstract description 71
- 238000005530 etching Methods 0.000 claims abstract description 45
- 239000004065 semiconductor Substances 0.000 claims abstract description 42
- 239000000758 substrate Substances 0.000 claims abstract description 36
- 230000004888 barrier function Effects 0.000 claims abstract description 27
- 239000011241 protective layer Substances 0.000 claims abstract description 14
- 125000006850 spacer group Chemical group 0.000 claims description 33
- 238000000034 method Methods 0.000 claims description 31
- 238000007667 floating Methods 0.000 claims description 27
- 239000000463 material Substances 0.000 claims description 22
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 15
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 15
- 229920005591 polysilicon Polymers 0.000 claims description 12
- 238000010276 construction Methods 0.000 claims description 8
- 239000000428 dust Substances 0.000 claims description 8
- 238000000926 separation method Methods 0.000 claims description 7
- 239000000377 silicon dioxide Substances 0.000 claims description 7
- 238000000151 deposition Methods 0.000 abstract description 5
- 238000005516 engineering process Methods 0.000 description 15
- 238000005229 chemical vapour deposition Methods 0.000 description 13
- 229910052751 metal Inorganic materials 0.000 description 10
- 239000002184 metal Substances 0.000 description 10
- 239000012535 impurity Substances 0.000 description 7
- 150000002500 ions Chemical class 0.000 description 7
- 230000008569 process Effects 0.000 description 7
- 229910052581 Si3N4 Inorganic materials 0.000 description 6
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 6
- 230000015572 biosynthetic process Effects 0.000 description 6
- 229920002120 photoresistant polymer Polymers 0.000 description 6
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 description 6
- 229910052710 silicon Inorganic materials 0.000 description 6
- 239000010703 silicon Substances 0.000 description 6
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 6
- 238000002955 isolation Methods 0.000 description 5
- 150000002739 metals Chemical class 0.000 description 4
- 238000001039 wet etching Methods 0.000 description 4
- PNEYBMLMFCGWSK-UHFFFAOYSA-N Alumina Chemical compound [O-2].[O-2].[O-2].[Al+3].[Al+3] PNEYBMLMFCGWSK-UHFFFAOYSA-N 0.000 description 3
- 230000008021 deposition Effects 0.000 description 3
- 239000011810 insulating material Substances 0.000 description 3
- 238000001020 plasma etching Methods 0.000 description 3
- 239000002210 silicon-based material Substances 0.000 description 3
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 2
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 2
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 2
- MCMNRKCIXSYSNV-UHFFFAOYSA-N Zirconium dioxide Chemical compound O=[Zr]=O MCMNRKCIXSYSNV-UHFFFAOYSA-N 0.000 description 2
- 230000008901 benefit Effects 0.000 description 2
- -1 boron ion Chemical class 0.000 description 2
- 239000003795 chemical substances by application Substances 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000009413 insulation Methods 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 238000005240 physical vapour deposition Methods 0.000 description 2
- 229910021332 silicide Inorganic materials 0.000 description 2
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 2
- 229910052715 tantalum Inorganic materials 0.000 description 2
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 description 2
- 239000010936 titanium Substances 0.000 description 2
- 229910052719 titanium Inorganic materials 0.000 description 2
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 2
- 229910052721 tungsten Inorganic materials 0.000 description 2
- 239000010937 tungsten Substances 0.000 description 2
- XUKUURHRXDUEBC-SXOMAYOGSA-N (3s,5r)-7-[2-(4-fluorophenyl)-3-phenyl-4-(phenylcarbamoyl)-5-propan-2-ylpyrrol-1-yl]-3,5-dihydroxyheptanoic acid Chemical compound C=1C=CC=CC=1C1=C(C=2C=CC(F)=CC=2)N(CC[C@@H](O)C[C@H](O)CC(O)=O)C(C(C)C)=C1C(=O)NC1=CC=CC=C1 XUKUURHRXDUEBC-SXOMAYOGSA-N 0.000 description 1
- 229910015900 BF3 Inorganic materials 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 229910000147 aluminium phosphate Inorganic materials 0.000 description 1
- HAYXDMNJJFVXCI-UHFFFAOYSA-N arsenic(5+) Chemical compound [As+5] HAYXDMNJJFVXCI-UHFFFAOYSA-N 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- WTEOIRVLGSZEPR-UHFFFAOYSA-N boron trifluoride Chemical compound FB(F)F WTEOIRVLGSZEPR-UHFFFAOYSA-N 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 238000003486 chemical etching Methods 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 230000003467 diminishing effect Effects 0.000 description 1
- 229910000449 hafnium oxide Inorganic materials 0.000 description 1
- WIHZLLGSGQNAGK-UHFFFAOYSA-N hafnium(4+);oxygen(2-) Chemical compound [O-2].[O-2].[Hf+4] WIHZLLGSGQNAGK-UHFFFAOYSA-N 0.000 description 1
- 239000002784 hot electron Substances 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 239000002245 particle Substances 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 238000004528 spin coating Methods 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
Images
Landscapes
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Abstract
一种分栅型非易失性存储器的制作方法，包括：在半导体衬底上依次形成耦合介质层，第一传导层以及刻蚀阻挡层；在刻蚀阻挡层上形成开口，在开口内沉积隔离介质层以及第一耦合传导层；在开口的侧壁形成支撑介质层；刻蚀第一耦合传导层，隔离介质层，第一传导层以及耦合介质层至暴露除半导体衬底，形成两个分离的结构单元；形成源极；形成第一侧壁层；在两个分离的结构单元之间的间隙中填充第二耦合传导层；在第二耦合传导层以及支撑介质层的表面形成保护层；去除刻蚀阻挡层；以保护层为掩膜，去除其它位置的第一传导层以及耦合介质层，去除保护层；形成隧道介质层；在隧道介质层的外侧形成控制栅极；形成漏极。所述结构提高了存储器的编程能力。
Description
技术领域
本发明涉及半导体制作技术领域，具体涉及一种分栅型非易失性存储器的制造方法。
背景技术
非易失性存储器(Non-volatile Memory，NVM)是一种具有MOS晶体管结构的存储单元，因具有可多次进行数据的存入，读取，抹除等特性，且存入的数据在断电之后也不会消失，因此被广泛应用于个人计算机和电子设备。然而，随着半导体组件朝小型化逐渐发展，存储器的尺寸也随着线宽减少而缩小，连带使得非挥发性存储器中的源极对浮置栅极的耦合率大幅降低。
通常，非易失性存储器一般包括源区、漏区、沟道区、控制栅和浮栅。浮栅结构是非易失性存储单元的MOS晶体管与普通MOS晶体管最主要的区别，其在这种存储单元结构中起到存储电荷的作用，使得存储单元在断电的情况下依然能够保持所存储的信息，从而使得这种存储器有非易失性的特点。目前，非易失性存储器的浮栅结构包括叠栅或分栅结构，参考附图1所示，为现有的一种分栅结构的非易失性存储器的结构示意图，所述的非易失性存储器包括：半导体衬底10；位于半导体衬底10上的两个分离的结构单元，所述结构单元包括依次位于半导体衬底上的耦合介质层11、浮栅12、隔离介质层13和支撑介质层14，其中所述的浮栅外侧面为尖角形状；位于两个分离的结构单元之间的半导体衬底10内的源极17；位于两个分离的耦合介质层11、浮栅12、隔离介质层13内侧壁的第一侧壁层15；填充两个分离的结构单元之间的间隙的耦合传导层16；位于两个分离的结构单元外侧壁和所述结构单元外侧半导体衬底上，呈L型的隧道介质层18；位于L型的隧道介质层外侧的控制栅极19；位于控制栅极外侧半导体衬底内的漏极20。
随着非易失性存储器尺寸的变小，浮栅的尺寸也随之缩小，在其它条件不变的情况下，源极对浮栅的电荷的耦合面积降低，从而影响非易失性存储单元编程能力，导致非易失性存储单元性能下降。
发明内容
本发明要解决的技术问题在于，提供一种分栅型非易失性存储器的制造方法，以提高非易失性存储器源极与浮栅结构之间的耦合面积，从而提高器件的编程能力。
本发明提供一种分栅型非易失性存储器的制作方法，包括：
提供半导体衬底，在所述的半导体衬底上依次形成耦合介质层，第一传导层以及刻蚀阻挡层；
在所述的刻蚀阻挡层上形成开口，在所述的开口内沉积隔离介质层以及位于隔离介质层上的第一耦合传导层，隔离介质层和第一耦合传导层的厚度之和小于开口高度；
在所述开口的侧壁形成支撑介质层；
以所述刻蚀阻挡层和支撑介质层为掩膜，刻蚀第一耦合传导层，隔离介质层，第一传导层以及耦合介质层至暴露除半导体衬底，形成两个分离的包括支撑介质层、第一耦合传导层，隔离介质层，第一传导层和耦合介质层的结构单元；
以所述刻蚀阻挡层和支撑介质层为掩膜，在半导体衬底内进行第一离子注入，形成源极；
在两个分离的耦合介质层、第一传导层、隔离介质层以及部分第一耦合传导层的内侧壁形成第一侧壁层；
在两个分离的结构单元之间的间隙中填充第二耦合传导层，第二耦合传导层与第一耦合传导层电接触；
在所述的第二耦合传导层以及支撑介质层的表面形成保护层；
去除刻蚀阻挡层；
以所述保护层为掩膜，去除其它位置的第一传导层以及耦合介质层，至暴露出半导体衬底，刻蚀后保留的第一传导层作为半导体器件的浮栅，去除所述保护层；
在两个分离的结构单元外侧壁以及结构单元外侧的半导体衬底上形成呈L型的隧道介质层；
在所述隧道介质层的外侧形成控制栅极；
在控制栅外侧的半导体衬底内进行离子注入，形成漏极。
与现有技术相比，本发明所述的分栅型非易失性存储器的制作方法通过增加的第一耦合传导层来增加源极与浮栅的交叠面积，可以提高源极与浮栅的电荷耦合作用，从而提高该存储器单元的编程能力。
附图说明
通过附图中所示的本发明的优选实施例的更具体说明，本发明的上述及其它目的、特征和优势将更加清晰。在全部附图中相同的附图标记指示相同的部分。并未刻意按比例绘制附图，重点在于示出本发明的主旨。在附图中，为清楚明了，放大了层和区域的厚度。
图1为现有技术中分栅型非易失性存储器的结构示意图；
图2至图14为本发明分栅型非易失性存储器的制作方法各步骤的截面结构示意图。
具体实施方式
为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图对本发明的具体实施方式做详细的说明。
在下面的描述中阐述了很多具体细节以便于充分理解本发明。但是本发明能够以很多不同于在此描述的其它方式来实施，本领域技术人员可以在不违背本发明内涵的情况下做类似推广。因此本发明不受下面公开的具体实施的限制。
本实施例提供一种分栅型非易失性存储器的制作方法，包括如下步骤：
步骤S1，参考附图2所示，提供半导体衬底100，所述半导体衬底100的材料例如单晶、多晶或非晶结构的硅或硅锗(SiGe)，也可以是绝缘体上硅(SOI)等。本实施例中，所述的半导体衬底内已经形成有用于隔离有源区的隔离结构，所述隔离结构优选的为浅沟槽隔离结构(STI)。本实施例所述的分栅型非易失性存储器即形成于两个相邻的STI之间的有源区内。
继续参考附图2，在所述的半导体衬底100上依次形成耦合介质层101，第一传导层102以及刻蚀阻挡层105；
耦合介质层101的材料可以是氧化硅(SiO2)或氮氧化硅(SiNO)，优选的例如氧化硅。随着器件的特征尺寸的进一步缩小，耦合介质层101的材料优选为高介电常数(高K)材料，能够减小器件的漏电流。所述的高介电常数材料优选的是氧化铪、氧化锆和氧化铝。
所述耦合介质层101的制作工艺例如为化学气相沉积(CVD)、等离子体增强型化学气相沉积(PECVD)工艺或者热氧化法等，优选为化学气相沉积工艺。本实施例中，耦合介质层101的厚度范围为50埃至150埃。
所述的第一传导层102的材料例如为多晶硅或掺杂金属杂质的多晶硅，金属杂质至少包括一种金属(例如钛、钽、钨等)以及金属硅化物。形成第一传导层102的方法包括化学气相沉积(CVD)、物理气相沉积(PVD)、等离子体增强型化学气相沉积(PECVD)工艺。为了获得较好的电学性能，通常在多晶硅材料中掺杂杂质粒子，例如n型杂质磷或者P型杂质B，还可以是可以存储电荷同时在高压下可以重新释放电子的非金属材料，例如氮化硅等。本实施例中，第一传导层102的厚度范围为200埃至400埃。
刻蚀阻挡层105用于在随后的刻蚀工艺中作为掩膜层，保护其下面的膜层不被刻蚀，其材料例如为氮化硅层等，其制作工艺例如为化学气相沉积工艺，厚度范围例如为2650埃至6000埃。
步骤S2，参考附图3所示，在所述的刻蚀阻挡层105上形成开口，在所述的开口内沉积隔离介质层103以及位于隔离介质层103上的第一耦合传导层104，隔离介质层103和第一耦合传导层104的厚度之和小于开口高度；
在所述的刻蚀阻挡层105上形成开口的工艺可以是本领域技术人员熟知的任何现有技术，例如：采用旋涂工艺在刻蚀阻挡层105上形成光刻胶层，然后采用曝光，显影工艺处理所述光刻胶层，去除设定区域上的光刻胶，形成光刻胶开口，最后以光刻胶为掩膜，刻蚀所述刻蚀阻挡层105，将光刻胶上的开口图案转移到刻蚀阻挡层105上。
所述的隔离介质层103用于将第一传导层102与第一耦合传导层电绝缘，因此，可以选用任意绝缘材料，例如氧化硅，氮化硅，氮氧化硅中的任意一种或者几种的组合。制作工艺例如为化学气相沉积法，本实施例中，隔离介质层103的厚度范围为50埃至150埃。
需要说明的是，所述的隔离介质层可以直接位于第一传导层上，也可以位于第一传导层上以及开口两侧的侧壁，如附图3所示，即是隔离介质层位于第一传导层上以及开口两侧的侧壁，并且，所述的第一耦合传导层的上表面与隔离介质层的上表面水平，也就是说，第一耦合传导层镶嵌在所述的隔离介质层内。
第一耦合传导层104通过第二耦合传导层与源极导通，以扩大源极区域的面积，其材料例如为N型或者P型掺杂的多晶硅或掺杂金属杂质的多晶硅，其掺杂类型原则上与半导体衬底以及第二耦合传导层的掺杂类型相同。其制作工艺例如为化学气相沉积工艺，本实施例中，第一耦合传导层104的厚度范围为600埃至1500埃。
在本实施例中，一个优选的实施方式为采用化学气相沉积工艺在第一传导层以及开口侧壁沉积隔离介质层，随后，在所述隔离介质层上以及开口内采用化学气相沉积工艺沉积第一耦合传导层，随后通过化学机械抛光工艺抛光所述的第一耦合传导层和隔离介质层，形成附图3所示的结构。
步骤S3，参考附图4所示，在所述开口的侧壁形成支撑介质层106；所述的支撑介质层106位于开口的两个侧壁，外围轮廓为弧形，其形成工艺与半导体制作工艺中侧墙的形成工艺近似，例如为：在所述的开口内沉积绝缘材料，然后，采用等离子刻蚀工艺刻蚀所述绝缘材料，所述的等离子体刻蚀工艺中同时进行化学刻蚀和物理轰击，去除开口中间部分的绝缘材料，刻蚀工艺完成后，就会在开口的两个侧壁形成弧形支撑介质层106。
所述的支撑介质层106的材料为氧化硅，氮化硅或者氮氧化硅中的任意一种或者几种的组合。但所述的支撑介质层106与刻蚀阻挡层105不同的材料，以避免在之后去除刻蚀阻挡层105时同时过多地影响到支撑介质层106，从而影响存储单元的形状。本实施例中，所述的支撑介质层106，隔离介质层103和第一耦合传导层104的厚度之和近似等于附图2中形成的刻蚀阻挡层的开口高度之和。
步骤S4，参考附图5所示，以所述刻蚀阻挡层105和支撑介质层106为掩膜，刻蚀第一耦合传导层104，隔离介质层103，第一传导层102以及耦合介质层101至暴露除半导体衬底100，形成两个分离的包括支撑介质层106、第一耦合传导层104，隔离介质层103，第一传导层102和耦合介质层101的结构单元；
所述的刻蚀工艺例如为等离子干法刻蚀或者反应离子刻蚀，也可以选用湿法刻蚀工艺。刻蚀过程中根据膜层材料的变化，变换不同的刻蚀剂，其为本领域技术人员熟知的现有技术，在此不再赘述。
步骤S5，参考附图6所示，以所述刻蚀阻挡层105和支撑介质层106为掩膜，在半导体衬底100内进行第一离子注入，形成源极107；
所述的第一离子例如为包含第三主族元素的离子例如硼离子，氟化硼离子等，还可以是包含第五主族元素的离子例如磷离子，砷离子等，根据半导体衬底中阱的掺杂类型以及所述的存储器件的类型，可以选用不同的掺杂离子。具体的注入工艺也可以根据工艺设计的需要进行调整，因此，本文不局限于任一具体数值或者数值范围。
步骤S6，参考附图7所示，在两个分离的耦合介质层101、第一传导层102、隔离介质层103以及部分第一耦合传导层104的内侧壁形成第一侧壁层108；
所述的第一侧壁层108用于隔离第一传导层102和随后形成的第二耦合传导层，并隔离部分第一耦合传导层104和第二耦合传导层，其材料为氧化硅，氮化硅或者氮氧化硅中的任意一种或者几种的组合。
第一侧壁层108在沟道长度方向的宽度范围为200埃至500埃，以保证隔离性能，以及随后形成的源极的面积和第二耦合传导层与源极之间的接触面积。在垂直于沟道长度方向，第一侧壁层108的厚度大于耦合介质层101，第一传导层102和隔离介质层103的厚度之和，但是小于耦合介质层101，第一传导层102、隔离介质层103和第一耦合传导层104的厚度之和，以保证随后形成的第二耦合传导层与第一耦合传导层之间产生电接触。
步骤S7，参考附图8所示，在两个分离的结构单元之间的间隙中填充第二耦合传导层109，第二耦合传导层109与第一耦合传导层104电接触；
所述的第二耦合传导层109电连接第一耦合传导层104和源极导通，以扩大源极区域的面积，其材料例如为N型或者P型掺杂的多晶硅或掺杂金属杂质的多晶硅，其掺杂类型原则上与半导体衬底以及第一耦合传导层的掺杂类型相同。其制作工艺例如为首先采用化学气相沉积工艺在两个分离的结构单元之间的间隙中填充掺杂的多晶硅材料，随后采用CMP工艺处理所述多晶硅材料，直至露出部分支撑介质层。
步骤S8，参考附图9所示，在所述的第二耦合传导层以及支撑介质层的表面形成保护层110；
所述的保护层110的作用在于随后的刻蚀工艺中保护所述的两个分离的结构单元以及位于其中的第二耦合传导层，材料例如为氧化硅或者氮化硅等。
步骤S9，参考附图10所示，去除刻蚀阻挡层105；采用湿法刻蚀工艺去除所述的刻蚀阻挡层，所述的湿法刻蚀采用的刻蚀剂例如为热磷酸。
步骤S10，参考附图11所示，以所述保护层110为掩膜，去除其它位置的第一传导层102以及耦合介质层101，至暴露出半导体衬底100，刻蚀后保留的第一传导层102作为半导体器件的浮栅；所述的去除上述膜层的工艺例如为刻蚀工艺，具体的工艺步骤可以参考步骤S4中对刻蚀工艺的描述。最后去除所述的保护层110，去除所述保护层110的工艺例如为湿法刻蚀或者CMP工艺。
步骤S11，参考附图12所示，在两个分离的结构单元外侧壁以及结构单元外侧的半导体衬底上形成呈L型的隧道介质层111；
所述的隧道介质层用于半导体衬底与控制栅，浮栅与控制栅，以及第一耦合传导层104与控制栅之间的绝缘和隔离，并且作为分栅型非易失性存储器的隧道氧化层，以实现存储器的读写等编程操作。其材料例如为氧化硅，其厚度范围为80埃至200埃。
步骤S12，参考附图13所示，在所述隧道介质层的外侧形成控制栅极112。所述的控制栅极112的材料例如为多晶硅或掺杂金属杂质的多晶硅，金属杂质至少包括一种金属(例如钛、钽、钨等)以及金属硅化物。形成控制栅极112的方法可以是本领域技术人员熟知的任何现有技术，例如首先采用包括化学气相沉积(CVD)或者等离子体增强型化学气相沉积(PECVD)工艺在隧道介质层的外侧沉积多晶硅，随后采用等离子刻蚀工艺去除部分多晶硅，形成控制栅。
步骤S13，参考附图14所示，在控制栅外侧的半导体衬底内进行离子注入，形成漏极113。所述形成漏极的工艺可以是本领域技术人员熟知的任何现有技术，可参考源极的形成工艺，在此不再赘述。
所述的分栅型非易失性存储器的制作方法通过增加与第二耦合传导层电接触的第一耦合传导层，并通过第二耦合传导层与半导体衬底内的源极电连接，从而增大了源极和浮栅之间的耦合面积，从而增大了器件的编程能力。
由于本实施例所述的分栅型非易失性存储器的制作方法增大了源极和浮栅之间的耦合面积，因此，其耦合电容增加，当存储器单元进行编程时，源极加高压(7-9V)，通过耦合电容，浮栅的电压也被提高(至4-5V)，浮栅的高压大大增大了沟道中运动的电子成为热电子跃入浮栅的几率(电子“漏极”到“源极”)，电子跃入浮栅并使浮栅电势降低至浮栅下方的沟道关闭是则完成了写入的过程。
源极耦合电容越大，则能浮栅被耦合的电压越高，写入的能力越强，。或者说在保持原来写入的能力不变的情况下，源极与浮栅下方的耦合面积可以越小，从而可以缩小存储单元的面积。
本发明虽然以较佳实施例公开如上，但其并不是用来限定本发明，任何本领域技术人员在不脱离本发明的精神和范围内，都可以做出可能的变动和修改，因此本发明的保护范围应当以本发明权利要求所界定的范围为准。
Claims (4)
1.一种分栅型非易失性存储器的制作方法，包括：
提供半导体衬底，在所述的半导体衬底上依次形成耦合介质层，第一传导层以及刻蚀阻挡层；
在所述的刻蚀阻挡层上形成开口，在所述的开口内沉积隔离介质层以及位于隔离介质层上的第一耦合传导层，隔离介质层和第一耦合传导层的厚度之和小于开口高度，所述的第一耦合传导层的材料为多晶硅；
在所述开口的侧壁形成支撑介质层；
以所述刻蚀阻挡层和支撑介质层为掩膜，刻蚀第一耦合传导层，隔离介质层，第一传导层以及耦合介质层至暴露除半导体衬底，形成两个分离的包括支撑介质层、第一耦合传导层，隔离介质层，第一传导层和耦合介质层的结构单元；
以所述刻蚀阻挡层和支撑介质层为掩膜，在半导体衬底内进行第一离子注入，形成源极；
在两个分离的耦合介质层、第一传导层、隔离介质层以及部分第一耦合传导层的内侧壁形成第一侧壁层；
在两个分离的结构单元之间的间隙中填充第二耦合传导层，第二耦合传导层与第一耦合传导层电接触，所述的第二耦合传导层的材料为多晶硅；
在所述的第二耦合传导层以及支撑介质层的表面形成保护层；
去除刻蚀阻挡层；
以所述保护层为掩膜，去除其它位置的第一传导层以及耦合介质层，至暴露出半导体衬底，刻蚀后保留的第一传导层作为半导体器件的浮栅，去除所述保护层；
在两个分离的结构单元外侧壁以及结构单元外侧的半导体衬底上形成呈L型的隧道介质层；
在所述隧道介质层的外侧形成控制栅极；
在控制栅外侧的半导体衬底内进行离子注入，形成漏极。
2.根据权利要求1所述的分栅型非易失性存储器的制作方法，其特征在于，所述的第一耦合传导层的厚度为600-1500埃。
3.根据权利要求1所述的分栅型非易失性存储器的制作方法，其特征在于，所述的浮栅以及控制栅的材料为多晶硅。
4.根据权利要求1所述的分栅型非易失性存储器的制作方法，其特征在于，所述的耦合介质层，隔离介质层，第一侧壁层以及隧道介质层的材料为氧化硅。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201010022703.6A CN101777519B (zh) | 2010-01-12 | 2010-01-12 | 分栅型非易失性存储器及其制造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201010022703.6A CN101777519B (zh) | 2010-01-12 | 2010-01-12 | 分栅型非易失性存储器及其制造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN101777519A CN101777519A (zh) | 2010-07-14 |
| CN101777519B true CN101777519B (zh) | 2013-09-25 |
Family
ID=42513917
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201010022703.6A Active CN101777519B (zh) | 2010-01-12 | 2010-01-12 | 分栅型非易失性存储器及其制造方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN101777519B (zh) |
Citations (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4868629A (en) * | 1984-05-15 | 1989-09-19 | Waferscale Integration, Inc. | Self-aligned split gate EPROM |
| US5021999A (en) * | 1987-12-17 | 1991-06-04 | Mitsubishi Denki Kabushiki Kaisha | Non-volatile semiconductor memory device with facility of storing tri-level data |
| US5091326A (en) * | 1988-03-02 | 1992-02-25 | Advanced Micro Devices, Inc. | EPROM element employing self-aligning process |
| US5155055A (en) * | 1988-07-15 | 1992-10-13 | Texas Instruments Incorporated | Method of making an electrically-erasable, electrically-programmable read-only memory cell with self-aligned tunnel |
| US5572054A (en) * | 1990-01-22 | 1996-11-05 | Silicon Storage Technology, Inc. | Method of operating a single transistor non-volatile electrically alterable semiconductor memory device |
| US5721442A (en) * | 1994-04-25 | 1998-02-24 | United Microelectronics Corporation | High density flash EPROM |
| US6091104A (en) * | 1999-03-24 | 2000-07-18 | Chen; Chiou-Feng | Flash memory cell with self-aligned gates and fabrication process |
| US6133098A (en) * | 1999-05-17 | 2000-10-17 | Halo Lsi Design & Device Technology, Inc. | Process for making and programming and operating a dual-bit multi-level ballistic flash memory |
| CN1362736A (zh) * | 2000-09-20 | 2002-08-07 | 硅存储技术公司 | 半导体存储器阵列的自对准方法和由此制造的存储器阵列 |
| CN1762048A (zh) * | 2003-03-20 | 2006-04-19 | 飞思卡尔半导体公司 | 多位非易失性存储器器件及其方法 |
-
2010
- 2010-01-12 CN CN201010022703.6A patent/CN101777519B/zh active Active
Patent Citations (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4868629A (en) * | 1984-05-15 | 1989-09-19 | Waferscale Integration, Inc. | Self-aligned split gate EPROM |
| US5021999A (en) * | 1987-12-17 | 1991-06-04 | Mitsubishi Denki Kabushiki Kaisha | Non-volatile semiconductor memory device with facility of storing tri-level data |
| US5091326A (en) * | 1988-03-02 | 1992-02-25 | Advanced Micro Devices, Inc. | EPROM element employing self-aligning process |
| US5155055A (en) * | 1988-07-15 | 1992-10-13 | Texas Instruments Incorporated | Method of making an electrically-erasable, electrically-programmable read-only memory cell with self-aligned tunnel |
| US5572054A (en) * | 1990-01-22 | 1996-11-05 | Silicon Storage Technology, Inc. | Method of operating a single transistor non-volatile electrically alterable semiconductor memory device |
| US5721442A (en) * | 1994-04-25 | 1998-02-24 | United Microelectronics Corporation | High density flash EPROM |
| US6091104A (en) * | 1999-03-24 | 2000-07-18 | Chen; Chiou-Feng | Flash memory cell with self-aligned gates and fabrication process |
| US6133098A (en) * | 1999-05-17 | 2000-10-17 | Halo Lsi Design & Device Technology, Inc. | Process for making and programming and operating a dual-bit multi-level ballistic flash memory |
| CN1362736A (zh) * | 2000-09-20 | 2002-08-07 | 硅存储技术公司 | 半导体存储器阵列的自对准方法和由此制造的存储器阵列 |
| CN1762048A (zh) * | 2003-03-20 | 2006-04-19 | 飞思卡尔半导体公司 | 多位非易失性存储器器件及其方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN101777519A (zh) | 2010-07-14 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US8890232B2 (en) | Methods and apparatus for non-volatile memory cells with increased programming efficiency | |
| KR101731202B1 (ko) | 자가 정렬 플로팅 게이트 및 소거 게이트를 갖는 비휘발성 메모리 셀, 및 그를 제조하는 방법 | |
| CN103165615B (zh) | 分栅快闪存储器及其形成方法 | |
| CN102637646B (zh) | 存储器制备方法 | |
| CN102637645B (zh) | 存储器制备方法 | |
| TWI433304B (zh) | 電子可抹除式唯讀記憶體單元 | |
| CN102347281B (zh) | 分栅闪存单元及其形成方法 | |
| CN101777520B (zh) | 分栅型埋入式浮栅的非易失性存储器的制造方法 | |
| US20090008698A1 (en) | Nonvolatile memory device and method for fabricating the sam | |
| CN101807577A (zh) | 分立栅快闪存储器及其制造方法 | |
| KR100885891B1 (ko) | 비휘발성 메모리 소자 및 이의 제조 방법 | |
| TW201519370A (zh) | 非揮發性半導體儲存裝置 | |
| CN103715144B (zh) | 分立栅存储器件及其形成方法 | |
| CN101770991B (zh) | 分栅型埋入式浮栅的非易失性存储器及其制造方法 | |
| CN101777561B (zh) | 分栅型非易失性存储器及其制造方法 | |
| US7288452B2 (en) | Method for manufacturing semiconductor device | |
| US20070004099A1 (en) | NAND flash memory device and method of manufacturing the same | |
| CN106169479B (zh) | Sonos存储器及工艺方法 | |
| CN101777519B (zh) | 分栅型非易失性存储器及其制造方法 | |
| TWI505447B (zh) | 電子可抹除可程式唯讀記憶體單元 | |
| CN102201452B (zh) | 非易失性存储器及其制造方法 | |
| CN101211857A (zh) | 快闪存储器件及其制造方法 | |
| TWI559459B (zh) | 快閃記憶體及其製造方法 | |
| US11495693B2 (en) | Semiconductor memory device and fabrication method thereof | |
| TW201834220A (zh) | 反或型快閃記憶體及其製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
| ASS | Succession or assignment of patent right |
Owner name: SHANGHAI HUAHONG GRACE SEMICONDUCTOR MANUFACTURING Free format text: FORMER OWNER: HONGLI SEMICONDUCTOR MANUFACTURE CO LTD, SHANGHAI Effective date: 20140514 |
|
| C41 | Transfer of patent application or patent right or utility model | ||
| TR01 | Transfer of patent right |
Effective date of registration: 20140514 Address after: 201203 Shanghai Zhangjiang hi tech park Zuchongzhi Road No. 1399 Patentee after: Shanghai Huahong Grace Semiconductor Manufacturing Corporation Address before: 201203 Shanghai Guo Shou Jing Road, Zhangjiang hi tech Park No. 818 Patentee before: Hongli Semiconductor Manufacture Co., Ltd., Shanghai |