CN102347281B - 分栅闪存单元及其形成方法 - Google Patents

Abstract

一种分栅闪存单元及其形成方法，所述分栅闪存单元包括：半导体衬底；位于半导体衬底表面的源线多晶硅层；位于与源线多晶硅层正对的半导体衬底内的源极；依次位于源线多晶硅层两侧的半导体衬底表面的耦合氧化层、浮栅；电隔离所述源线多晶硅层与耦合氧化层、浮栅的侧墙介质层；位于所述浮栅远离所述源线多晶硅层的侧壁的耦合氧化层；位于所述耦合氧化层远离源线多晶硅层的一侧的半导体衬底表面的外延层；位于所述外延层表面和侧墙介质层远离源线多晶硅层的侧壁的隧穿氧化层；位于所述隧穿氧化层表面的字线多晶硅层；位于字线多晶硅层远离浮栅一侧的外延层和半导体衬底内的漏极。本发明可以提高分栅闪存单元的编程效率，并有利于小型化。

Description

分栅闪存单元及其形成方法

技术领域

本发明涉及半导体领域，特别涉及一种分栅闪存单元及其形成方法。

背景技术

在目前的半导体产业中，集成电路产品主要可分为三大类型：模拟电路、数字电路和数/模混合电路，其中存储器件是数字电路中的一个重要类型。近年来，在存储器件中，闪速存储器(flash memory，简称闪存单元)的发展尤为迅速。闪存单元的主要特点是在不加电的情况下能长期保持存储的信息；且具有集成度高、存取速度快、易于擦除和重写等优点，因而在微机、自动化控制等多项领域得到了广泛的应用。在公开号为CN 1606165A的中国专利中公开了一种闪存单元及其形成方法。

图1是现有的一种分栅闪存单元的结构示意图，包括：半导体衬底(未标示)；位于半导体衬底表面的源线多晶硅层206；依次位于源线多晶硅层206两侧的半导体衬底表面的浮栅氧化层212、浮栅203；位于所述源线多晶硅层206与浮栅氧化层212、浮栅203之间的侧墙介质层207；位于浮栅氧化层212、浮栅203与源线多晶硅层206背离的侧壁的隧穿氧化层204，所述隧穿氧化层还位于所述侧壁近邻的半导体衬底表面；位于所述隧穿氧化层204表面的字线多晶硅层205；位于所述字线多晶硅层205背离源线多晶硅层206一侧的半导体衬底内的漏极202；位于与源线多晶硅层206正对的半导体衬底内的源极201。

但是在实际应用中发现，上述分栅闪存单元的编程效率不够高。

发明内容

本发明解决的问题是提供一种分栅闪存单元及其形成方法，以解决现有分栅闪存单元效率不够高的问题。

为解决上述问题，本发明一种分栅闪存单元的形成方法，包括：

提供半导体衬底，所述半导体衬底表面形成有源线多晶硅层以及依次位于所述源线多晶硅层两侧半导体衬底表面的耦合氧化层和浮栅，位于所述浮栅表面，且隔离所述浮栅和源线多晶硅层的侧墙介质层，所述半导体衬底内形成有与所述源线多晶硅层正对的源极；

在所述侧墙介质层远离源线多晶硅层一侧的半导体衬底表面形成外延层；

在所述外延层表面和侧墙介质层的侧壁形成隧穿氧化层；

在所述隧穿氧化层的表面形成字线多晶硅层；

形成覆盖所述字线多晶硅层侧壁的字线侧墙，在所述字线侧墙远离浮栅一侧的外延层和半导体衬底内形成漏极。

可选地，形成所述源线多晶硅层与源极的步骤包括：

提供半导体衬底，所述半导体衬底表面形成有隔离介质层，所述隔离介质层具有暴露所述半导体衬底的开口；

形成位于所述开口的侧壁和底部的耦合氧化层，以及位于所述耦合氧化层表面的浮栅多晶硅层；

刻蚀所述浮栅多晶硅层，形成彼此分离的浮栅，以及覆盖所述浮栅的侧墙介质层；

形成位于所述开口内的源线多晶硅层以及位于与所述源线多晶硅层正对的半导体衬底内的源极，所述侧墙介质层电隔离所述源线多晶硅层与浮栅，并去除所述隔离介质层。

可选地，形成所述浮栅和侧墙介质层的步骤包括：

在所述浮栅多晶硅层表面形成位于所述开口侧壁的第一侧墙介质层；

以所述第一侧墙介质层为掩膜刻蚀所述浮栅多晶硅层形成彼此分离的浮栅；

形成覆盖所述浮栅侧壁的第二侧墙介质层，所述第一侧墙介质层和所述第二侧墙介质层构成侧墙介质层。

可选地，所述外延层的厚度大于所述耦合氧化层的厚度，小于所述耦合氧化层与浮栅的厚度之和。

可选地，所述外延层的材料是结晶态的硅或者结晶态的硅锗。

可选地，所述外延层的厚度是250-400埃。

可选地，所述浮栅的厚度是400-600埃。

可选地，形成所述浮栅的步骤包括：

先采用干法刻蚀工艺刻蚀所述浮栅多晶硅层；

再采用湿法刻蚀工艺刻蚀剩余的浮栅多晶硅层，形成中间薄、边缘厚的浮栅多晶硅层；

接着，在所述中间薄、边缘厚的浮栅多晶硅层表面形成位于所述开口侧壁的第一侧墙介质层；

最后，以所述第一侧墙介质层为掩膜，刻蚀所述浮栅多晶硅层，直至暴露所述半导体衬底，形成浮栅。

可选地，所述外延层的形成工艺为选择性外延工艺。

相应地，本发明还提供一种分栅闪存单元，包括：

半导体衬底；位于半导体衬底表面的源线多晶硅层；位于与源线多晶硅层正对的半导体衬底内的源极；依次位于源线多晶硅层两侧的半导体衬底表面的耦合氧化层、浮栅；电隔离所述源线多晶硅层与浮栅的侧墙介质层；其特征在于：还包括：位于所述耦合氧化层远离源线多晶硅层的一侧的半导体衬底表面的外延层；位于所述外延层表面和侧墙介质层远离源线多晶硅层的侧壁的隧穿氧化层；位于所述隧穿氧化层表面的字线多晶硅层；位于字线多晶硅层侧壁的字线侧墙，位于字线侧墙远离浮栅一侧的半导体衬底内的漏极。

可选地，所述浮栅背离半导体衬底的表面是弧形，且所述浮栅靠近源线多晶硅层的一端的厚度小于远离源线多晶硅层的一端的厚度。

可选地，所述外延层的厚度是250-400埃。

可选地，所述外延层的材料是结晶态的硅或者结晶态的硅锗。

可选地，还包括位于侧墙介质层与隧穿氧化层之间的耦合氧化层。

与现有技术相比，本发明的技术方案具有以下优点：

通过在浮栅两侧的半导体衬底表面形成外延层，在所述外延层和半导体衬底内形成漏极的方法，减小了源、漏极之间的沟道区与浮栅之间的高度差，使得在编程的过程中，热电子可以沿着外延层直接注入到浮栅，或者热电子只需要偏转一个很小的角度就可以注入到浮栅中，从而可以降低编程所需要的电压，提高了编程的效率；

进一步，本发明的实施例热电子的注入路径包括浮栅与外延层在高度方向上重叠的部分，从而增加了热电子到浮栅的有效面积，从而使得热电子越发容易被注入到浮栅，提高了编程的效率；

进一步，在本发明的实施例中，所述外延层的材料是结晶态的硅锗，因为锗的禁带宽度比较小，所以编程时，热电子在从漏极向源极迁移的过程中，与硅锗材料的碰撞离化率高，所以有利于增加热电子的数量，从而提高编程的效率；

再进一步，因为本发明的实施例中，闪存单元的有效沟道长度长，从而减小了编程干扰，并且有利于器件的小型化。

附图说明

图1是现有的分栅闪存单元的结构示意图；

图2是本发明的实施例所提供的分栅闪存单元的形成方法的流程示意图；

图3至图10是本发明的实施例所提供的分栅闪存单元的形成过程的剖面示意图。

具体实施方式

由背景技术可知，现有的分栅闪存单元的编程效率不够高。参考图1，现有分栅闪存单元编程时，在源线多晶硅层206施加高电位，在所述高电位的作用下，位于漏极202的电子向源极201迁移，所述源极201位于与源线多晶硅层206正对的半导体衬底内；同时，所述高电位会被耦合到浮栅203，所述浮栅203产生一个耦合电压，在所述耦合电压的作用下，电子会沿着图1中箭头所标示的路径由所述浮栅203靠近漏极202的区域被注入到浮栅203，从而实现编程。

发明人研究后发现，因为位于源极201和漏极202之间的沟道区与浮栅203具有一个比较大的高度差，所以电子需要偏转一个比较大的角度才能被注入到浮栅，所以需要一个比较大的编程电压，导致编程效率不够高；同时，因为注入路径与浮栅203正对的面积近似为图1中以虚线10所围成的浮栅203靠近漏极202的一角的面积，所以热电子注入的效率比较低，导致编程效率不够高。

发明人针对上述问题进行研究，并在本发明的实施例中提供一种分栅闪存单元及其形成方法。

为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图和实施例对本发明的具体实施方式做详细的说明。

在下面的描述中阐述了很多具体细节以便于充分理解本发明，但是本发明还可以采用其他不同于在此描述的其它方式来实施，因此本发明不受下面公开的具体实施例的限制。

图2是本发明的实施例所提供的分栅闪存单元的形成方法的流程示意图，包括：

步骤S101，提供半导体衬底，所述半导体衬底表面形成有隔离介质层，所述隔离介质层具有暴露所述半导体衬底的开口；

步骤S102，形成位于所述开口的侧壁和底部的耦合氧化层，以及位于所述耦合氧化层表面的浮栅多晶硅层；

步骤S103，刻蚀所述浮栅多晶硅层，形成彼此分离的浮栅，以及覆盖所述浮栅的侧墙介质层；

步骤S104，形成位于所述开口内的源线多晶硅层以及位于与所述源线多晶硅层正对的半导体衬底内的源极，所述侧墙介质层电隔离所述源线多晶硅层与浮栅，并去除所述隔离介质层；

步骤S105，在侧墙介质层远离源线多晶硅层一侧的半导体表面形成外延层；

步骤S106，在所述外延层表面和侧墙介质层的侧壁形成隧穿氧化层；

步骤S107，在所述隧穿氧化层的表面形成字线多晶硅层；

步骤S108，在所述字线多晶硅层的侧壁形成字线侧墙，并以所述字线侧墙为掩膜向外延层和半导体衬底掺杂，形成漏极。

图3至图10是本发明的实施例所提供的分栅闪存单元的形成过程的剖面示意图。

参考图3，提供半导体衬底100，所述半导体衬底100表面形成有隔离介质层110，所述隔离介质层110具有暴露所述半导体衬底的开口20。

本实施例中，所述隔离介质层110的形成步骤包括：在所述半导体衬底100表面形成衬垫氧化层，在所述衬垫氧化层表面形成氮化硅层；在所述氮化硅层表面形成具有开口的光刻胶层；沿所述开口依次各向异性刻蚀所述氮化硅层、衬垫氧化层，直至暴露所述半导体衬底100，形成所述开口20。所述衬垫氧化层和氮化硅层构成隔离介质层110。

形成所述开口20后，还包括沿所述开口20向半导体衬底100注入掺杂离子，形成掺杂阱。本实施例中，所述掺杂离子为p型掺杂离子。

参考图4，形成位于所述开口的侧壁和底部的耦合氧化层120，以及位于所述耦合氧化层120表面的浮栅多晶硅层130。

所述耦合氧化层120和浮栅多晶硅层130的形成步骤包括：

采用高温沉积二氧化硅工艺形成位于所述开口的侧壁和底部的氧化层，和填充满所述开口的多晶硅层；然后对所述多晶硅层和氧化层进行平坦化处理，直至暴露所述隔离介质层110；之后，采用各向异性干法刻蚀工艺去除部分厚度的多晶硅层，形成浮栅多晶硅层130，本实施例中，所述浮栅多晶硅层130的厚度为400-600埃。同时，在所述干法刻蚀工艺中，位于开口侧壁的耦合氧化层不可避免地被刻蚀，并因此减小厚度。

本实施例中，所述浮栅多晶硅层130为n型掺杂多晶硅层。在本发明的其他实施例中，所述浮栅多晶硅层130还可以是非掺杂多晶硅层，在后续工艺中对所述非掺杂多晶硅层进行掺杂。

优选地，在所述干法刻蚀工艺之后，采用各向同性湿法刻蚀工艺再次刻蚀所述浮栅多晶硅层130，形成中间薄、边缘厚的浮栅多晶硅层130。所述浮栅多晶硅层130具有中间薄、边缘厚的形状的好处是浮栅多晶硅层130比较厚的区域形成一个尖端30，后续形成的闪存单元在进行擦除操作时，所述尖端会发生放电，从而可以提高擦除的效率。

本实施例中，耦合氧化层120的厚度是80-100埃。

参考图5，刻蚀所述浮栅多晶硅层，形成彼此分离的浮栅140，以及覆盖所述浮栅140的侧墙介质层。

形成所述浮栅和侧墙介质层的步骤包括：

在所述浮栅多晶硅层130的表面形成第一侧墙介质薄膜，然后各向异性刻蚀所述第一侧墙介质薄膜直至暴露所述浮栅多晶硅层130，形成位于所述开口侧壁的第一侧墙介质层150a；

以所述第一侧墙介质层150a为掩膜，刻蚀所述浮栅多晶硅层130，直至暴露所述半导体衬底100，形成彼此分离的浮栅140；

并以所述彼此分离的浮栅140为掩膜，向彼此分离的浮栅140之间的半导体衬底100注入掺杂离子形成源极(未示出)，本实施例中，所述掺杂为n型掺杂；

形成源极后，在源极表面及第一侧墙介质层150a表面形成第二侧墙介质薄膜；然后各向异性刻蚀所述第二侧墙介质薄膜，直至暴露半导体衬底100，形成位于所述浮栅140的侧壁的第二侧墙介质层150b，所述第一侧墙介质层150a和第二侧墙介质层150b构成侧墙介质层。

因为形成侧墙介质层的工艺已为本领域技术人员所熟知，在此不再详述。

参考图6，形成所述侧墙介质层后，形成位于所述开口内的源线多晶硅层160，并去除所述隔离介质层110。

本实施例中，所述源线多晶硅层160的形成过程包括：形成所述侧墙介质层后，形成填充满所述开口的多晶硅层；对所述多晶硅层进行平坦化处理，在暴露所述隔离介质层后，为了避免因为有多晶硅残留而造成短路，继续对所述多晶硅层进行一定时间的平坦化处理，形成所述源线多晶硅层160。

然后，采用湿法刻蚀工艺去除所述隔离介质层，比如采用热磷酸去除氮化硅层，采用氢氟酸去除衬垫氧化层。

参考图7，在所述侧墙介质层远离源线多晶硅层160一侧的半导体衬底100表面形成外延层170。

所述外延层170的材料是结晶态的硅，所述外延层170采用外延工艺形成，所以外延层170会形成在所述半导体衬底100暴露的表面和源线多晶硅层160的表面，而不会形成在侧墙介质层表面。

本实施例中，还可以对所述外延层170进行p型掺杂，掺杂浓度可以根据所需要的阈值电压进行调节。

本实施例中，所述外延层170的厚度大于所述耦合氧化层120的厚度，小于所述耦合氧化层120与浮栅140的厚度之和。在一个实施例中，所述外延层的厚度是250-400埃。如果所述外延层170的厚度小于所述耦合氧化层120的厚度，热电子在从沟道区注入到浮栅140的过程中，需要发生的偏转的角度比较大，不利于提高编程效率；如果所述外延层170的厚度大于所述耦合氧化层120与浮栅140的厚度之和，会影响到擦除的效率。

在本实施例的后续过程中，在所述外延层170和半导体衬底100内形成漏极。在编程过程中，热电子在从漏极向源极迁移的过程中，在耦合到浮栅的电压的作用下，被注入到浮栅。因为漏极的位置被提高，源漏之间的沟道区的位置也被提高，所以热电子注入到浮栅的过程中，需要偏转的角度比较小(参见图7中用虚线所标示热电子注入路径)，从而可以提高编程的效率；进一步，在本实施例中，热电子的注入路径包括浮栅与外延层在高度的方向重叠的部分，从而增加了热电子注入浮栅的有效面积(参见图7中用虚线所示意的热电子注入路径与浮栅的正对面积)，从而使得热电子越发容易被注入到浮栅，提高了编程的效率。

在本发明的其他实施例中，所述外延层170的材料是结晶态的硅锗。外延层170的材料是结晶态的硅锗的好处是，锗的禁带宽度比较小，所以编程时，热电子在从漏极向源极迁移的过程中，与硅锗材料的碰撞离化率高，所以有利于增加热电子的数量，从而有利于提高编程的效率。

参考图8，采用化学气相沉积工艺在所述外延层170表面、侧墙介质层150a的侧壁，以及耦合氧化层120的侧壁形成隧穿氧化层180。

参考图9，在所述隧穿氧化层180的表面形成字线多晶硅层190。

本实施例中，所述字线多晶硅层190的形成工艺是化学气相沉积工艺，所述字线多晶硅层190的材料为n型多晶硅。因为在隧穿氧化层180的拐角处，所述字线多晶硅层190沿垂直于外延层170和平行于外延层170两个方向生长，所以所形成的字线多晶硅层190的厚度值最大。

参考图10，刻蚀所述字线多晶硅层190，直至暴露所述外延层170，因为所述字线多晶硅层各部分的厚度不一样，所以所述刻蚀过程可以保留位于隧穿氧化层180的拐角处的隧穿氧化层180和字线多晶硅层190。

后续过程还包括：在所述字线多晶硅层190的侧壁形成字线侧墙，然后以所述字线侧墙为掩膜，向所述外延层170和半导体衬底100注入掺杂离子，形成漏极。

本发明的实施例所提供的分栅闪存单元形成方法在浮栅两侧的半导体衬底表面形成外延层，在所述外延层和半导体衬底内形成漏极的方法，减小了漏极与浮栅之间的高度差，使得在编程的过程中，热电子可以沿着外延层直接注入到浮栅，或者热电子只需要偏转一个很小的角度就可以注入到浮栅中，从而可以降低编程所需要的电压，提高了编程的效率。

相应地，本发明还提供一种分栅闪存单元，图10是本发明的实施例所提供的分栅闪存单元的结构示意图，包括：

半导体衬底100；

位于半导体衬底100表面的源线多晶硅层160；

位于与源线多晶硅层160正对的半导体衬底内的源极；

依次位于源线多晶硅层160两侧的半导体衬底100表面的耦合氧化层120、浮栅140；

电隔离所述源线多晶硅层160与浮栅140的侧墙介质层；

位于所述浮栅140远离所述源线多晶硅层160的侧壁的耦合氧化层120；

位于所述耦合氧化层120远离源线多晶硅层160的一侧的半导体衬底100表面的外延层170；

位于所述外延层170表面和侧墙介质层远离源线多晶硅层160的侧壁的隧穿氧化层180；

位于所述隧穿氧化层180表面的字线多晶硅层190；

位于字线多晶硅层侧壁的字线侧墙，位于字线侧墙远离浮栅一侧的外延层和半导体衬底内的漏极。

本实施例中，所述浮栅140背离半导体衬底100的表面是弧形，且所述浮栅140靠近字线多晶硅层190的一端的厚度大于远离字线多晶硅层190的一端的厚度。浮栅具有所述弧形表面可以提高闪存单元的擦除效率。

本实施例中，所述外延层的厚度是250-400埃。所述外延层的材料是结晶态的硅或者结晶态的硅锗。

本发明的实施例所提供的分栅闪存单元的浮栅两侧的半导体衬底表面形成有外延层，漏极形成在所述外延层和半导体衬底内，所述漏极与浮栅之间的高度差小，使得在编程的过程中，热电子可以沿着外延层直接注入到浮栅，或者热电子只需要偏转一个很小的角度就可以注入到浮栅中，从而可以降低编程所需要的电压，提高了编程的效率；

进一步，本发明的实施例所提供的分栅闪存单元中，热电子的注入路径包括浮栅与外延层在高度的方向重叠的部分，从而增加了热电子注入浮栅的有效面积，从而使得热电子越发容易被注入到浮栅，提高了编程的效率；

进一步，在本发明的实施例所提供的分栅闪存单元中，所述外延层的材料是结晶态的硅锗，因为锗的禁带宽度比较小，所以编程时，热电子在从漏极向源极迁移的过程中，与硅锗材料的碰撞离化率高，所以有利于增加热电子的数量，从而提高编程的效率；

再进一步，因为本发明的实施例所提供的分栅闪存单元中，闪存单元的有效沟道长，从而减小了编程干扰，并且有利于器件的小型化。

综上，本发明所提供的分栅闪存单元及其形成方法有利于提高闪存单元的编程效率，并且有利于实现器件的小型化。

本发明虽然已以较佳实施例公开如上，但其并不是用来限定本发明，任何本领域技术人员在不脱离本发明的精神和范围内，都可以利用上述揭示的方法和技术内容对本发明技术方案做出可能的变动和修改，因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化及修饰，均属于本发明技术方案的保护范围。

Claims (14)

1.一种分栅闪存单元的形成方法，其特征在于，包括：

提供半导体衬底，所述半导体衬底表面形成有源线多晶硅层，以及依次位于所述源线多晶硅层两侧半导体衬底表面的耦合氧化层和浮栅，位于所述浮栅表面，且隔离所述浮栅和源线多晶硅层的侧墙介质层，所述半导体衬底内形成有与所述源线多晶硅层正对的源极；

在所述侧墙介质层远离源线多晶硅层一侧的半导体衬底表面形成外延层；

在所述外延层表面和侧墙介质层的侧壁形成隧穿氧化层；

在所述隧穿氧化层的表面形成字线多晶硅层；

形成覆盖所述字线多晶硅层侧壁的字线侧墙，在所述字线侧墙远离浮栅一侧的外延层和半导体衬底内形成漏极。

2.依据权利要求1所述的分栅闪存单元的形成方法，其特征在于，形成所述源线多晶硅层与源极的步骤包括：

提供半导体衬底，所述半导体衬底表面形成有隔离介质层，所述隔离介质层具有暴露所述半导体衬底的开口；

形成位于所述开口的侧壁和底部的耦合氧化层，以及位于所述耦合氧化层表面的浮栅多晶硅层；

刻蚀所述浮栅多晶硅层，形成彼此分离的浮栅，以及覆盖所述浮栅的侧墙介质层；

形成位于所述开口内的源线多晶硅层以及位于与所述源线多晶硅层正对的半导体衬底内的源极，所述侧墙介质层电隔离所述源线多晶硅层与浮栅，并去除所述隔离介质层。

3.依据权利要求2所述的分栅闪存单元的形成方法，其特征在于，形成所述浮栅和侧墙介质层的步骤包括：

在所述浮栅多晶硅层表面形成位于所述开口侧壁的第一侧墙介质层；

以所述第一侧墙介质层为掩膜刻蚀所述浮栅多晶硅层形成彼此分离的浮栅；

形成覆盖所述浮栅侧壁的第二侧墙介质层，所述第一侧墙介质层和所述第二侧墙介质层构成侧墙介质层。

4.依据权利要求1所述的分栅闪存单元的形成方法，其特征在于，所述外延层的厚度大于所述耦合氧化层的厚度，小于所述耦合氧化层与浮栅的厚度之和。

5.依据权利要求1所述的分栅闪存单元的形成方法，其特征在于，所述外延层的材料是结晶态的硅或者结晶态的硅锗。

6.依据权利要求1所述的分栅闪存单元的形成方法，其特征在于，所述外延层的厚度是250-400埃。

7.依据权利要求1所述的分栅闪存单元的形成方法，其特征在于，所述浮栅的厚度是400-600埃。

8.依据权利要求2所述的分栅闪存单元的形成方法，其特征在于，形成所述浮栅的步骤包括：

先采用干法刻蚀工艺刻蚀所述浮栅多晶硅层；

再采用湿法刻蚀工艺刻蚀剩余的浮栅多晶硅层，形成中间薄、边缘厚的浮栅多晶硅层；

接着，在所述中间薄、边缘厚的浮栅多晶硅层表面形成位于所述开口侧壁的第一侧墙介质层；

最后，以所述第一侧墙介质层为掩膜，刻蚀所述浮栅多晶硅层，直至暴露所述半导体衬底，形成浮栅。

9.依据权利要求1所述的分栅闪存单元的形成方法，其特征在于，所述外延层的形成工艺为选择性外延工艺。

10.一种分栅闪存单元，包括：半导体衬底；位于半导体衬底表面的源线多晶硅层；位于与源线多晶硅层正对的半导体衬底内的源极；依次位于源线多晶硅层两侧的半导体衬底表面的耦合氧化层、浮栅；电隔离所述源线多晶硅层与浮栅的侧墙介质层；其特征在于：还包括：位于所述耦合氧化层远离源线多晶硅层的一侧的半导体衬底表面的外延层；位于所述外延层表面和侧墙介质层远离源线多晶硅层的侧壁的隧穿氧化层；位于所述隧穿氧化层表面的字线多晶硅层；位于字线多晶硅层侧壁的字线侧墙，位于字线侧墙远离浮栅一侧的外延层和半导体衬底内的漏极。

11.依据权利要求10所述的分栅闪存单元，其特征在于，所述浮栅背离半导体衬底的表面是弧形，且所述浮栅靠近源线多晶硅层的一端的厚度小于远离源线多晶硅层的一端的厚度。

12.依据权利要求10所述的分栅闪存单元，其特征在于，所述外延层的厚度是250-400埃。

13.依据权利要求10所述的分栅闪存单元，其特征在于，所述外延层的材料是结晶态的硅或者结晶态的硅锗。

14.依据权利要求10所述的分栅闪存单元，其特征在于，还包括位于侧墙介质层与隧穿氧化层之间的耦合氧化层。