CN102637696B - 闪存的存储单元及其形成方法 - Google Patents
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Abstract
一种闪存的存储单元及其形成方法，其中，所述闪存的存储单元包括：半导体衬底；位于半导体衬底表面的绝缘层；位于所述绝缘层表面的浮栅层；位于所述半导体衬底表面且贯穿所述浮栅层和绝缘层的源线层，且所述源线层覆盖所述浮栅层，所述源线层与浮栅层电隔离；位于所述浮栅层和源线层两侧，以及绝缘层表面的控制栅层，且所述控制栅层与源线层和浮栅层电隔离；位于所述控制栅层、源线层和半导体衬底表面的应力层。所述闪存的存储单元运用应力效应能够提高数据的编程效率与读取效率，提高数据的保持力与耐久力，并能够使闪存的存储单元的尺寸进一步缩小。
Description
技术领域
本发明涉及半导体制造领域，尤其涉及一种闪存的存储单元及其形成方法。
背景技术
在目前的半导体产业中，集成电路产品主要可分为三大类型：模拟电路、数字电路和数/模混合电路，其中存储器件是数字电路中的一个重要类型。近年来，在存储器件中，闪存(flash memory)的发展尤为迅速。闪存的主要特点是在不加电的情况下能长期保持存储的信息；且具有集成度高、存取速度快、易于擦除和重写等优点，因而在微机、自动化控制等多项领域得到了广泛的应用。
现有技术中，闪存的存储单元请参考图1，包括：
半导体衬底10；位于所述半导体衬底10表面的源线层11；位于所述源线层11两侧的浮栅层12，且所述浮栅层12通过绝缘层13与所述源线层11以及半导体衬底10电隔离；位于所述浮栅层12和源线层11两侧的控制栅层14，且所述控制栅层14通过绝缘层13和所述浮栅层12和源线层11电隔离。需要说明的是，现有技术为了提高闪存的性能，会在所述控制栅层14和源线层11表面覆盖应力层，以提高闪存的性能。
现有技术覆盖有应力层的闪存对载流子迁移率的提高不强，数据存储时间偏低，导致对闪存的性能提高不大。
更多覆盖有应力层的闪存的存储单元请参考专利号为US 7678662B2的美国专利文件。
发明内容
本发明解决的问题是提供一种闪存的存储单元及其形成方法，用以提高闪存的存储单元的编程效率与读取效率，提高数据的保持力与耐久力，并能够使闪存的存储单元的尺寸进一步缩小。
为解决上述问题，本发明提供一种闪存的存储单元，包括
半导体衬底；
位于半导体衬底表面的绝缘层；
位于所述绝缘层表面的浮栅层；
位于所述半导体衬底表面且贯穿所述浮栅层和绝缘层的源线层，且所述源线层覆盖所述浮栅层，所述源线层与浮栅层电隔离；
位于所述浮栅层和源线层两侧，以及绝缘层表面的控制栅层，且所述控制栅层与源线层和浮栅层电隔离；位于所述控制栅层、源线层和半导体衬底表面的应力层。
可选的，所述应力层的材料为氮化硅。
可选的，所述应力层的厚度为300～1200埃。
可选的，所述源线层、浮栅层和控制栅层的材料为多晶硅。
可选的，所述绝缘层的材料为氧化硅。
可选的，所述源线层通过介质层与下方的浮栅层以及两侧的控制栅层电隔离，且所述介质层为氧化硅-氮化硅-氧化硅的叠层结构。
本发明还提供一种闪存的存储单元的形成方法，包括：
提供半导体衬底；
在所述半导体衬底表面形成第一氧化硅层；
在所述第一氧化硅层表面形成浮栅多晶硅层；
在所述半导体衬底表面形成贯穿所述第一氧化硅层和浮栅多晶硅层的源线层，且所述源线层覆盖部分浮栅多晶硅层，且所述源线层与浮栅多晶硅层电隔离；
以所述源线层为掩膜，去除部分浮栅多晶硅层，并暴露出第一氧化硅层，形成浮栅层；
在所述源线层和浮栅层两侧的第一氧化硅层表面形成控制栅层，且所述控制栅层与所述源线层和浮栅层电隔离；
在所述控制栅层、源线层和半导体衬底表面形成应力层；
对所述应力层以及所述应力层下方的控制栅层、源线层、浮栅层和半导体衬底进行热退火。
可选的，所述应力层的材料为氮化硅。
可选的，所述应力层的厚度为300～1200埃。
可选的，所述热退火的温度为650～1200℃，所述热退火的保护气体为氮气。
可选的，所述源线层、浮栅层和控制栅层的材料为多晶硅。
可选的，所述源线层、浮栅层和控制栅层的形成方法包括：
在所述浮栅多晶硅层表面形成第二氧化硅层；
在所述第二氧化硅层表面形成第一氮化硅层；
刻蚀部分所述第一氮化硅层和第二氧化硅层直至暴露出浮栅多晶硅层为止，形成第一开口；
在所述第一开口侧壁和底部形成介质层；
在所述第一开口两侧的侧壁的介质层表面分别形成多晶硅侧墙，且所述多晶硅侧墙的顶部低于第一氮化硅层的表面；
以所述多晶硅侧墙为掩膜去除部分介质层和浮栅多晶硅层直至暴露出第一氧化硅层表面，形成第二开口；
在所述第二开口的多晶硅侧墙表面形成第一侧墙；
在形成第一侧墙后，在所述第一开口侧壁的第一氮化硅层表面形成第二侧墙，并去除第二开口底部的第一氧化硅层直至暴露出半导体衬底；
在所述第二开口底部的半导体衬底内形成源区；
在所述第一开口和第二开口内填充满多晶硅，形成源线层，且所述源线层的表面与第一氮化硅层的表面齐平；
以源线层为掩膜，去除第一氮化硅层、以及部分第二氧化硅层、浮栅多晶硅层和第一氧化硅层，形成浮栅层并暴露出半导体衬底；
在所述源线层、浮栅层和半导体衬底表面形成绝缘层；
在所述源线层和浮栅层两侧的绝缘层表面形成控制栅层；
以所述控制栅层为掩膜去除半导体衬底和源线层表面的绝缘层和第一氧化硅层。
可选的，所述绝缘层、第一侧墙和第二侧墙的材料为氧化硅。
可选的，所述介质层为氧化硅-氮化硅-氧化硅的叠层结构。
可选的，在去除第一氮化硅层、第二氧化硅层和浮栅多晶硅层之前，刻蚀去除部分源线层，并在刻蚀后的源线层表面形成第三氧化层。
可选的，形成控制栅层之后，在控制栅层两侧的半导体衬底内形成漏区。
与现有技术相比，本发明具有以下优点：
本发明实施例的闪存的存储单元，所述源线层覆盖所述浮栅层，且引入位于所述控制栅层、源线层和半导体衬底表面的应力层，提高了数据的保持力与耐久性，并提高了闪存的存储单元内浮栅和控制栅的沟道载流子迁移率，从而增大了沟道电流，提高编程和读取效率，并为闪存的存储单元的尺寸进一步缩小提供足够的空间。
闪存的存储单元内的浮栅和控制栅的沟道载流子迁移率提高是由于应力层与源线层之间因晶格失配引起的拉应力会通过浮栅层、控制栅层传导到存储单元的沟道区内，从而提高了沟道区的载流子迁移率；其中，所述沟道区为存储单元的半导体衬底内源区和漏区之间的区域；载流子迁移率的提高能够增大存储单元编程时和读取时的电流，从而提高存储单元的编程和读取效率；读取电流的提高还能够增大存储单元编程与擦除时的读取电流的窗口，从而保证上万次擦写仍能保持足够的可分辨率，提高闪存存储单元的耐久性；而且提高载流子迁移率，还能够弥补存储单元的沟道区尺寸缩小时漏电流的增加，从而为减小存储单元的尺寸提供更多的空间；此外，所述源线层覆盖所述浮栅层，能够增大源线层与浮栅层的重叠面积，从而施加于源线层的应力也能更多地传导到浮栅层内，增大应力，使闪存的存储单元的性能更优。
另外，数据的存储时间的提高是由于应力层施加的应力会导致浮栅层内多晶硅的导带能级分裂为高能级和低能级，而电子进入浮栅层时会进入低能级，因此电子从浮栅层进入半导体衬底所需要的能量提高，并且由于能级分裂使得电子在垂直于衬底方向的有效质量增大，使电子更难从浮栅中跃迁出来，电子在浮栅层内保持能力更强，于是闪存的存储单元的数据存储性能提高；此外，由于电子在应力的影响下难以从浮栅中跃迁出来，因此我们可以采用更薄的栅氧化层来隔离浮栅，这样会使我们获得更低的操作电压以及更小的漏电，为进一步缩小存储单元尺寸提供足够的空间。
本发明实施例的闪存的存储单元的形成方法在所述控制栅层、源线层和半导体衬底表面形成应力层并进行热退火，且所形成的源线层覆盖所述浮栅层，使应力层提供的应力更多地传导到浮栅层内，能够提高闪存的存储单元内的载流子迁移率，提高数据保持力；载流子迁移率提高能增大存储单元的编程和读取电流，从而提高存储单元的编程与读取效率，并提高闪存存储单元的耐久性；而载流子迁移率的提高和数据保持力的增加，能够使存储单元具有进一步缩小的空间。
附图说明
图1是现有技术的闪存的存储单元；
图2是本发明实施例闪存的存储单元的形成方法的流程示意图；
图3至图11是本发明实施例闪存的存储单元的形成方法的剖面结构示意图。
具体实施方式
如背景技术所述，现有技术的覆盖有应力层的闪存对载流子迁移率的提高不强，数据存储时间偏低，导致对闪存的性能提高不大。
本发明的发明人进过研究，提出了一种闪存的存储单元，包括：
半导体衬底；位于半导体衬底表面的绝缘层；位于所述绝缘层表面的浮栅层；位于所述半导体衬底表面且贯穿所述浮栅层和绝缘层的源线层，且所述源线层覆盖所述浮栅层，所述源线层与浮栅层电隔离；位于所述浮栅层和源线层两侧，以及绝缘层表面的控制栅层，且所述控制栅层与源线层和浮栅层电隔离；位于所述控制栅层、源线层和半导体衬底表面的应力层。
本发明实施例的闪存的存储单元，所述源线层覆盖所述浮栅层，且引入位于所述控制栅层、源线层和半导体衬底表面的应力层，提高了数据的保持力与耐久性，并提高了闪存的存储单元内浮栅和控制栅的沟道载流子迁移率，从而增大了沟道电流，提高编程和读取效率，并为闪存的存储单元的尺寸进一步缩小提供足够的空间。
闪存的存储单元内的浮栅和控制栅的沟道载流子迁移率提高是由于应力层与源线层之间因晶格失配引起的拉应力会通过浮栅层、控制栅层传导到存储单元的沟道区内，从而提高了沟道区的载流子迁移率；其中，所述沟道区为存储单元半导体衬底内源区和漏区之间的区域；载流子迁移率的提高能够增大存储单元编程时和读取时的电流，从而提高存储单元的编程和读取效率；读取电流的提高还能够增大存储单元编程与擦除时的读取电流的窗口，从而保证上万次擦写仍能保持足够的可分辨率，提高闪存存储单元的耐久性；而且提高载流子迁移率，还能够弥补存储单元的沟道区尺寸缩小时漏电流的增加，从而为减小存储单元的尺寸提供更多的空间；此外，所述源线层覆盖所述浮栅层，能够增大源线层与浮栅层的重叠面积，从而施加于源线层的应力也能更多地传导到浮栅层内，增大应力，使闪存的存储单元的性能更优。
另外，数据的存储时间的提高是由于应力层施加的应力会导致浮栅层内多晶硅的导带能级分裂为高能级和低能级，而电子进入浮栅层时会进入低能级，因此电子从浮栅层进入半导体衬底所需要的能量提高，并且由于能级分裂使得电子在垂直于衬底方向的有效质量增大，使电子更难从浮栅中跃迁出来，电子在浮栅层内保持能力更强，于是闪存的存储单元的数据存储性能提高；此外，由于电子在应力的影响下难以从浮栅中跃迁出来，因此我们可以采用更薄的栅氧化层来隔离浮栅，这样会使我们获得更低的操作电压以及更小的漏电，为进一步缩小存储单元尺寸提供足够的空间。
本发明的发明人还提供了一种闪存的存储单元的形成方法，请参考图2，为本发明实施例闪存的存储单元的形成方法的流程示意图，包括：
步骤S101，提供半导体衬底；
步骤S102，在所述半导体衬底表面形成第一氧化硅层；在所述第一氧化硅层表面形成浮栅多晶硅层；
步骤S103，在所述半导体衬底表面形成贯穿所述第一氧化硅层和浮栅多晶硅层的源线层，且所述源线层覆盖部分浮栅多晶硅层，且所述源线层与浮栅多晶硅层电隔离；
步骤S104，以所述源线层为掩膜，去除部分浮栅多晶硅层，并暴露出第一氧化硅层，形成浮栅层；
步骤S105，在所述源线层和浮栅层两侧的第一氧化硅层表面形成控制栅层，且所述控制栅层与所述源线层和浮栅层电隔离；
步骤S106，在所述控制栅层、源线层、介质层和半导体衬底表面形成应力层；
步骤S107，对所述应力层以及所述应力层下方的控制栅层、源线层和半导体衬底进行热退火。
本发明实施例的闪存的存储单元的形成方法在所述控制栅层、源线层和半导体衬底表面形成应力层并进行热退火，且所形成的源线层覆盖所述浮栅层，使应力层提供的应力更多地传导到浮栅层内，能够提高闪存的存储单元内的载流子迁移率，提高数据保持力；载流子迁移率提高能增大存储单元的编程和读取电流，从而提高存储单元的编程与读取效率，并提高闪存存储单元的耐久性；而载流子迁移率的提高和数据保持力的增加，能够使存储单元具有进一步缩小的空间。
以下将结合具体实施例对本发明实施例的闪存的存储单元的形成方法进行说明，请参考图3至图11为本发明实施例闪存的存储单元的形成方法的剖面结构示意图。
请参考图3，提供半导体衬底100，在所述半导体衬底100表面形成第一氧化硅层101，在所述第一氧化硅层101表面形成浮栅多晶硅层102，在所述浮栅多晶硅层102表面形成第二氧化硅层103，在所述第二氧化硅层103表面形成第一氮化硅层104。
所述半导体衬底100的材料为硅、硅锗或碳化硅，所述半导体衬底100用于为后续工艺提供工作平台。
所述第一氧化硅层101和第二氧化硅层103的形成工艺为沉积工艺或热氧化工艺；所述浮栅多晶硅层102的形成工艺为选择性外延沉积工艺；所述第一氮化硅层104的形成工艺为沉积工艺，较佳的是化学气相沉积工艺。
所述浮栅多晶硅层102用于在后续工艺中形成浮栅层；所述第一氧化硅层101用于隔离半导体衬底100和后续工艺形成的浮栅层；所述第一氮化硅层104用于为后续形成的源线层和控制栅层占据空间，所述第一氮化硅层的厚度为3000～5000埃。
请参考图4，刻蚀部分所述第一氮化硅层104和第二氧化硅层103直至暴露出浮栅多晶硅层102为止，形成第一开口105。
所述第一开口105的形成工艺为，在所述第一氮化硅层104表面形成光刻胶层，并曝光显影所述光刻胶层，暴露出第一开口105对应位置的第一氮化硅层104表面；以剩余的光刻胶层为掩膜通过干法刻蚀或湿法刻蚀去除第一氮化硅层104和第二氧化硅层103直至暴露出浮栅多晶硅层102为止，形成第一开口105；所述第一开口105用于在后续工艺中形成源线层，使所后续工艺形成的源线层的一部分与后续工艺形成的浮栅层重叠；浮栅层与源线层的重叠，能够在后续工艺形成应力层后，使应力通过源线层传到浮栅层上，从而提高了使存储单元的性能提高。
请参考图5，在所述第一开口105侧壁和底部形成介质层106，在所述第一开口105两侧的侧壁的介质层106表面分别形成多晶硅侧墙107，且所述多晶硅侧墙107的顶部低于第一氮化硅层104的表面。
所述介质层106为氧化硅-氮化硅-氧化硅的叠层结构，所述氧化硅-氮化硅-氧化硅的叠层结构能够保证介质层106的物理厚度，从而减少后续工艺形成的浮栅层与源线层之间漏电流；另一方面，所述氧化硅-氮化硅-氧化硅的叠层结构能降低介质层106的电学厚度，从而增加后续工艺形成的源线层与浮栅层之间的电容，进而提高浮栅层上的耦合电压，载流子在源线层和浮栅层之间的隧穿几率提高，所形成的闪存的存储单元的性能提高。
所述多晶硅侧墙107的形成工艺为：在所述第一氮化硅层104和第一开口105内的介质层106的表面选择性外延沉积形成多晶硅层，对所述多晶硅层进行回刻蚀工艺，形成多晶硅侧墙107；所述多晶硅侧墙107作为后续形成的源线层的一部分，且为与后续工艺形成的与浮栅层重叠的源线层的一部分；当浮栅层与源线层的一部分重叠，在后续工艺形成应力层后，应力会通过源线层传到浮栅层，从而提高了使存储单元的性能提高。
请参考图6，以所述多晶硅侧墙107为掩膜去除部分介质层106和浮栅多晶硅层102直至暴露出第一氧化硅层101表面，形成第二开口108。
所述去除部分介质层106和浮栅多晶硅层102的工艺为刻蚀工艺，较佳的是干法刻蚀工艺。
需要说明的是，去除部分介质层106时，所述第一开口105侧壁的介质层106的氧化硅-氮化硅-氧化硅的叠层结构中，一层氮化硅和一层氧化硅被刻蚀去除，且剩余一层氧化硅；所述剩余的氧化硅用以在后续刻蚀去除浮栅多晶硅层102的工艺中保护所述第一开口105的侧壁表面；具体地，首先以各向同性的干法刻蚀工艺，以所述多晶硅侧墙107为掩膜去除介质层中的一层氮化硅和一层氧化硅，再通过各向异性的干法刻蚀工艺去除第一开口底部的剩余的介质层106内的氧化硅和浮栅多晶硅层102，直至暴露出第一氧化硅层101表面。
请参考图7，在所述第二开口108的多晶硅侧墙107表面形成第一侧墙109，在所述第一开口105侧壁的第一氮化硅层104表面形成第二侧墙110，并去除第二开口108底部的第一氧化硅层101直至暴露出半导体衬底100；在所述第二开口108底部的半导体衬底100内形成源区(未示出)。
所述第一侧墙109和第二侧墙110的材料为氧化硅；所述第一侧墙109和第二侧墙110的形成方法为：在所述第一开口105和第二开口108内壁表面，以及第一氮化硅层104表面形成氧化硅层，通过回刻蚀工艺在第二开口108内侧壁的多晶硅侧墙107表面形成第一侧墙109，在所述第一开口105侧壁的第一氮化硅层104表面形成第二侧墙110；其中，所述第二侧墙110包括了前道工艺在第一开口105侧壁的第一氮化硅层104表面剩余的氧化硅层。
所述第一侧墙109用于隔离后续工艺形成的浮栅层以及源线层。
所述源区的形成工艺为：以所述第一侧墙109为掩膜去除第二开口108底部的第一氧化硅层101并暴露出半导体衬底100后，对第二开口108底部的半导体衬底100进行离子注入形成源区；离子注入的离子为p型或n型，较佳的为n型离子，当所注入的离子为n型时，所形成的闪存的存储单元的载流子为电子，而电子的迁移率较空穴高，所形成的闪存的存储单元的性能更佳。
请参考图8，在所述第一开口105(请参考图7)和第二开口108(请参考图7)内填充满多晶硅，形成源线层112，且所述源线层112的表面与第一氮化硅层104的表面齐平。
所述源线层112的形成工艺为：在所述第一开口105和第二开口108，以及第一氮化硅层104表面选择性外延沉积多晶硅，使所述多晶硅填充满第一开口105和第二开口108；通过化学机械抛光工艺平坦化高于源线层112表面的多晶硅；其中，前道工艺形成的晶硅侧墙107(请参考图7)成为源线层112的一部分，使所形成的源线层112的一部分与后续工艺形成的浮栅层重叠，在后续工艺形成应力层后，应力会通过源线层传到浮栅层上，从而提高了闪存的存储单元的性能提高。
请参考图9，以源线层112为掩膜，去除第一氮化硅层104，以及部分第二氧化硅层103、浮栅多晶硅层102和第一氧化硅层101(请参考图8)，形成浮栅层113并暴露出半导体衬底100；在所述源线层112、浮栅层113和半导体衬底100表面形成绝缘层116。
所述浮栅层113的形成方法为：通过热氧化工艺或沉积工艺在所述源线层112表面形成保护层(未示出)；较佳的，在形成保护层之前先适当降低所述源线层112的高度；较佳的，所述保护层的材料为氧化硅；通过干法刻蚀工艺，以源线层112为掩膜，去除第一氮化硅层104以及部分第二氧化硅层103；需要说明的是，在去除第二氧化硅层103时，介质层106(图8所示)中与第一氮化硅层104相接触的一层氧化硅同时被去除；之后，通过各向异性的干法刻蚀工艺，以源线层112为掩膜，去除部分浮栅多晶硅层102和第一氧化硅层101，形成浮栅层113；之后完全去除保护层。
所述绝缘层116的材料为氧化硅，所述绝缘层116形成工艺：通过沉积工艺在所述源线层112、浮栅层113、半导体衬底100以及介质层106中的氮化硅表面形成覆盖氧化硅；其中，介质层106中的氮化硅表面的绝缘层116成为介质层106的一部分，使所述介质层106重新形成氧化硅-氮化硅-氧化硅的叠层结构。
请参考图10，在所述源线层112和浮栅层113两侧形成控制栅层114，以所述控制栅层114为掩膜去除半导体衬底100和源线层112表面的绝缘层116。
所述控制栅层114的材料为多晶硅，所述控制栅层114的形成工艺为：在所述绝缘层116和介质层106表面选择性外延沉积多晶硅，通过回刻蚀工艺形成控制栅层114。
需要说明的是，在形成控制栅层114并去除绝缘层116后，需要对控制栅层116两侧的半导体衬底内进行离子注入形成漏区(未示出)；离子注入的工艺为：首先以控制栅层114和源线层112为掩膜，对半导体衬底100进行轻掺杂离子注入；之后在所述控制栅层114两侧形成第三侧墙(未示出)，以所述第三侧墙为掩膜进行重掺杂离子注入；最后去除第三侧墙；其中，离子注入的离子为p型或n型，较佳的为n型离子，当所注入的离子为n型时，所形成的闪存的存储单元的载流子为电子，而电子的迁移率较空穴高，所形成的闪存的存储单元的性能更佳。
请参考图11，在所述控制栅层114、源线层112和半导体衬底100表面形成应力层115。
所述应力层115的材料为氮化硅，所述应力层115的厚度为300～1200埃，所述应力层115的形成工艺为沉积工艺，较佳的为等离子体增强化学气相沉积工艺(PECVD)，低压化学气相沉积工艺(LPCVD)或常压化学气相沉积工艺(APCVD)。
具体的，所述沉积工艺参数包括：反应气体包括硅源气体、氮源气体和载气；所述硅源气体为硅烷、TMS、TDMAS、BTBAS、DCS中的一种或多种组合；所述氮源气体为NH3和N2中的一种或两种组合；所述载气为氮气、氦气或氩气；所述硅源气体的流量为5～100sccm，所述氮源气体的流量为10～200sccm，所述载气的流量为5000～30000sccm；反应温度为400～600℃。
继续请参考图11，对所述应力层115以及所述应力层115下方的控制栅层114、浮栅层113、源线层112和半导体衬底100进行热退火。
所述热退火的温度为650～1200℃，所述热退火的保护气体为氮气。
在经过热退火之后，应力层115和源线层112之间会产生晶格失配，而所述晶格失配会对所属源线层112产生向两边拉伸的拉应力；所述拉应力会通过源线层112传导到浮栅层113，并进一步传导到半导体衬底100内，则源区与漏区之间的沟道区受到应力影响，使载流子在沟道区内的迁移率提高，从而改善闪存的存储单元内的性能；而且，由于一部分源线层112与浮栅层113重叠，则应力层115对所述源线层112产生的应力会通过源线层112更多地传到浮栅层113上；而载流子迁移率的提高，能够提高数据的保持力，且能够使闪存的存储单元的尺寸进一步缩小。
闪存的存储单元内的载流子迁移率提高能够增大存储单元编程和读取电流，从而提高存储单元的编程与读取效率；而且编程和读取电流的提高还能够增大存储单元编程与擦除时的读取电流的窗口，从而保证上万次擦写仍能保持足够的可分辨率，提高闪存存储单元的耐久性；而且提高载流子迁移率，还能够弥补存储单元的沟道区宽度缩小时电流的减少，从而为减小存储单元的尺寸提供更多的空间。
另外，数据的存储时间的提高是由于应力层115施加的应力会导致浮栅层113内多晶硅的导带能级分裂为高能级和低能级，而电子进入浮栅层113时会进入低能级，因此电子从浮栅层113进入半导体衬底100所需要的能量提高，并且由于能及分裂似的电子在垂直于半导体衬底100方向的有效质量增大，使电子更难从浮栅层113中跃迁出来，电子在浮栅层113内滞留的时间更长，滞留能力更强，于是闪存的存储单元的数据存储性能提高；此外，由于电子在应力的影响下难以从浮栅层113中跃迁出来，因此我们可以采用更薄的第一氧化硅层101来隔离浮栅，这样会使我们获得更低的操作电压以及更小的漏电，为进一步缩小存储单元尺寸提供足够的空间。
本实施例所述闪存的存储单元的形成方法在所述控制栅层114、源线层112、半导体衬底100表面形成应力层115，且源线层112的一部分与浮栅层113重叠，能够提高所形成的闪存的存储单元内沟道的载流子迁移率，并提高数据的保持能力；载流子迁移率提高，能提高存储单元的编程和读取电流，从而提高存储单元的编程与读取效率，并提高闪存存储单元的耐久性；使存储单元能够进一步缩小，提高所形成的闪存的存储单元的密度。
基于本实施例所述闪存的存储单元的形成方法所形成的闪存的存储单元，请参考图11，包括：
半导体衬底100；位于半导体衬底100表面的第一氧化层101；位于所述第一氧化层101表面的浮栅层113；位于所述半导体衬底100表面且贯穿所述浮栅层113和第一氧化层101层的源线层112，且所述源线层112覆盖所述浮栅层113，所述源线层112通过介质层106与下方的浮栅层113电隔离；位于所述半导体衬底100和浮栅层113表面的绝缘层116；位于所述浮栅层113和源线层112两侧，以及绝缘层116表面的控制栅层114，且所述控制栅层114与源线层112通过介质层106电隔离；位于所述控制栅层114、源线层112和半导体衬底100表面的应力层115。
所述源线层112、浮栅层113和控制栅层114的材料为多晶硅；所述第一侧墙109和绝缘层116的材料为氧化硅。
所述源线层112通过介质层106与下方的浮栅层113以及两侧的控制栅114层电隔离，且所述介质层106为氧化硅-氮化硅-氧化硅的叠层结构，所述氧化硅-氮化硅-氧化硅的叠层结构能够保证介质层106的物理厚度，从而减少源线层112与浮栅层113之间的漏电流；另一方面，所述氧化硅-氮化硅-氧化硅的叠层结构能降低介质层106的电学厚度，从而增加源线层112与浮栅层113之间的电容，进而提高浮栅层113上的耦合电压，载流子在源线层112和浮栅层113之间的隧穿几率提高，所形成的闪存的存储单元的性能提高。
所述应力层115的材料为氮化硅，所述应力层115的厚度为300～1200埃；所述应力层115和源线层112之间会产生晶格失配，而所述晶格失配会对所述源线层112产生向两边拉伸的拉应力，从而改善闪存的存储单元内的性能；而且，由于一部分源线层112与浮栅层113重叠，则应力层115对所述源线层112产生的应力不止通过源线层112传导到半导体衬底100的沟道区内，还会通过源线层112传到浮栅层113上，再进一步通过浮栅层113传导到控制栅114上，从而提高了闪存的存储单元内的载流子迁移率，提高了数据的保持力，且能够使闪存的存储单元的尺寸进一步缩小。
所述应力层115能够改善闪存的存储单元内的性能是由于：应力层115提供的拉应力会通过源线层112传到浮栅层113上，并通过浮栅层113进一步传递到控制栅层114以及半导体衬底100的沟道区内，从而能够提高所形成的闪存的存储单元内沟道的载流子迁移率，并提高数据的；载流子迁移率提高，能提高存储单元的编程和读取电流，从而提高存储单元的编程与读取效率，并提高闪存存储单元的耐久性；使存储单元能够进一步缩小，提高所形成的闪存的存储单元的密度。
本实施例所述闪存的存储单元引入位于所述控制栅层114、源线层112和半导体衬底100表面的应力层115，且所述源线层112的一部分与浮栅层113重叠，使应力层115提供的拉应力不止通过源线层112传导到半导体衬底100的沟道区内，还能传递到浮栅层113内，并通过浮栅层113传导到沟道区内，从而半导体衬底100内的沟道区受到的应力更大，提高了闪存的存储单元载流子迁移率，并提高闪存的存储单元的性能。
综上所述，本发明实施例的闪存的存储单元，所述源线层覆盖所述浮栅层，且引入位于所述控制栅层、源线层和半导体衬底表面的应力层，提高了数据的保持力与耐久性，并提高了闪存的存储单元内浮栅和控制栅的沟道载流子迁移率，从而增大了沟道电流，提高编程和读取效率，并为闪存的存储单元的尺寸进一步缩小提供足够的空间。
闪存的存储单元内的浮栅和控制栅的沟道载流子迁移率提高是由于应力层与源线层之间因晶格失配引起的拉应力会通过浮栅层、控制栅层传导到存储单元的沟道区内，从而提高了沟道区的载流子迁移率；其中，所述沟道区为存储单元半导体衬底内源区和漏区之间的区域；载流子迁移率的提高能够增大存储单元编程时和读取时的电流，从而提高存储单元的编程和读取效率；读取电流的提高还能够增大存储单元编程与擦除时的读取电流的窗口，从而保证上万次擦写仍能保持足够的可分辨率，提高闪存存储单元的耐久性；而且提高载流子迁移率，还能够弥补存储单元的沟道区尺寸缩小时漏电流的增加，从而为减小存储单元的尺寸提供更多的空间；此外，所述源线层覆盖所述浮栅层，能够增大源线层与浮栅层的重叠面积，从而施加于源线层的应力也能更多地传导到浮栅层内，增大应力，使闪存的存储单元的性能更优。
另外，数据的存储时间的提高是由于应力层施加的应力会导致浮栅层内多晶硅的导带能级分裂为高能级和低能级，而电子进入浮栅层时会进入低能级，因此电子从浮栅层进入半导体衬底所需要的能量提高，并且由于能级分裂使得电子在垂直于衬底方向的有效质量增大，使电子更难从浮栅中跃迁出来，电子在浮栅层内保持能力更强，于是闪存的存储单元的数据存储性能提高；此外，由于电子在应力的影响下难以从浮栅中跃迁出来，因此我们可以采用更薄的栅氧化层来隔离浮栅，这样会使我们获得更低的操作电压以及更小的漏电，为进一步缩小存储单元尺寸提供足够的空间。
本发明实施例的闪存的存储单元的形成方法在所述控制栅层、源线层和半导体衬底表面形成应力层并进行热退火，且所形成的源线层覆盖所述浮栅层，使应力层提供的应力更多地传导到浮栅层内，能够提高闪存的存储单元内的载流子迁移率，提高数据保持力；载流子迁移率提高能增大存储单元的编程和读取电流，从而提高存储单元的编程与读取效率，并提高闪存存储单元的耐久性；而载流子迁移率的提高和数据保持力的增加，能够使存储单元具有进一步缩小的空间。
虽然本发明实施例如上所述，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。
Claims (9)
1.一种闪存的存储单元的形成方法，其特征在于，包括：
提供半导体衬底；
在所述半导体衬底表面形成第一氧化硅层；
在所述第一氧化硅层上表面形成浮栅多晶硅层；
在所述半导体衬底表面形成贯穿所述第一氧化硅层和浮栅多晶硅层的源线层，且所述源线层覆盖部分浮栅多晶硅层，且所述源线层与浮栅多晶硅层电隔离；
以所述源线层为掩膜，去除部分浮栅多晶硅层，并暴露出第一氧化硅层，形成浮栅层；
在所述源线层和浮栅层两侧的第一氧化硅层表面形成控制栅层，且所述控制栅层与所述源线层和浮栅层电隔离；
在所述控制栅层、源线层和半导体衬底表面形成应力层；
对所述应力层以及所述应力层下方的控制栅层、源线层、浮栅层和半导体衬底进行热退火；
其中，所述源线层、浮栅层和控制栅层的形成方法包括：
在所述浮栅多晶硅层表面形成第二氧化硅层；
在所述第二氧化硅层表面形成第一氮化硅层；
刻蚀部分所述第一氮化硅层和第二氧化硅层直至暴露出浮栅多晶硅层为止，形成第一开口；
在所述第一开口侧壁和底部形成介质层；
在所述第一开口两侧的侧壁的介质层表面分别形成多晶硅侧墙，且所述多晶硅侧墙的顶部低于第一氮化硅层的表面；
以所述多晶硅侧墙为掩膜去除部分介质层和浮栅多晶硅层直至暴露出第一氧化硅层表面，形成第二开口；
在所述第二开口的多晶硅侧墙表面形成第一侧墙；
在形成第一侧墙后，在所述第一开口侧壁的第一氮化硅层表面形成第二侧墙，并去除第二开口底部的第一氧化硅层直至暴露出半导体衬底；
在所述第二开口底部的半导体衬底内形成源区；
在所述第一开口和第二开口内填充满多晶硅，形成源线层，且所述源线层的表面与第一氮化硅层的表面齐平；
以源线层为掩膜，去除第一氮化硅层、以及部分第二氧化硅层、浮栅多晶硅层和第一氧化硅层，形成浮栅层并暴露出半导体衬底；
在所述源线层、浮栅层和半导体衬底表面形成绝缘层；
在所述源线层和浮栅层两侧的绝缘层表面形成控制栅层；
以所述控制栅层为掩膜去除半导体衬底和源线层表面的绝缘层和第一氧化硅层。
2.如权利要求1所述闪存的存储单元的形成方法，其特征在于，所述应力层的材料为氮化硅。
3.如权利要求1所述闪存的存储单元的形成方法，其特征在于，所述应力层的厚度为300～1200埃。
4.如权利要求1所述闪存的存储单元的形成方法，其特征在于，所述热退火的温度为650～1200℃，所述热退火的保护气体为氮气。
5.如权利要求1所述闪存的存储单元的形成方法，其特征在于，所述源线层、浮栅层和控制栅层的材料为多晶硅。
6.如权利要求1所述闪存的存储单元的形成方法，其特征在于，所述绝缘层、第一侧墙和第二侧墙的材料为氧化硅。
7.如权利要求1所述闪存的存储单元的形成方法，其特征在于，所述介质层为氧化硅-氮化硅-氧化硅的叠层结构。
8.如权利要求1所述闪存的存储单元的形成方法，其特征在于，在去除第一氮化硅层、第二氧化硅层和浮栅多晶硅层之前，刻蚀去除部分源线层，并在刻蚀后的源线层表面形成第三氧化层。
9.如权利要求1所述闪存的存储单元的形成方法，其特征在于，形成控制栅层之后，在控制栅层两侧的半导体衬底内形成漏区。
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| ASS | Succession or assignment of patent right |
Owner name: SHANGHAI HUAHONG GRACE SEMICONDUCTOR MANUFACTURING Free format text: FORMER OWNER: HONGLI SEMICONDUCTOR MANUFACTURE CO LTD, SHANGHAI Effective date: 20140408 |
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| C41 | Transfer of patent application or patent right or utility model | ||
| TA01 | Transfer of patent application right |
Effective date of registration: 20140408 Address after: 201203 Shanghai city Zuchongzhi road Pudong New Area Zhangjiang hi tech Park No. 1399 Applicant after: Shanghai Huahong Grace Semiconductor Manufacturing Corporation Address before: Zuchongzhi road in Pudong Zhangjiang hi tech park Shanghai city Pudong New Area No. 1399 201203 Applicant before: Hongli Semiconductor Manufacture Co., Ltd., Shanghai |
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| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant |