CN101331597A - 具有应力层的存储单元 - Google Patents

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Abstract

本发明公开了一种存储单元。该存储单元包括p掺杂衬底，在该衬底上具有一对间隔分开的n掺杂区域，所述n掺杂区域形成围绕沟道的源极和漏极。位于沟道上的叠层顺序地包括(i)隧道氧化物层，(ii)浮栅，(iii)栅极间电介质，以及(iv)控制栅。多晶硅层位于源极和漏极上。覆盖该叠层的覆盖层包括间隔垫层和前金属沉积层。可选地，接点用于每个接触源极、漏极和硅化物层，并且每个接点具有暴露部分。浅隔离沟槽设置在n掺杂区域周围，该沟槽包括具有至少约200MPa的拉伸应力的应力硅氧化物层。在存储单元的操作期间该应力层减少保持在浮栅中的电荷的泄漏。

Description

具有应力层的存储单元
本申请要求享有在2005年12月13日提交的美国临时专利申请号60/750,162的优先权，在此引入其全部内容作为参考。
背景技术
存储器件用于电子元件的内部或外部存储，所述电子元件包括，但不限于计算机、数码照相机、手机、MP3播放器、个人数字助理(PDA)、视频游戏控制台和其他器件。存在不同类型的存储器件，包括易失性存储器和非易失性存储器。易失性存储器件需要稳定的电流以保持其内容，诸如，例如随机存取存储器(RAM)。非易失性存储器件即使在终止对电子元件的供电时，仍保持或存储信息。例如，只读存储器(ROM)可保持用于操作电子器件的指令。EEPROM(电可擦除可编程只读存储器)是一种非易失性只读存储器(ROM)，可通过将其暴露于电荷下可擦除。EEPROM通常包括许多存储单元，每个存储单元具有电绝缘浮栅以存储通过编程或擦除操作传输到浮栅或从其移除的电荷。
一种EEPROM是存储单元，其具有能保持电荷的浮栅场效应晶体管，诸如闪存单元。闪存单元既提供易失性存储器诸如RAM的速度又提供非易失性ROM的数据保持质量。有优势地，存储单元阵列还可利用单个电流脉冲进行电擦除或再编程而不是一次电擦除或再编程一个单元。典型的存储阵列包括成组为可擦除块的大量存储单元。每个存储单元可为通过对浮栅充电的电编程基础并且存储的电荷可通过擦除操作从浮栅移除。因此，存储单元中的数据通过浮栅中有无电荷来确定。
如图1所示，示例性存储单元20包括衬底22，该衬底包括源极24和漏极26，以及两者之间的沟道28。隧道氧化层30允许在源极24和漏极26之间运动的电子移动到保持电荷的浮栅32。栅极间电介质34位于浮栅32之上以及控制栅36位于栅极间电介质34之上。衬底22通常包括p掺杂硅晶片以及都是n掺杂区的源极24和漏极26。浮栅32和控制栅36通常由多晶硅形成，并且栅极间电介质34由硅氧化物/硅氮化物/硅氧化物层形成，共同称为O/N/O栅极。
正在开发具有更高存储密度的闪存单元20以增加数据存储容量并减少制作成本。存储单元20的存储密度和数据存储容量可通过减少该单元的最小特征尺寸来增加。随着存储单元的特征尺寸减少到小于90nm的更小级别，隧道氧化物层30的厚度“t”也相应减小。更薄的隧道氧化物层30允许更低的操作电压，以用于减少从沟道28通过隧道氧化物层30并到达浮栅32的电子运动。用于对存储单元20编程的操作电压越低，则单元20的能耗也越低，而这是期望的。
然而，虽然具有更小特征的存储单元20可提供增加的数据存储容量和减少的能耗，但随着隧道氧化层30变得更薄，单元20的数据保持时间通常不适宜地减少。数据保持时间是编程的电荷保持在单元20的浮栅32中而没有消失的持续时间。通常，浮栅32中的电子在一段时间内逐渐从隧道氧化物层30隧穿返回。单元20的漏电流是在已编程的单元20的存储周期或闲置周期期间由于电子穿过隧道氧化物层30产生的电流。漏电流最终导致存储在单元20中的电荷全部放电，这使得存储在单元20中的数据或信息丢失。更薄的隧道氧化层30中发生的更高的漏电流和增加的电荷隧道效应减少电荷在浮栅中的保持时间。隧道氧化物层30的厚度减少还降低隧道氧化物的质量从而进一步增加漏电流的流动。另外，隧道氧化物层30由于经过连续充电和擦除循环，因此其特性通常随时间降低。
虽然更高的存储密度和降低的能耗是期望的，但还期望增加存储单元20的数据保持时间。例如，已经开发了操作存储单元20的各种方法以减少通过隧道氧化层30的漏电流同时仍使其厚度最小化。例如，在此引入全部内容作为参考的授权给Kao的美国专利No.6,580,640公开了一种操作单元20的方法，其中正电荷放置在单元20的控制栅36上以增加放置在单元20的浮栅32上的电子的数据保持。正电荷造成浮栅32上的电子远离单元20的隧道氧化层30移动从而降低漏电流。虽然这是一种可接受的操作方法，但其需要额外的电力放置正电荷，从而增加单元20的功耗。
因此，期望增加存储单元的存储密度和存储容量同时仍提供可接受的数据保持时间。还期望最小化单元的特征尺寸而没有过量的漏电流。对于节省能源应用而言，使用更少能量的存储单元也是更期望的。
附图说明
参照以下描述、所附的权利要求和示出本发明的实施例的附图，本发明的这些特征和优点将变得更好理解。然而，应当理解每个特征可在本发明中普遍使用，而不仅在特定附图的上下文中，并且本发明包括这些特征的任何组合，其中：
图1(现有技术)是包括闪存结构的存储单元的实施方式的横截面侧视图；
图2是包括应力层以减少相邻衬底层的应力的存储单元的实施方式的横截面侧视图；以及
图3是适合用于在衬底上形成应力层的沉积腔室的实施方式的截面图。
具体实施方式
图2示出包括上覆有多层应力产生层的衬底的存储器件100的示例性实施方式。本发明参照包括具有闪存结构的存储单元110的实施方式的存储器件100进行说明；然而，本发明还可与可存储信息其它类型的存储器件一起使用，如本领域普通技术人员来说将显而易见的，诸如RAM、SRAM(静态随机存取存储器)或DRAM(动态随机存取存储器)结构；因此，本发明不应当限于所示和所述的示例性实施方式。另外，闪存结构还可以是其他结构，包括但不限于在此所示的这些，诸如具有三阱(triple-well)的结构。而且，应当注意在此所述的各种层和结构可以任意次序形成在衬底上，以及制造该结构的工艺不应当限于对该结构进行描述的次序，该次序仅为方便而选择。
存储单元110一般包括p掺杂衬底114，其包括p掺杂硅或其他半导体材料诸如锗、硅锗、砷化镓或其组合。一种类型中，衬底114包括上覆P-外延层116的P++硅晶片。P++硅晶片包括诸如IIIA族元素的p型元素，例如硼，以浓度例如，从约1×1019到约1×1020atoms/cm3掺杂到硅中。上覆P-外延层116包括更低浓度的p型掺杂原子，例如，从约1×1016到约1×1017atoms/cm3。闪存单元结构实质上建立在P-外延层116上。
一个或多个浅隔离沟槽136形成在衬底上以隔离存储单元20的阵列，其将制造在衬底114上。浅沟槽136通过传统的光刻刻蚀工艺形成，例如，通过沉积包括硅氧化物和氮化物层的掩模，对掩模层构图，以及刻蚀掩模特征之间衬底的暴露部分来形成。一层或更多层沟道衬垫层138a、b还可形成在隔离沟槽136的壁140上。例如，第一层138a可以是硅氧化物以及第二层138b可以是硅氮化物。硅氮化物的沟道衬垫层138b可通过在含氧气体和含氧氮化物气体的环境中加热衬底来形成，这还用于使沟道的任何不期望的尖角变圆。浅沟槽136填充有电介质，诸如硅氧化物，其用于使存储单元110与衬底上的其他有源器件电绝缘。虽然将该沟槽作为初始处理步骤进行描述，但是应当注意浅沟槽136可在后续处理步骤中形成。
在本发明的一种实施方式中，沉积在浅沟槽136中的硅氧化物受到应力以在存储单元层上产生拉伸应变，如图2的应变线132示意性示出。硅氧化物在工艺条件下沉积以形成受应力的硅氧化物以及选择该应力层的应力级别以提供周围层中的预期应力幅度。例如，应力层可以受足够高的应力以使至少约0.5GPa或甚至约1GPa的应力引入到沟道层128中。应力硅氧化物施加拉伸应力，其改善在存储单元110的操作期间保持在浮栅154中的电荷的保持特性。例如，应力层可减少电子通过隧道氧化物层150的量子力学隧道效应。当硅沟道层128在单轴拉伸应力下应变时，将减少所述隧道效应的发生。由于NAND和NOR存储单元的保持时间直接与通过电子隧穿隧道氧化物层150并进入沟道128逐渐丢失的电荷相关，因此存储单元的保持时间可得以增加。浮栅154和沟道128两者的多晶硅也可应变以进一步减少由于电子从浮栅154通过隧道氧化层150的隧道效应而引起的漏电流发生。减少的隧穿率不仅增加浮栅154的保持时间，而且其允许存储单元110的更高可量测性(scalability)以具有更小特征和更薄的隧道氧化层150。一般认为电子隧穿率通过使硅的导带和价带分裂以及改变电子的有效质量而减少。因此，减少隧穿率将增加浮栅154的电荷保持时间同时还允许存储单元110的更小特征，这些特性的组合在现有技术的存储单元结构中已经难以实现。
应力硅氧化物利用在沉积工艺期间导致在层中形成固有的拉伸应力的工艺形成。例如，应力硅氧化物可通过高纵深比工艺(HARP)沉积在浅沟槽层136中，HARP是O3/正硅酸乙酯(TEOS)基的次大气压化学气相沉积(SACVD)工艺，其在例如Arghavani等人在2004年5月14日提交的并共同转让给AppliedMaterials(应用材料公司)的美国专利申请No.10/846,734中描述，在此引入其全部内容作为参考。在示例性硅氧化物沉积工艺中，包括臭氧(O3)和正硅酸乙酯(TEOS)的工艺气体激活以在沟槽136中沉积硅氧化物，并且通过后沉积退火工艺调整所沉积层的应力。一种这样的工艺利用包括流速从约10slm到约100slm的O3和流速从约300mgm到约1000mgm的正硅酸乙酯(TEOS)的工艺气体。腔室中的气压从约10到约600Torr(托)。衬底保持在约400到约600℃。
在硅氧化物沉积到沟槽136中后，通过，例如化学机械抛光将过多的沟槽材料去除。沉积时，硅氧化物包括拉伸应力，并且在低温退火后，转变为压缩应力膜，其在沟槽内部保持拉伸应力。已沉积层的拉伸应力级别还可通过工艺参数来控制，并还可通过用紫外或电子辐射处理已沉积层来改变，如下文描述。在一种实施方式中，应力硅氧化物层优选包括至少约200MPa的拉伸应力，甚至从约800MPa到约1GPa。这种转变造成超过最初的200Mpa的拉伸应力转移到浮栅154和沟道128。
为了沉积也可受到应力的硅氮化物，工艺气体包括含氮气体，例如，氮气、氨或其组合；以及含硅气体诸如，例如，硅烷、乙硅烷、三甲基硅烷(TMS)、四二甲氨基硅烷(TDMAS)、双(叔丁基氨基)硅烷(BTBAS)、二氯硅烷(DCS)或其组合。在一个实施方式中，激活的含氮气体以流速，例如，从约10sccm到1000sccm导入腔室中，以及含硅气体以流速，例如从约10sccm到约500sccm导入。工艺气体的压力保持在从约100mTorr到约10Torr。应力硅氮化物层可在400℃并具有至少约1.2GPa的拉伸应力下沉积。应当注意应力硅氮化物可作为硅氮化物层160既沉积在沟道136中又沉积在存储单元周围或沉积在其中之一。暴露于紫外光也可用于从硅氮化物层去除氢以进一步增加该层的拉伸应力级别。
存储单元110包括覆盖在硅衬底上的叠层142以保持或保留电荷。叠层142包括隧道氧化物层150，隧道氧化物层包括厚度小于约100埃，例如，约70到约90埃的硅氧化物，并且利用传统的氧化物形成方法在衬底上形成。非常薄的隧道氧化物层允许电子隧道效应，但这种隧道效应基本上通过围绕存储单元的应力层而减少。用于在存储单元的操作期间保持电荷的浮栅154形成在隧道氧化物层150上并通常由多晶硅组成。
在各种沉积和刻蚀工艺之前或之后，衬底表面可利用传统的化学机械抛光(CMP)方法抛光以平滑其暴露的表面。该CMP方法利用抛光垫和衬底表面之间的抛光液使抛光垫贴着衬底表面摩擦以抛光衬底表面。已抛光的表面被研磨光滑从而有助于上覆层的沉积和构图。
在一种制造方法中，浮栅154用作掩模以形成两个独立且隔开的n+掺杂区域126a、126b，其充当为源极120和漏极124。适合的n型元素包括VA族元素，例如，磷(P)、砷(As)或锑(Sb)。通常，n掺杂区域126a、126b是n+区域，例如，其可在从约10到约1000keV的能量级别和约1到8×1015atoms/cm2的剂量下注入。可执行退火工艺以稳定离子注入的衬底区域。源极120和漏极124限定出两者之间的沟道128，该沟道128是位于源极120和漏极124之间的衬底114的p掺杂区域。在操作中，当电场施加到沟道128之间时，电子从源极120穿过沟道128朝漏极124运动。沟道128的长度，通常测量为源极120和漏极124的内侧相对边之间的距离，通常为约10到约90nm。
栅极间电介质156形成在浮栅154上。栅极间电介质156可以是硅氧化物层，或硅氧化物和硅氮化物的混合物。在优选的实施方式中，栅极间电介质156包括硅氧化物/硅氮化物/硅氧化物层，共同称为O/N/O结构，其可包括，例如，顺序层叠的在下的硅氧化物膜、中间的硅氮化物膜，和在上的硅氧化物膜。控制栅158形成在栅极间电介质156上，控制栅158由通过传统的沉积方法形成的多晶硅形成。为可选的上覆接点(未示出)的更好电接触，硅化物层168形成在控制栅158上。
可选地，在硅化(silicidation)或硅化物(salicidation)工艺中，诸如镍或钴层的金属层，沉积在控制栅158上并加热使得所述金属与下面的硅材料作用以形成硅化物层168。硅化物层168可以由例如，镍硅化物、钨硅化物或钴硅化物组成。
多晶硅层166a、b还可形成在源极120和漏极124上，以分别改善区域120、124和无着点(unlanded)源极触点170和漏极触点(未示出)之间的电接触，其中源极触点170和漏极触点两者通常都包括导电的含金属材料。
可执行额外的注入工艺以形成更高的离子注入级别的区域，一般称为晕圈(halo)或尖端(tip)(未示出)，其用于减少或防止电荷载流子跳跃。
存储单元110进一步包括覆盖层162，该覆盖层具有可包括氮化物间隔垫160、氧化物层164和前金属沉积(PMD)层的多个层，并形成在叠层142之上。应当注意，在不限定本发明的范围下，氮化物间隔垫160和氧化物层164可用作掩模以在衬底114和下面的n掺杂区域126a、126b上形成一层或更多层的多晶硅层166a、166b。前金属沉积层174覆盖分层的叠层以及暴露的衬底部分可包括，例如，硅氮化物层和/或沉积在该硅氮化物层上的电介质层。电介质层可以是，例如，硅氧化物、磷硅酸盐玻璃、硼磷硅酸盐玻璃、硼硅酸盐玻璃以及磷硅酸盐玻璃、臭氧-TEOS衍生的硅氧化物等其他材料。触点170具有暴露部分172，其通过覆盖层162暴露。
在另一实施方式中，叠层142或覆盖层162的至少一层包括在存储单元层上引起拉伸应变的上覆的应力层。例如，上覆的应力层可以是应力硅氮化物层160。如图2所示，间隔垫160的所述应力硅氮化物层将形成在浮栅154和沟道128上从而导致这些层中的应变。所述应力硅氮化物层164可通过如前文描述的等离子体增强CVD气体沉积，其中衬底114暴露于包括含硅气体和含氮气体的工艺气体中。含硅气体可以是，例如，硅烷、乙硅烷、三甲基硅烷(TMS)、TDMAS、双(叔丁基氨基)硅烷(BTBAS)、二氯硅烷(DCS)及其组合。含氮气体可以是例如，氨、氮气及其组合。另外，工艺气体可包括稀释气体，其通常是不反应气体，诸如氮气、氦或氩。氮气也可用作稀释气体且至少部分为含氮气体。气体激发器，诸如例如，RF(射频)或微波激发器激发气体，以将硅氮化物沉积在衬底上。选择诸如温度、气体激发器功率级别、气体流速和流量比和压力的工艺参数以提供具有预期类型的和应力幅度的应力硅氮化物。示例性工艺包括，例如，包括以流速从约5到约100sccm的硅烷，以及以流速从约10到约200sccm的氨的工艺气体。工艺气体还可包括以流速从约5000到约30,000sccm的氮气。当沉积硅氧氮化物材料时，工艺气体还可包括诸如含氧气体，例如氧气的额外气体。除非另外指出，在这些工艺中，典型的气压是从约3到约10Torr；衬底温度从约300到600℃；电极间距从约5mm(200mil)到约12mm(600mil)；以及射频功率级别从约5到100瓦。衬底温度影响所沉积的硅氮化物层的应力值。在约400℃的温度下，所沉积的硅氮化物具有略高于800MPa的拉伸应力值；在约475℃的更高温度下，测得1100MPa的拉伸应力值；以及在约550℃的温度下，测得1200MPa的拉伸应力值。
在沉积后还可对应力氧化物或氮化物层进行处理以改变所述层中的应力，例如通过经过紫外或电子束暴露而修改应力层中的氢含量。用于沉积具有预期类型和应力幅度的硅氮化物和其他层的方法的实施例在Balseanu等人在2004年11月16日提交的题为“DECOMPOSITION AND TREATMENT OFTENSILE AND COMPRESSIVE STRESSED LAYERS(拉伸和压缩应力层的分解和处理)”临时专利申请No.60/628,600中，以及Balseanu等人在2005年2月11日提交的题为“TENSILE AND COMPRESSIVE STRESSES MATERIALSFOR SEMICONDUCTORs(用于半导体的拉伸和压缩应力材料)美国专利申请No.11/055,936中得到描述，在此引入其两者的全部内容作为参考。高温、低压热CVD工艺提供具有至少约1.7GPa的拉伸应力的硅氮化物，例如，在400℃下的等离子体增强CVD工艺，提供1.8GPa的拉伸应力。
适宜的单波长紫外源包括准分子紫外源，其提供172nm或222nm的单一紫外波长。适宜的宽带源产生具有从约200到约400nm的波长的紫外辐射。这样的紫外源可从美国Fusion公司或美国Nordson公司获得。应力硅氮化物材料可暴露于具有其他波长的紫外辐射中，其所述波长通过包含当电激发时在特定波长下辐射的气体的灯产生。例如，适宜的紫外灯可包括Xe(氙)气体，其产生具有172nm的波长的紫外辐射。在其他实施方式中，该灯可包括具有不同的相应波长的其他气体，例如，汞灯在243nm的波长处产生辐射，氘灯在140nm的波长处产生辐射，以及KrCL2在222nm的波长处产生辐射。
电子束曝光条件取决于所施加的总剂量，应用于沉积材料的电子束能量，以及电子束电流密度。在一个实施方式中，电子束曝光在从约10-5到约10-2Torr的真空下，以及衬底温度在从约100℃到约400℃范围下进行。曝光能量可以在从约0.1到约100keV的范围内，以及电子束电流典型地从约1到约100,000μC/cm2的范围内。所选的剂量和能量将与待处理的沉积材料的厚度成正比。一般地，电子束曝光将持续约0.5分钟到约10分钟。还可选择通过电子束提供的电子的剂量能量以获得所沉积的硅氮化物材料中的预定应力值。
在图3中示意性示出衬底处理腔室200的一般实施方式，其可用于在衬底114上形成各种不同材料层，诸如例如，用于后续硅化物的氮化物、氧化物或金属层的沉积。虽然示例性腔室200用于说明本发明，但对于本领域技术人员来说显然也可使用具有不同组件和结构的其他腔室，并且单独的工艺腔室可用于半导体器件制造工艺中的单独步骤。例如，一个腔室可提供用于在衬底114上形成应力硅氧化物层，以及另一腔室用于沉积应力硅氮化物。因此，本发明的范围不应当限制于在此提供的衬底处理腔室的示例性实施方式。
图3所示的衬底处理腔室200适合于使用化学气相沉积工艺处理诸如硅晶片的衬底114以沉积一层或更多应力层。腔室200包括包围处理区203的罩壁202。在处理循环中，衬底114通过诸如，例如，机械臂的衬底传送206经过入口210放置在衬底支架204上。衬底支架204可移动到较低位置，以便装载或卸载，并可包括封闭式电极207。衬底支架204可通过加热器201加热，其可以是电阻加热元件(如图所示)、加热灯(未示出)或等离子体自身。衬底支架204通常包括陶瓷结构，其具有接收表面以容纳衬底114。在使用中，直流电压施加给加热器201。衬底支架204中的电极207还可用于将衬底114与支架204静电夹持。衬底支架204还可包括一个或多个环(未示出)其至少部分围绕支架204上的衬底114的外围。
在装载有衬底的支架204升高到处理位置后，更靠近气体分配器208以提供其之间的预期间隔。气体分配器208是位于处理区203上方的喷头，用于分配其中的工艺气体。气体分配器208能够将第一和第二工艺气体的独立气流单独分配给处理区203，而在它们导入到处理区之前不会混合所述气体流，或者在将预混合的工艺气体提供给处理区203之前预先混合该工艺气体。第一和第二气体供应224a、224b经由气体管道232a、232b和气阀244a、244b输送来自第一和第二气体源228a、228b的工艺气体，其中气阀224a、224b控制将工艺气体供应给腔室200的第一和第二气体入口211a、211b的气体流动。
腔室200还包括气体排放口282以将废弃的工艺气体和副产物从腔室200去除并保持处理区203中工艺气体的预定压力。在一个实施方式中，气体排放口282包括排气管道284，其接收来自处理区203的废弃的工艺气体、排气口285、节流阀286以及一个或多个排气泵288以控制腔室200中工艺气体的压力。排气泵288可包括一个或多个涡轮分子泵、低温泵、低真空泵或组合功能泵。腔室200还可包括贯穿腔室200的底壁270的进气口272以将净化气体输送给腔室200。净化气体通常从进气口272经过衬底支架204向上流动以在处理期间保护支架204的表面和其他腔室组件避免不期望的沉积。
腔室200还包括控制腔室200的活动和操作参数的控制器296。控制器296可包括，例如，处理器和存储器。处理器执行腔室控制软件，诸如存储在存储器中的计算机程序。存储器可以是硬盘驱动器、只读存储器、闪存或其他类型的存储器。控制器296还可包括其他组件，诸如软盘驱动器和机架。机架可包括单片计算机、模拟和数字输入/输出板、接口板和步进电机控制器板。腔室控制软件包括指示时序、气体混合、腔室压力、腔室温度、微波功率级别、高频功率级别、底座位置和特定工艺的其他参数的指令集。腔室200还包括电源298以将功率输送给各种腔室组件诸如，例如，电极207、加热器201或其他腔室组件。腔室200还可具有各种传感器，诸如温度感应热电偶(图中未示出)、或干涉仪(图中也未示出)以检测腔室200内的组件或衬底表面的温度。温度传感器和干涉仪能将其数据传递给腔室控制器296，其然后利用温度数据以控制处理腔室200的温度，例如，通过控制衬底支架204中的电阻加热元件201。
用于为浅沟槽隔离沉积应力硅氧化物的详细示例性工艺包括两个步骤，间隙填充工艺和块填充工艺。在间隙填充工艺中，臭氧以流速18slm到27slm供应以形成12％重量百分比到17％重量百分比的工艺气体，以及TEOS以300mgm到2700mgm供应。腔室中的气压设置在约600Torr。衬底维持在约540℃的温度下，衬底和喷头气体分配器之间的间距是约300mil。在块填充工艺中，臭氧以从约18slm的流速提供以形成约12.5％重量百分比的工艺气体，以及TEOS在流速6000mgm到9000mgm提供。衬底维持在约540℃的温度下，以及衬底和喷头气体分配器之间的间距为约130mil到约170mil300mil。腔室中的气压是约600Torr。
可选地，在其他工艺中，腔室中的工艺气体可在等离子体工艺中通过气体激发器212激活，该气体激发器将电磁能量，例如，高频电压能量耦合以由工艺气体形成等离子体。为了激发第一工艺气体，气体激发器212包括施加在(i)位于支架204中的电极207，以及(ii)可以是气体分配器208或腔室壁202的第二电极209之间的电压。施加给电极207、209的电压将能量与处理区203中的工艺气体电容耦合。在一个实施方式中，电压在频率从350KHz到约60MHz以及功率级别从约10到约1000W下施加给第一电极207，同时第二电极209接地或浮置。气体激发器212还可是感应线圈(未示出)。电源298可用于当需要等离子体时施加所需的电压。
虽然对闪存单元结构进行了描述，但本发明还可用于其他结构中。例如，衬底114还可包括非易失性存储单元，作为连接到RAM单元的后备存储器以使正常操作的易失性单元独立于后备电源，DRAM和非易失性器件的组合称为影子RAM(shadow RAM)。例如，在授权给DiMaria的美国专利No.4,471,471，其全部内容引用在此作为参考，中公开了场效应晶体管存储单元阵列，其中每个单元包括DRAM器件，该DRAM器件包括浮栅部分和存储节点，并且非易失性器件包括邻近浮栅部分但远离存储节点的双电子注入器结构。浮栅和电子注入器结构水平取向并远离DRAM。
本发明还可与其他类型存储器件100一起使用，诸如包括RAM、DRAM或影子RAM结构的存储单元110。包括典型MOS(金属氧化物半导体)动态DRAM结构的存储单元110包括与电容器耦接的晶体管，如本领域普通技术人员熟知的。存储单元110的编程状态是存储在电容器上的电荷的函数。DRAM中的单个晶体管和电容器相对于静态RAM具有诸多优点；然而，DRAM中电容器的电荷也可能泄漏并在短时间内丢失。为了防止数据丢失，传统的DRAM设计为周期性刷新。因此，由于当施加给存储器的电源电压失去或关闭时，存储在DRAM单元中的信息将丢失，因此DRAM被称为易失性RAM。在存储的易失性信息必须保持的情形下，替代电源，诸如电池系统，在主电源失效的情况下必须与存储器连接以便使用。
参照特定的优选实施方式描述了本发明，然而，其他实施方式也是可以的，例如，其他类型的应力产生材料也可使用，如对本领域技术人员来说将显而易见。另外，形成应力层的任选步骤也可根据所描述的实施方式的参数使用，如对本领域技术人员来说将显而易见。因此，所附的权利要求书的精神和范围不应当限制于在此包含的优选实施方式的描述。

Claims (14)

1.一种位于衬底上的存储单元，该存储单元包括：
(a)p掺杂衬底；
(b)位于所述p掺杂衬底中形成源极和漏极的一对间隔分开的n掺杂区域，该n掺杂区域限定出两者之间的沟道；
(c)位于所述沟道上的叠层，该叠层包括(i)隧道氧化物层，(ii)浮栅，(iii)栅极间电介质，以及(iv)控制栅；
(d)位于所述源极和漏极上的多晶硅层；
(e)覆盖所述叠层的覆盖层，该覆盖层包括间隔垫层和前金属沉积层，并且该覆盖层具有暴露接点的通孔；以及
(f)围绕n掺杂区域的浅隔离沟槽，该沟槽包括具有至少约200MPa的拉伸应力的应力硅氧化物层，从而在所述存储单元的操作期间该应力层减少保持在所述浮栅中的电荷的泄漏。
2.根据权利要求1所述的存储单元，其特征在于，所述应力硅氧化物层包括由正硅酸乙酯(TEOS)沉积的硅氧化物。
3.根据权利要求1所述的存储单元，其特征在于，所述应力硅氧化物层具有从约800MPa到约1GPa的拉伸应力。
4.根据权利要求1所述的存储单元，其特征在于，所述间隔垫层进一步包括具有至少约1.5GPa的拉伸应力的应力硅氮化物。
5.根据权利要求1所述的存储单元，其特征在于，进一步包括接触所述硅化物层并具有贯穿暴露所述覆盖层的暴露部分的接点。
6.根据权利要求1所述的存储单元，其特征在于，包括闪存结构。
7.根据权利要求1所述的存储单元，其特征在于，包括RAM结构。
8.根据权利要求1所述的存储单元，其特征在于，包括DRAM结构。
9.一种在衬底上制造存储单元的方法，该方法包括：
(a)提供p掺杂衬底；
(b)在所述衬底上形成一对间隔分开的n掺杂区域，以形成源极和漏极并限定出两者之间的沟道；
(c)在所述沟道上形成叠层，该叠层顺序地包括(i)隧道氧化物层，(ii)浮栅，(iii)栅极间电介质，以及(iv)控制栅；
(d)在所述源极和漏极上形成多晶硅层；
(e)形成覆盖所述叠层的覆盖层，该覆盖层包括间隔垫层和前金属沉积层；
(f)形成接触所述源极、漏极和硅化物层的多个触点，该触点具有贯穿暴露所述覆盖层的暴露部分；以及
(g)形成围绕n掺杂区域的浅隔离沟槽，该沟槽包括具有至少约200MPa的拉伸应力的应力硅氧化物层，从而该应力层在所述浮栅中产生拉伸应变，在所述存储单元的操作期间减少保持在所述浮栅中的电荷的泄漏。
10.根据权利要求9所述的方法，其特征在于，步骤(g)包括利用正硅酸乙酯(TEOS)形成应力硅氧化物层。
11.根据权利要求9所述的方法，其特征在于，包括形成包括具有至少约1.5GPa的拉伸应力的应力硅氮化物的间隔垫层。
12.根据权利要求9所述的方法，其特征在于，包括制造闪存结构。
13.根据权利要求9所述的方法，其特征在于，包括制造RAM结构。
14.根据权利要求9所述的方法，其特征在于，包括制造DRAM结构。
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