KR20220167516A - 전자 장치 및 그 제조 방법 - Google Patents

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KR20220167516A
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임소영
김정수
장근혁
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Abstract

본 실시예의 전자 장치는, 반도체 메모리를 포함하는 전자 장치로서, 상기 반도체 메모리는, 메모리 셀; 상기 메모리 셀 상의 보호층; 및 상기 메모리 셀의 측벽의 적어도 일부와 상기 보호층 사이에 개재되는 버퍼층을 포함하고, 상기 버퍼층 및 상기 보호층은 실리콘 질화물을 포함하고, 상기 보호층의 밀도는, 상기 버퍼층의 밀도보다 클 수 있다.

Description

전자 장치 및 그 제조 방법{ELECTRONIC DEVICE AND METHOD FOR FABRICATING THE SAME}
본 특허 문헌은 메모리 회로 또는 장치와, 전자 장치에서의 이들의 응용에 관한 것이다.
최근 전자기기의 소형화, 저전력화, 고성능화, 다양화 등에 따라, 컴퓨터, 휴대용 통신기기 등 다양한 전자기기에서 정보를 저장할 수 있는 반도체 장치가 요구되고 있으며, 이에 대한 연구가 진행되고 있다. 이러한 반도체 장치로는 인가되는 전압 또는 전류에 따라 서로 다른 저항 상태 사이에서 스위칭하는 특성을 이용하여 데이터를 저장할 수 있는 반도체 장치 예컨대, RRAM(Resistive Random Access Memory), PRAM(Phase-change Random Access Memory), FRAM(Ferroelectric Random Access Memory), MRAM(Magnetic Random Access Memory), 이-퓨즈(E-fuse) 등이 있다.
본 발명의 실시예들이 해결하려는 과제는, 메모리 셀의 특성 확보 및 리닝 방지가 가능한 반도체 메모리를 포함하는 전자 장치 및 그 제조 방법을 제공하는 것이다.
상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 전자 장치는, 반도체 메모리를 포함하는 전자 장치로서, 상기 반도체 메모리는, 메모리 셀; 상기 메모리 셀 상의 보호층; 및 상기 메모리 셀의 측벽의 적어도 일부와 상기 보호층 사이에 개재되는 버퍼층을 포함하고, 상기 버퍼층 및 상기 보호층은 실리콘 질화물을 포함하고, 상기 보호층의 밀도는, 상기 버퍼층의 밀도보다 클 수 있다.
또한, 상기 과제를 해결하기 위한 본 발명의 다른 일 실시예에 따른 전자 장치의 제조 방법은, 기판 상에 메모리 셀을 형성하는 단계; 상기 메모리 셀의 적어도 일부 상에 버퍼층을 형성하는 단계; 및 상기 버퍼층이 형성된 상기 메모리 셀 상에 보호층을 형성하는 단계를 포함하고, 상기 버퍼층 및 상기 보호층은 실리콘 질화물을 포함하고, 상기 보호층의 밀도는, 상기 버퍼층의 밀도보다 클 수 있다.
본 발명의 실시예들에 의하면, 메모리 셀의 특성 확보 및 리닝 방지가 가능한 반도체 메모리를 포함하는 전자 장치 및 그 제조 방법을 제공할 수 있다.
도 1은 본 발명의 일 실시예에 따른 메모리 장치를 설명하기 위한 단면도이다.
도 2는 본 발명의 일 실시예에 따른 버퍼층(120)의 형성 공정의 일 사이클(cycle)을 보여주는 도면이다.
도 3은 도 2의 공정 사이클을 N회 반복하여 버퍼층(120)을 형성하는 공정 과정을 보여주는 단면도이다.
도 4는 본 발명의 다른 일 실시예에 따른 메모리 장치를 설명하기 위한 단면도이다.
도 5는 본 발명의 다른 일 실시예에 따른 메모리 장치를 설명하기 위한 단면도이다.
도 6은 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 마이크로프로세서의 구성도의 일 예이다.
도 7은 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 프로세서의 구성도의 일 예이다.
도 8은 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 시스템의 구성도의 일 예이다.
도 9는 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 메모리 시스템의 구성도의 일 예이다.
이하에서는, 첨부된 도면을 참조하여 다양한 실시예들이 상세히 설명된다.
도면은 반드시 일정한 비율로 도시된 것이라 할 수 없으며, 몇몇 예시들에서, 실시예들의 특징을 명확히 보여주기 위하여 도면에 도시된 구조물 중 적어도 일부의 비례는 과장될 수도 있다. 도면 또는 상세한 설명에 둘 이상의 층을 갖는 다층 구조물이 개시된 경우, 도시된 것과 같은 층들의 상대적인 위치 관계나 배열 순서는 특정 실시예를 반영할 뿐이어서 본 발명이 이에 한정되는 것은 아니며, 층들의 상대적인 위치 관계나 배열 순서는 달라질 수도 있다. 또한, 다층 구조물의 도면 또는 상세한 설명은 특정 다층 구조물에 존재하는 모든 층들을 반영하지 않을 수도 있다(예를 들어, 도시된 두 개의 층 사이에 하나 이상의 추가 층이 존재할 수도 있다). 예컨대, 도면 또는 상세한 설명의 다층 구조물에서 제1 층이 제2 층 상에 있거나 또는 기판상에 있는 경우, 제1 층이 제2 층 상에 직접 형성되거나 또는 기판상에 직접 형성될 수 있음을 나타낼 뿐만 아니라, 하나 이상의 다른 층이 제1 층과 제2 층 사이 또는 제1 층과 기판 사이에 존재하는 경우도 나타낼 수 있다.
도 1은 본 발명의 일 실시예에 따른 메모리 장치를 설명하기 위한 단면도이다.
도 1을 참조하면, 본 실시예의 메모리 장치는, 기판(100), 기판(100) 상에 배치되는 메모리 셀(110), 메모리 셀(110) 상에 배치되는 보호층(130), 및 보호층(130)과 메모리 셀(110) 사이에 개재되는 버퍼층(120)을 포함할 수 있다.
기판(100)은 실리콘 등의 반도체 물질을 포함할 수 있다. 기판(100) 내에는 요구되는 소정의 하부 구조물(미도시됨) 예컨대, 메모리 셀(110)을 구동하기 위한 구동 회로 등이 형성된 상태일 수 있다.
메모리 셀(110)은 기둥 형상을 가질 수 있고 데이터를 저장하는 기능을 할 수 있다. 일례로서, 메모리 셀(110)은, 하단 및 상단을 통하여 인가되는 전압 또는 전류에 따라 서로 다른 저항 상태 사이에서 스위칭함으로써 서로 다른 데이터를 저장하는 가변 저항 소자를 포함할 수 있다. 나아가, 일례로서, 메모리 셀(110)은 하부 전극층(111), 선택 소자층(113), 중간 전극층(115), 가변 저항층(117) 및 상부 전극층(119)을 포함하는 다층막 구조를 포함할 수 있다.
하부 전극층(111) 및 상부 전극층(119)은 메모리 셀(110)의 하단 및 상단에 각각 위치하여 메모리 셀(110)의 동작에 필요한 전압 또는 전류를 전달하는 기능을 할 수 있다. 중간 전극층(115)은 선택 소자층(113)과 가변 저항층(117)을 물리적으로 분리하면서 전기적으로 연결시키는 기능을 할 수 있다. 하부 전극층(111), 중간 전극층(115), 또는 상부 전극층(119)은, 다양한 도전 물질 예컨대, 백금(Pt), 텅스텐(W), 알루미늄(Al), 구리(Cu), 탄탄륨(Ta) 등의 금속, 티타늄질화물(TiN), 탄탈륨질화물(TaN) 등의 금속 질화물, 또는 이들의 조합을 포함할 수 있다. 또는, 하부 전극층(111), 중간 전극층(115), 또는 상부 전극층(119)은 탄소 전극을 포함할 수도 있다.
선택 소자층(113)은, 배선을 공유하는 메모리 셀(110) 사이에서 발생할 수 있는 전류 누설을 방지하는 기능을 할 수 있다. 이를 위하여, 선택 소자층(113)은 문턱 스위칭 특성 즉, 인가되는 전압이 소정 임계값 미만인 경우에는 전류를 거의 흘리지 않다가, 인가되는 전압이 소정 임계값 이상이 되면 급격히 증가하는 전류를 흘리는 특성을 가질 수 있다. 이 임계값을 문턱 전압이라고 하며, 문턱 전압을 기준으로 선택 소자층(113)은 턴온 상태 또는 턴오프 상태로 구현될 수 있다. 선택 소자층(113)은 다이오드, 칼코게나이드계 물질 등과 같은 OTS(Ovonic Threshold Switching) 물질, 금속 함유 칼코게나이드계 물질 등과 같은 MIEC(Mixed Ionic Electronic Conducting) 물질, NbO2, VO2 등과 같은 MIT(Metal Insulator Transition) 물질, SiO2, Al2O3 등과 같이 상대적으로 넓은 밴드 갭을 갖는 터널링 절연층 등을 포함할 수 있다. 특히, 선택 소자층(113)으로 이용되는 OTS 물질은, 게르마늄(Ge), 실리콘(Si), 비소(As) 및/또는 텔루륨(Te)을 함유할 수 있고, 이에 더하여 셀레늄(Se), 황(S), 탄소(C), 질소(N), 인듐(In), 붕소(B) 등을 더 함유할 수도 있다. 예컨대, OTS 물질은, AsTeGeSiIn, GeTe, SnTe, GeSe, SnSe, AsTeGeSiSbS, AsTeGeSiInP, AsTeGeSi, AsTeGeSiSeNS, AsTeGeSiP, AsSe, AsGeSe, AsTeGeSe, ZnTe, GeTePb, GeSeTe, AlAsTe, SeAsGeC, SeTeGeSi, GeSbTeSe, GeBiTeSe, GeAsSbSe, GeAsBiTe, GeAsBiSe 등을 포함할 수 있다.
가변 저항층(117)은 메모리 셀(110)에서 데이터를 저장하는 기능을 하는 부분일 수 있다. 이를 위하여 가변 저항층(117)은 인가되는 전압에 따라 서로 다른 저항 상태 사이에서 스위칭하는 가변 저항 특성을 가질 수 있다. 가변 저항층(117)은 RRAM, PRAM, FRAM, MRAM 등에 이용되는 다양한 물질 예컨대, 전이 금속 산화물, 페로브스카이트(perovskite)계 물질 등과 같은 금속 산화물, 칼코게나이드(chalcogenide)계 물질 등과 같은 상변화 물질, 강유전 물질, 강자성 물질 등을 포함하는 단일막 구조 또는 다중막 구조를 가질 수 있다.
그러나, 메모리 셀(110)의 층 구조가 이에 한정되는 것은 아니다. 메모리 셀(110)이 가변 저항 소자인 경우, 데이터 저장에 필수적인 가변 저항층(117)을 포함하기만 하면, 막의 적층 순서가 바뀌거나 적층되는 막의 적어도 일부가 생략될 수 있다. 일례로서, 하부 전극층(111), 중간 전극층(115), 및 상부 전극층(119) 중 하나 이상의 층이 생략되거나, 또는, 선택 소자층(113)과 가변 저항층(117)의 위치가 서로 뒤바뀔 수도 있다. 또는, 공정 개선 또는 메모리 셀(110)의 특성 개선 등을 위하여 하나 이상의 막(미도시됨)이 메모리 셀(110)에 추가될 수도 있다.
보호층(130)은 메모리 셀(110)을 캡슐화(encapsulation) 및 보호하여 외부로부터 불순물이 메모리 셀(110)로 침투하는 것을 방지하는 기능을 할 수 있다. 특히, 선택 소자층(113) 및 가변 저항층(117)에 불순물이 침투하는 경우 메모리 셀(110)의 특성이 열화될 수 있으므로, 보호층(130)은 적어도 선택 소자층(113)의 측벽 및 가변 저항층(117)의 측벽을 덮도록 형성될 수 있다. 일례로서, 도시된 바와 같이, 보호층(130)은 후술하는 버퍼층(120)을 사이에 두고 메모리 셀(130)의 측벽 및 상면과 기판(100)의 상면을 덮으면서, 하부 프로파일을 따라 형성될 수 있다. 또한, 보호층(130)은 실리콘 질화물을 포함할 수 있다.
이러한 보호층(130)은 스텝 커버리지(step coverage) 특성이 우수하고 선택 소자층(113) 및/또는 가변 저항층(117)의 변환이 방지되도록 상대적으로 저온에서 수행 가능한 증착 방식 예컨대, ALD(Atomic Layer Deposition) 방식으로 형성될 수 있다. 여기서, 저온은 300℃ 이하일 수 있고, 나아가, 150℃ 이상일 수 있다.
또한, 보호층(130)은 실리콘 소스 가스 및 질소를 포함하는 반응 가스의 플라즈마를 사용하여 형성될 수 있다. 여기서, 실리콘 소스 가스로, 저온 예컨대, ALD 진행 온도인 150℃ 내지 300℃의 온도 범위에서 분해 가능하고 스텝 커버리지 특성을 만족시키는 SiH2I2(diiodosilane, DIS) 가스가 이용될 수 있다. 반응 가스로는 예컨대, N2 가스, H2N2 가스, 또는 이들의 조합이 이용될 수 있다.
실리콘 소스 가스로 DIS를 이용하는 보호층(130)의 경우, Si-N의 결합의 개수가 상대적으로 커서 약 2.9g/cm3의 높은 밀도(density)를 갖는 것이 확인되므로, 외부로부터 불순물이 메모리 셀(110)로 침투하는 것을 효과적으로 방지할 수 있다. 나아가, 보호층(130)이 이와 같이 높은 밀도를 갖는 경우 보호층(130)의 압축 스트레스(compressive stress)가 증가하므로, 메모리 셀(110)의 리닝(leaning)이 감소/방지될 수 있다. 보호층(130)의 압축 스트레스는 화살표 ①로 표기하였다.
그런데, 실리콘 소스 가스로 DIS를 이용하는 경우, DIS에서 기인한 Cl, O, I 등의 불순물이 메모리 셀(110)에 악영향을 미칠 수 있다. 예컨대, 선택 소자층(113)으로 OTS 물질을 이용하고 그 측벽 상에 DIS를 실리콘 소스 가스로 이용하는 보호층(130)을 형성하는 경우, 선택 소자층(113)이 변형되거나 선택 소자층(113)과 중간 전극층(115)의 계면에 보이드(void) 등의 불량이 발생함이 확인되고 있다. 본 실시예에서는, 이러한 불량을 방지하기 위하여, 버퍼층(120)을 이용하고자 한다.
버퍼층(120)은 보호층(130)과 메모리 셀(110) 사이에 재개되어 보호층(130) 형성시 사용된 DIS에 기인한 불순물이 메모리 셀(110)로 침투하는 것을 방지하는 기능을 할 수 있다. 특히, DIS에 기인한 불순물이 OTS 물질을 포함하는 선택 소자층(113)의 변형을 초래하는 것이 확인되고 있으므로, 버퍼층(120)은 적어도 선택 소자층(113)과 보호층(130) 사이에서 선택 소자층(113)의 측벽을 둘러싸도록 형성될 수 있다. 버퍼층(120)은 실리콘 질화물을 포함할 수 있다.
일례로서, 도시된 바와 같이, 버퍼층(120)은 메모리 셀(130)의 측벽 및 상면과 기판(100)의 상면을 덮으면서, 하부 프로파일을 따라 형성될 수 있다. 보호층(130)은 외부 불순물을 차단하기 위한 것인 반면, 버퍼층(120)은 보호층(130) 형성시의 불순물을 차단하기 위한 것이므로, 버퍼층(120)의 두께(T1)는 보호층(130)의 두께(T2)보다 작을 수 있다.
이러한 버퍼층(120)은 스텝 커버리지 특성이 우수하고 선택 소자층(113) 및/또는 가변 저항층(117)의 변환이 방지되도록 상대적으로 저온에서 수행 가능한 증착 방식 예컨대, CVD(Chemical Vapor Deposition) 방식으로 형성될 수 있다. 또한, 버퍼층(120)은 실리콘 소스 가스 및 질소를 포함하는 반응 가스의 플라즈마를 사용하여 초기 실리콘 질화물층을 형성한 후, 초기 실리콘 질화물층에 대해 추가적으로 플라즈마 처리를 수행하는 방식에 의해 형성될 수 있다. 여기서, 실리콘 소스 가스로, 예컨대, SiH4 가스를 이용하고, 반응 가스로 예컨대, NH3 가스를 이용할 수 있다. 실리콘 소스 가스로 SiH4 가스가 이용되는 경우, Cl, O, I 등의 불순물이 부존재하므로, 버퍼층(120) 형성시 메모리 셀(110) 특히 선택 소자층(113)에 이들 불순물이 침투하는 것을 방지할 수 있다.
다만, 실리콘 소스 가스로 SiH4 가스를 이용하여 형성된 초기 실리콘 질화물층의 경우, 실리콘 소스 가스로 DIS를 이용하는 보호층(130)에 비하여 단위 부피당 Si-N 결합의 개수는 상대적으로 작은 반면 Si-H 결합, N-H 결합, Si-N-H 결합 등 불완전한 결합의 개수가 상대적으로 클 수 있다. 그 때문에, 초기 실리콘 질화물층은 약 2.2g/cm3의 낮은 밀도 및 인장 스트레스(tensile stress)를 갖는 것이 확인되고 있다. 만약, 버퍼층(120)이 이러한 초기 실리콘 질화물층으로 형성된다면, 즉, 추가 플라즈마 처리 공정이 수행되지 않는다면, 인장 스트레스는 메모리 셀(110)의 리닝을 초래할 수 있다. 본 실시예에서는, 추가 플라즈마 처리 공정에 의해 인장 스트레스를 갖는 초기 실리콘 질화물층을 압축 스트레스를 갖는 실리콘 질화물층으로 변형시킴으로써, 압축 스트레스를 갖는 버퍼층(120)을 획득할 수 있다. 버퍼층(120)의 압축 스트레스는 화살표 ②로 표기하였다.
이러한 버퍼층(120) 형성 방법에 대하여는 도 2 및 도 3을 참조하여 예시적으로 설명하기로 한다.
도 2는 본 발명의 일 실시예에 따른 버퍼층(120)의 형성 공정의 일 사이클(cycle)을 보여주는 도면이다.
도 2를 참조하면, 메모리 셀이 형성된 기판(도 1의 100 및 110 참조)이 배치된 챔버 내로 실리콘 소스 가스가 공급될 수 있다(Feed1 참조). 실리콘 소스 가스로는 SiH4 가스가 이용될 수 있다.
이어서, 실리콘 소스 가스의 공급이 유지되는 상태에서, 질소를 포함하는 반응 가스를 챔버 내로 공급하고 RF 파워를 인가하여 실리콘 소스 가스 및 반응 가스의 플라즈마를 생성할 수 있다(Feed2 참조). 반응 가스로는 NH3 가스가 이용될 수 있다. 이 플라즈마로부터 초기 실리콘 질화물층이 형성되어 메모리 셀이 형성된 기판 상에 증착될 수 있다.
이어서, 여분의 실리콘 소스 가스 및 반응 가스를 챔버로부터 제거하는 퍼지(purge)가 수행될 수 있다(Purge1 참조).
이어서, 챔버 내로 질소 및 경원소를 포함하는 처리 가스를 공급하고 RF 파워를 인가하여 처리 가스의 플라즈마를 생성할 수 있다(TRT). 초기 실리콘 질화물층은 이 처리 가스의 플라즈마에 의해 처리될 수 있다. 여기서, 질소를 포함하는 처리 가스는, 예컨대, N2 가스일 수 있고, 경원소를 포함하는 처리 가스는, 예컨대, He 가스일 수 있다. 본 플라즈마 처리 공정시, 초기 실리콘 질화물층에 존재하는 Si-H 결합, N-H 결합, Si-N-H 결합 등의 불완전한 결합은 경원소를 포함하는 처리 가스에 의해 끊어질 수 있고, Si-N 결합으로 재조합(recombination)될 수 있다. 나아가, 질소를 포함하는 처리 가스에 의해 Si-N 결합이 증가될 수 있다. 그 결과, Si-N 결합 및 밀도가 증가한 최종 실리콘 질화물층이 획득될 수 있다. 최종 실리콘 질화물층의 밀도는 약 2.7g/cm3까지 증가함이 확인되었다. 최종 실리콘 질화물층의 Si-N 결합 및/또는 밀도가 증가하더라도 보호층(도 1의 130 참조)의 Si-N 결합 및/또는 밀도보다는 작을 수 있다.
이어서, 여분의 처리 가스를 챔버로부터 제거하는 퍼지(purge)가 수행될 수 있다(Purge2 참조).
이상으로 설명한 공정의 사이클은 1회 이상 반복될 수 있다. 즉, 1회의 공정으로 단일의 최종 실리콘 질화물층을 포함하는 버퍼층(120)이 형성되거나, 또는, 복수회의 공정으로 복수의 최종 실리콘 질화물층의 적층 구조를 포함하는 버퍼층(120)이 형성될 수 있다.
도 3은 도 2의 공정 사이클을 N회 반복하여 버퍼층(120)을 형성하는 공정 과정을 보여주는 단면도이다. 도 3은, 도 1의 P1 부분에 대응하는 부분을 확대하여 보여준다.
도 3의 (a) 단계를 참조하면, 기판 상에 제1 초기 실리콘 질화물층(122-1)을 형성할 수 있다. 제1 초기 실리콘 질화물층(122-1)은 SiH4 가스를 포함하는 실리콘 소스 가스 및 질소를 포함하는 반응 가스의 플라즈마를 사용하여 형성될 수 있다. 특히, 제1 초기 실리콘 질화물층(122-1)은 도 2의 공정 사이클 중 실리콘 소스 가스 공급 단계(Feed1 참조) 및 실리콘 소스 가스 및 반응 가스의 플라즈마 생성 단계(Feed2 참조)의해 형성될 수 있다. 제1 초기 실리콘 질화물층(122-1)의 두께를 제1 두께(T11)라 하기로 한다.
이어서, (b) 단계를 참조하면, 제1 초기 실리콘 질화물층(122-1)에 대해 질소 및 경원소를 포함하는 가스로 1차 플라즈마 처리를 수행함으로써(화살표 ① 참조), 제1 최종 실리콘 질화물층(120-1)을 형성할 수 있다. 1차 플리즈마 처리는, 도 2의 공정 사이클 중 플라즈마 처리 단계(TRT 참조)에 의해 형성될 수 있다. 제1 최종 실리콘 질화물층(120-1)의 두께는 제1 두께(T11)로 유지될 수 있다.
본 실시예에서, 제1 초기 실리콘 질화물층(122-1)은 표면에서부터 일부가 플라즈마 처리될 수 있다. 제1 초기 실리콘 질화물층(122-1) 중 플라즈마 처리된 부분을 이하, 제1 처리 부분(124-1)이라 하고, 플라즈마 처리되지 않고 잔류하는 부분을 이하, 제1 잔류 부분(122-1')이라 하기로 한다. 제1 처리 부분(124-1)과 제1 잔류 부분(122-1')이 제1 최종 실리콘 질화물층(120-1)을 형성할 수 있다. 단, 본 실시예의 목적은 제1 처리 부분(124-1)을 확보하는 것이므로, 제1 처리 부분(124-1)의 두께는 제1 잔류 부분(122-1')의 두께보다 클 수 있다. 제1 처리 부분(124-1)은 제1 초기 실리콘 질화물층(122-1) 및 제1 잔류 부분(122-1')에 비하여 증가된 Si-N 결합 및 증가된 밀도를 가질 수 있다. 제1 잔류 부분(122-1')은 제1 초기 실리콘 질화물층(122-1)과 실질적으로 동일할 수 있다. 그 결과, 제1 최종 실리콘 질화물층(120-1)도 제1 초기 실리콘 질화물층(122-1)에 비하여 증가된 Si-N 결합 및 증가된 밀도를 가질 수 있다. 또한, 제1 초기 실리콘 질화물층(122-1) 및 제1 잔류 부분(122-1')은 인장 스트레스를 가질 수 있으나, 제1 처리 부분(124-1)은 압축 스트레스를 가질 수 있다. 제1 처리 부분(124-1)의 두께 및/또는 부피가 제1 잔류 부분(122-1')보다 크므로, 결과적으로, 제1 최종 실리콘 질화물층(120-1)은 압축 스트레스를 가질 수 있다.
나아가, 도시하지는 않았으나, 다른 실시예에서, 제1 초기 실리콘 질화물층(122-1)은 표면에서부터 전부가 플라즈마 처리될 수 있다. 그 결과, 제1 최종 실리콘 질화물층(120-1)은 제1 처리 부분(124-1)만을 포함하고 제1 잔류 부분(122-1')은 포함하지 않을 수도 있다. 제1 처리 부분(124-1)은 제1 초기 실리콘 질화물층(122-1)에 비하여 증가된 Si-N 결합, 증가된 밀도, 및 압축 스트레스를 가지므로, 결과적으로, 제1 최종 실리콘 질화물층(120-1)도 제1 초기 실리콘 질화물층(122-1)에 비하여 증가된 Si-N 결합, 증가된 밀도, 및 압축 스트레스를 가질 수 있다.
제1 처리 부분(124-1)의 두께 및/또는 부피는 플라즈마 처리 공정의 시간 증가, RF 파워의 증가 등에 따라 증가할 수 있다.
여기서, 제1 두께(T11)는 전술한 버퍼층(120)의 두께(도 1의 T1 참조)보다 작을 수 있다. 이러한 경우, 원하는 두께의 버퍼층(120) 획득을 위하여 도 2의 공정 사이클을 반복할 수 있다.
예컨대, (c) 단계를 참조하면, 제1 최종 실리콘 질화물층(120-1) 상에 제2 초기 실리콘 질화물층(122-2)을 형성할 수 있다. 제1 초기 실리콘 질화물층(122-2) 형성 공정은 제1 초기 실리콘 질화물층(122-1) 형성 공정과 실질적으로 동일할 수 있다. 제2 초기 실리콘 질화물층(122-2)의 두께를 제2 두께(T12)라 하기로 한다. 제2 두께(T12)는 제1 두께(T11)와 실질적으로 동일할 수 있다.
이어서, (d) 단계를 참조하면, 제2 초기 실리콘 질화물층(122-2)에 대해 질소 및 경원소를 포함하는 가스로 2차 플라즈마 처리를 수행함으로써(화살표 ② 참조), 제2 최종 실리콘 질화물층(120-2)을 형성할 수 있다. 2차 플라즈마 처리 공정은 1차 플라즈마 처리 공정과 실질적으로 동일할 수 있다. 제2 최종 실리콘 질화물층(120-2)의 두께는 제2 두께(T12)로 유지될 수 있다.
본 실시예에서, 제2 초기 실리콘 질화물층(122-2)은 표면에서부터 일부가 플라즈마 처리되어 제2 처리 부분(124-2) 및 제2 잔류 부분(122-2')을 포함하는 제2 최종 실리콘 질화물층(120-2)이 형성될 수 있다. 그러나, 다른 실시예에서, 제2 초기 실리콘 질화물층(122-2)의 전부가 플라즈마 처리되어 제2 처리 부분(124-2)만을 포함하는 제2 최종 실리콘 질화물층(120-2)이 형성될 수도 있다.
여기서, 제1 두께(T11) 및 제2 두께(T12)의 합이 전술한 버퍼층(120)의 두께(도 1의 T1 참조)보다 작을 수 있다. 이러한 경우, 원하는 두께의 버퍼층(120) 획득을 위하여 도 2의 공정 사이클을 더 반복할 수 있다.
결과적으로, (e) 단계를 참조하면, 제1 최종 실리콘 질화물층(120-1) 내지 제N 최종 실리콘 질화물층(120-N)이 적층된 구조물이 획득될 수 있다. 이 적층 구조물이 전술한 버퍼층(도 1의 120 참조)을 형성할 수 있다. 제N 최종 실리콘 질화물층(120-N)의 두께를 제N 두께(TN)라 하는 경우, 제1 두께(T11) 내지 제N 두께(T1N)의 합이 전술한 버퍼층(120)의 두께(도 1의 T1 참조)와 실질적으로 동일할 수 있다.
본 실시예에서, 제N 최종 실리콘 질화물층(120-N)은 표면에서부터 일부가 플라즈마 처리되어 제N 처리 부분(124-N) 및 제N 잔류 부분(122-N')을 포함할 수 있다. 그러나, 다른 실시예에서, 제N 최종 실리콘 질화물층(120-N)은 제N 처리 부분(124-N)만을 포함할 수도 있다.
한편, 본 실시예에서는, CVD 공정의 매 사이클마다 추가 플라즈마 처리를 수행하였으나, 본 개시가 이에 한정되는 것은 아니다. 필요에 따라, CVD 공정의 일부 사이클에서 추가 플라즈마 처리가 생략될 수도 있다. 예컨대, 메모리 셀과 가장 인접한 제1 최종 실리콘 질화물층(120-1) 형성시, 메모리 셀에 대한 손상(damage)을 최소화하기 위하여 1차 플라즈마 처리 공정을 생략하고, 나머지 최종 실리콘 질화물층(120-2, …, 120-N) 형성시 2차 플라즈마 처리 공정 내지 N차 플라즈마 처리 공정을 각각 수행할 수 잇다. 이러한 경우, 제1 최종 실리콘 질화물층(120-1)은 제1 초기 실리콘 질화물층(122-1)과 실질적으로 동일할 수도 있다. 즉, 제1 최종 실리콘 질화물층(120-1)은 제2 내지 제N 최종 실리콘 질화물층(120-2, …, 120-N) 각각보다 작은 밀도 및 작은 단위 부피당 Si-N 결합 개수를 가질 수 있고, 인장 스트레스를 가질 수 있다. 그러나, 제2 내지 제N 최종 실리콘 질화물층(120-2, …, 120-N)이 압축 스트레스를 갖기 때문에, 제1 내지 제N 최종 실리콘 질화물층(120-1, …, 120-N)을 포함하는 버퍼층은 압축 스트레스를 가질 수 있다.
이상으로 설명한 메모리 장치의 효과를 설명하면 아래와 같다.
우선, 실리콘 소스 가스로 DIS를 이용하는 보호층(130)을 형성함으로써 외부 불순물의 메모리 셀(110)로의 침투를 효과적으로 방지할 수 있고, 메모리 셀(110)의 리닝을 방지할 수 있다.
또한, 보호층(130)과 메모리 셀(110) 사이에 버퍼층(120)을 개재시킴으로써 DIS에 기인한 불순물이 메모리 셀(110)로 침투하는 것을 방지할 수 있다.
또한, 버퍼층(120) 형성 공정시 실리콘 소스 가스로 SiH4 가스를 이용하여 버퍼층(120)이 인장 스트레스를 갖게 되더라도, 추가 플라즈마 처리에 의해 버퍼층(120)이 압축 스트레스를 갖도록 변형함으로써 메모리 셀(110)의 리닝을 방지할 수 있다.
또한, 추가 플라즈마 처리는 CVD 공정의 사이클 내에서 수행되게 함으로써 원하는 두께 및 특성을 갖는 버퍼층(120)의 획득이 용이할 수 있다. 만약, 추가 플라즈마 처리가 CVD 공정의 사이클 내에서 수행되지 않고 원하는 두께의 초기 실리콘 질화물층 형성 후 그 표면에 대해 수행된다면, 플라즈마 처리된 부분 즉, 증가된 밀도 및 압축 스트레스를 갖는 부분의 충분한 확보가 어려울 수 있다.
나아가, 버퍼층(120) 형성을 위한 공정 사이클 즉, 초기 실리콘 질화물층 형성 공정과 플라즈마 처리 공정은 동일 챔버 내에서 인시튜(insitu)로 수행되기 때문에, 공정이 용이하고 단순할 수 있다. 더 나아가, 버퍼층(120) 형성 공정과 보호층(130) 형성 공정도 동일 챔버 내에서 인시튜로 수행되기 때문에, 공정이 용이하고 단순할 수 있다.
결과적으로, 메모리 셀(110)의 특성 확보 및 리닝 방지가 가능한 반도체 메모리를 형성할 수 있고, 반도체 메모리 형성 공정이 용이하고 단순할 수 있다.
한편, 위 실시예에서는, 버퍼층(120)이 메모리 셀(110)의 전면을 따라 형성되고 보호층(130)이 이러한 버퍼층(120)의 전면을 따라 형성되는 경우를 설명하였으나, 본 개시가 이에 한정되는 것은 아니다. 버퍼층(120)은 메모리 셀(110)을 부분적으로 덮도록 형성될 수도 있다. 일례로서, 버퍼층(120)은 메모리 셀(110) 중 보호층(130) 형성시 발생하는 불순물의 침투가 문제되는 부분 예컨대, OTS 물질을 포함하는 선택 소자층(113)의 측벽을 덮으면서 가변 저항층(117)의 측벽을 노출시키도록 형성될 수도 있다. 이에 대하여는, 도 4 및 도 5를 참조하여 예시적으로 설명하기로 한다.
도 4는 본 발명의 다른 일 실시예에 따른 메모리 장치를 설명하기 위한 단면도이다. 전술한 실시예와의 차이점을 중심으로 설명하기로 한다.
도 4를 참조하면, 본 실시예의 메모리 장치는, 기판(200), 기판(200) 상에 배치되는 메모리 셀(210), 메모리 셀(210) 상에 배치되는 보호층(230), 및 보호층(230)과 메모리 셀(210)의 측벽 일부 사이에 개재되는 버퍼층(220)을 포함할 수 있다.
메모리 셀(210)은 하부 전극층(211), 선택 소자층(213), 중간 전극층(215), 가변 저항층(217) 및 상부 전극층(219)의 적층 구조를 포함할 수 있다.
버퍼층(220)은 적어도 메모리 셀(210)의 선택 소자층(213)의 측벽을 덮도록 형성될 수 있다. 특히, 버퍼층(220)은 메모리 셀(210)의 측벽 상에서 선택 소자층(213)의 측벽을 덮으면서 위에서 아래로 갈수록 두께 및/또는 수평 방향의 폭이 증가하는 스페이서(spacer) 타입으로 형성될 수 있다. 이러한 버퍼층(220)은 메모리 셀(210)이 형성된 기판(220) 전면을 따라 전술한 도 2의 공정 사이클을 반복하여 실리콘 질화물층을 형성한 후, 전면 식각을 수행하는 방식에 의해 형성될 수 있다.
버퍼층(220)은 적어도 선택 소자층(213)의 측벽을 덮어야 하므로, 버퍼층(220)의 상단은 선택 소자층(213)의 상면 이상의 높이에 위치할 수 있다. 예컨대, 도시된 바와 같이, 버퍼층(220)은 중간 전극층(215)의 측벽 일부, 선택 소자층(213)의 측벽 및 하부 전극층(211)의 측벽을 덮을 수 있다. 그러나, 본 개시가 이에 한정되는 것은 아니며, 버퍼층(220)의 상단 높이는 선택 소자층(213)의 상면 이상 메모리 셀(210)의 상면 이하에서 다양하게 변형될 수 있다.
보호층(230)은 버퍼층(220)이 형성된 결과물을 따라 형성될 수 있다. 그에 따라, 보호층(230)은 버퍼층(220)에 의해 덮이지 않은 메모리 셀(210)의 나머지 부분과 직접 접촉할 수 있다. 예컨대, 도시된 바와 같이, 보호층(230)은 중간 전극층(215)의 측벽 나머지, 가변 저항층(217)의 측벽, 및 상부 전극층(219)의 측벽 및 상면과 직접 접촉하여 이들을 덮을 수 있다.
도 5는 본 발명의 다른 일 실시예에 따른 메모리 장치를 설명하기 위한 단면도이다. 전술한 실시예들과의 차이점을 중심으로 설명하기로 한다.
도 5를 참조하면, 본 실시예의 메모리 장치는, 기판(300), 기판(300) 상에 배치되는 메모리 셀(310), 메모리 셀(310) 상에 배치되는 보호층(330), 및 보호층(330)과 메모리 셀(310)의 측벽 일부 사이에 개재되는 버퍼층(320)을 포함할 수 있다.
메모리 셀(310)은 하부 전극층(311), 가변 저항층(313), 중간 전극층(315), 선택 소자층(317) 및 상부 전극층(319)의 적층 구조를 포함할 수 있다. 즉, 전술한 실시예들과 달리, 가변 저항층(313) 위에 선택 소자층(317)이 배치될 수 있다.
버퍼층(320)은 적어도 메모리 셀(310)의 선택 소자층(317)의 측벽을 덮도록 형성될 수 있다. 특히, 버퍼층(320)은 메모리 셀(310)의 측벽 상에서 선택 소자층(317)의 측벽을 덮으면서 위에서 아래로 갈수록 두께 및/또는 수평 방향의 폭이 증가하는 스페이서 타입으로 형성될 수 있다. 나아가, 버퍼층(320)은 가변 저항층(313)의 측벽을 노출시킬 수 있다.
이러한 버퍼층(320)은 메모리 셀(310) 사이의 기판(300) 상에 소정 두께의 희생층(SL)을 형성한 후, 희생층(SL) 및 희생층(SL)보다 돌출된 메모리 셀(310)의 나머지 부분의 전면을 따라 전술한 도 2의 공정 사이클을 반복하여 실리콘 질화물층을 형성하고, 전면 식각을 수행하는 방식에 의해 형성될 수 있다. 희생층(SL)은 선택 소자층(317)의 측벽이 노출되도록 선택 소자층(317)의 하면 이하의 높이에 위치하는 상면을 가질 수 있다. 예컨대, 도시된 바와 같이, 희생층(SL)은 하부 전극층(311)의 측벽, 가변 저항층(313)의 측벽, 및 중간 전극층(315)의 측벽 일부를 덮을 수 있다.
이러한 희생층(SL)은 버퍼층(320) 형성 후, 제거될 수 있다.
버퍼층(320)은 적어도 선택 소자층(317)의 측벽을 덮어야 하므로, 버퍼층(320)의 상단은 선택 소자층(317)의 상면 이상의 높이에 위치하고, 버퍼층(320)의 하단은 선택 소자층(317)의 하면 이하의 높이에 위치할 수 있다. 예컨대, 도시된 바와 같이, 버퍼층(320)은 중간 전극층(315)의 측벽 나머지, 선택 소자층(317)의 측벽, 및 상부 전극층(319)의 측벽을 덮을 수 있다.
보호층(330)은 버퍼층(320)이 형성된 결과물을 따라 형성될 수 있다. 그에 따라, 보호층(330)은 버퍼층(320)에 의해 덮이지 않은 메모리 셀(310)의 나머지 부분과 직접 접촉할 수 있다. 예컨대, 도시된 바와 같이, 보호층(330)은 중간 전극층(315)의 측벽 일부, 가변 저항층(313)의 측벽, 및 하부 전극층(311)의 측벽과 직접 접촉하여 이들을 덮을 수 있다.
도 6은 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 마이크로프로세서의 구성도의 일 예이다.
도 6을 참조하면, 마이크로프로세서(1000)는 다양한 외부 장치로부터 데이터를 받아서 처리한 후 그 결과를 외부 장치로 보내는 일련의 과정을 제어하고 조정하는 일을 수행할 수 있으며, 기억부(1010), 연산부(1020), 제어부(1030) 등을 포함할 수 있다. 마이크로프로세서(1000)는 중앙 처리 장치(Central Processing Unit; CPU), 그래픽 처리 장치(Graphic Processing Unit; GPU), 디지털 신호 처리 장치(Digital Signal Processor; DSP), 어플리케이션 프로세서(Application Processor; AP) 등 각종 데이터 처리 장치 일 수 있다.
기억부(1010)는 프로세서 레지스터(Processor register), 레지스터(Register) 등으로, 마이크로프로세서(1000) 내에서 데이터를 저장하는 부분일 수 있고, 데이터 레지스터, 주소 레지스터, 부동 소수점 레지스터 등의 다양한 레지스터를 포함할 수 있다. 기억부(1010)는 연산부(1020)에서 연산을 수행하는 데이터나 수행결과 데이터, 수행을 위한 데이터가 저장되어 있는 주소를 일시적으로 저장하는 역할을 수행할 수 있다.
기억부(1010)는 전술한 반도체 장치의 실시예들 중 하나 이상을 포함할 수 있다. 예컨대, 기억부(1010)는, 메모리 셀; 상기 메모리 셀 상의 보호층; 및 상기 메모리 셀의 측벽의 적어도 일부와 상기 보호층 사이에 개재되는 버퍼층을 포함하고, 상기 버퍼층 및 상기 보호층은 실리콘 질화물을 포함하고, 상기 보호층의 밀도는, 상기 버퍼층의 밀도보다 클 수 있다. 이를 통해, 기억부(1010)의 동작 특성이 향상되고 제조 공정이 용이할 수 있다. 결과적으로, 마이크로프로세서(1000)의 동작 특성이 향상될 수 있다.
연산부(1020)는 제어부(1030)가 명령을 해독한 결과에 따라서 여러 가지 사칙 연산 또는 논리 연산을 수행할 수 있다. 연산부(1020)는 하나 이상의 산술 논리 연산 장치(Arithmetic and Logic Unit; ALU) 등을 포함할 수 있다.
제어부(1030)는 기억부(1010), 연산부(1020), 마이크로프로세서(1000)의 외부 장치 등으로부터 신호를 수신하고, 명령의 추출이나 해독, 마이크로프로세서(1000)의 신호 입출력의 제어 등을 수행하고, 프로그램으로 나타내어진 처리를 실행할 수 있다.
본 실시예에 따른 마이크로프로세서(1000)는 기억부(1010) 이외에 외부 장치로부터 입력되거나 외부 장치로 출력할 데이터를 임시 저장할 수 있는 캐시 메모리부(1040)를 추가로 포함할 수 있다. 이 경우 캐시 메모리부(1040)는 버스 인터페이스(1050)를 통해 기억부(1010), 연산부(1020) 및 제어부(1030)와 데이터를 주고 받을 수 있다.
도 7은 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 프로세서의 구성도의 일 예이다.
도 7을 참조하면, 프로세서(1100)는 전술한 마이크로프로세서(1000)의 기능 이외에 다양한 기능을 포함하여 성능 향상 및 다기능을 구현할 수 있다. 프로세서(1100)는 마이크로프로세서의 역할을 하는 코어부(1110), 데이터를 임시 저장하는 역할을 하는 캐시 메모리부(1120) 및 내부와 외부 장치 사이의 데이터 전달을 위한 버스 인터페이스(1130)를 포함할 수 있다. 프로세서(1100)는 멀티 코어 프로세서(Multi Core Processor), 그래픽 처리 장치(Graphic Processing Unit; GPU), 어플리케이션 프로세서(Application Processor; AP) 등과 같은 각종 시스템 온 칩(System on Chip; SoC)을 포함할 수 있다.
본 실시예의 코어부(1110)는 외부 장치로부터 입력된 데이터를 산술 논리 연산하는 부분으로, 기억부(1111), 연산부(1112) 및 제어부(1113)를 포함할 수 있다. 기억부(1111), 연산부(1112) 및 제어부(1113)는 전술한 기억부(1010), 연산부(1020) 및 제어부(1030)와 실질적으로 동일할 수 있다.
캐시 메모리부(1120)는 고속으로 동작하는 코어부(1110)와 저속으로 동작하는 외부 장치 사이의 데이터 처리 속도 차이를 보완하기 위해 임시로 데이터를 저장하는 부분으로, 1차 저장부(1121) 및 2차 저장부(1122)를 포함하고, 고용량이 필요할 경우 3차 저장부(1123)를 포함할 수 있으며, 필요시 더 많은 저장부를 포함할 수 있다. 즉 캐시 메모리부(1120)가 포함하는 저장부의 개수는 설계에 따라 달라질 수 있다. 여기서, 1차, 2차, 3차 저장부(1121, 1122, 1123)의 데이터 저장 및 판별하는 처리 속도는 같을 수도 있고 다를 수도 있다. 각 저장부의 처리 속도가 다른 경우, 1차 저장부의 속도가 제일 빠를 수 있다. 캐시 메모리부(1120)의 1차 저장부(1121), 2차 저장부(1122) 및 3차 저장부(1123) 중 하나 이상의 저장부는 전술한 반도체 장치의 실시예들 중 하나 이상을 포함할 수 있다. 예를 들어, 캐시 메모리부(1120)는, 메모리 셀; 상기 메모리 셀 상의 보호층; 및 상기 메모리 셀의 측벽의 적어도 일부와 상기 보호층 사이에 개재되는 버퍼층을 포함하고, 상기 버퍼층 및 상기 보호층은 실리콘 질화물을 포함하고, 상기 보호층의 밀도는, 상기 버퍼층의 밀도보다 클 수 있다. 이를 통해 캐시 메모리부(1120)의 동작 특성이 향상되고 제조 공정이 용이할 수 있다. 결과적으로, 프로세서(1100)의 동작 특성이 향상될 수 있다.
본 실시예에서는 1차, 2차, 3차 저장부(1121, 1122, 1123)가 모두 캐시 메모리부(1120)의 내부에 구성된 경우를 도시하였으나, 캐시 메모리부(1120)의 1차, 2차, 3차 저장부(1121, 1122, 1123)의 일부 또는 전부는 모두 코어부(1110)의 외부에 구성되어 코어부(1110)와 외부 장치간의 처리 속도 차이를 보완할 수 있다.
버스 인터페이스(1130)는 코어부(1110), 캐시 메모리부(1120) 및 외부 장치를 연결하여 데이터를 효율적으로 전송할 수 있게 해주는 부분이다.
본 실시예에 따른 프로세서(1100)는 다수의 코어부(1110)를 포함할 수 있으며 다수의 코어부(1110)가 캐시 메모리부(1120)를 공유할 수 있다. 다수의 코어부(1110)와 캐시 메모리부(1120)는 직접 연결되거나, 버스 인터페이스(1130)를 통해 연결될 수 있다. 다수의 코어부(1110)는 모두 상술한 코어부의 구성과 동일하게 구성될 수 있다. 다수의 코어부(1110) 각각의 내의 저장부는 코어부(1110)의 외부의 저장부와 버스 인터페이스(1130)를 통해 공유되도록 구성될 수 있다.
본 실시예에 따른 프로세서(1100)는 데이터를 저장하는 임베디드(Embedded) 메모리부(1140), 외부 장치와 유선 또는 무선으로 데이터를 송수신할 수 있는 통신모듈부(1150), 외부 기억 장치를 구동하는 메모리 컨트롤부(1160), 외부 인터페이스 장치에 프로세서(1100)에서 처리된 데이터나 외부 입력장치에서 입력된 데이터를 가공하고 출력하는 미디어처리부(1170) 등을 추가로 포함할 수 있으며, 이 이외에도 다수의 모듈과 장치를 포함할 수 있다. 이 경우 추가된 다수의 모듈들은 버스 인터페이스(1130)를 통해 코어부(1110), 캐시 메모리부(1120) 및 상호간 데이터를 주고 받을 수 있다.
여기서 임베디드 메모리부(1140)는 휘발성 메모리뿐만 아니라 비휘발성 메모리를 포함할 수 있다. 휘발성 메모리는 DRAM(Dynamic Random Access Memory), Moblie DRAM, SRAM(Static Random Access Memory), 및 이와 유사한 기능을 하는 메모리 등을 포함할 수 있으며, 비휘발성 메모리는 ROM(Read Only Memory), NOR Flash Memory, NAND Flash Memory, PRAM(Phase Change Random Access Memory), RRAM(Resistive Random Access Memory), STTRAM(Spin Transfer Torque Random Access Memory), MRAM(Magnetic Random Access Memory), 및 이와 유사한 기능을 수행하는 메모리 등을 포함할 수 있다.
통신모듈부(1150)는 유선 네트워크와 연결할 수 있는 모듈, 무선 네트워크와 연결할 수 있는 모듈, 및 이들 전부를 포함할 수 있다. 유선 네트워크 모듈은, 전송 라인을 통하여 데이터를 송수신하는 다양한 장치들과 같이, 유선랜(Local Area Network; LAN), 유에스비(Universal Serial Bus; USB), 이더넷(Ethernet), 전력선통신(Power Line Communication; PLC) 등을 포함할 수 있다. 무선 네트워크 모듈은, 전송 라인 없이 데이터를 송수신하는 다양한 장치들과 같이, 적외선 통신(Infrared Data Association; IrDA), 코드 분할 다중 접속(Code Division Multiple Access; CDMA), 시분할 다중 접속(Time Division Multiple Access; TDMA), 주파수 분할 다중 접속(Frequency Division Multiple Access; FDMA), 무선랜(Wireless LAN), 지그비(Zigbee), 유비쿼터스 센서 네트워크(Ubiquitous Sensor Network; USN), 블루투스(Bluetooth), RFID(Radio Frequency IDentification), 롱텀에볼루션(Long Term Evolution; LTE), 근거리 무선통신(Near Field Communication; NFC), 광대역 무선 인터넷(Wireless Broadband Internet; Wibro), 고속 하향 패킷 접속(High Speed Downlink Packet Access; HSDPA), 광대역 코드 분할 다중 접속(Wideband CDMA; WCDMA), 초광대역 통신(Ultra WideBand; UWB) 등을 포함할 수 있다.
메모리 컨트롤부(1160)는 프로세서(1100)와 서로 다른 통신 규격에 따라 동작하는 외부 저장 장치 사이에 전송되는 데이터를 처리하고 관리하기 위한 것으로 각종 메모리 컨트롤러, 예를 들어, IDE(Integrated Device Electronics), SATA(Serial Advanced Technology Attachment), SCSI(Small Computer System Interface), RAID(Redundant Array of Independent Disks), SSD(Solid State Disk), eSATA(External SATA), PCMCIA(Personal Computer Memory Card International Association), USB(Universal Serial Bus), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등을 제어하는 컨트롤러를 포함할 수 있다.
미디어처리부(1170)는 프로세서(1100)에서 처리된 데이터나 외부 입력장치로부터 영상, 음성 및 기타 형태로 입력된 데이터를 가공하고, 이 데이터를 외부 인터페이스 장치로 출력할 수 있다. 미디어처리부(1170)는 그래픽 처리 장치(Graphics Processing Unit; GPU), 디지털 신호 처리 장치(Digital Signal Processor; DSP), 고선명 오디오(High Definition Audio; HD Audio), 고선명 멀티미디어 인터페이스(High Definition Multimedia Interface; HDMI) 컨트롤러 등을 포함할 수 있다.
도 8은 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 시스템의 구성도의 일 예이다.
도 8을 참조하면, 시스템(1200)은 데이터를 처리하는 장치로, 데이터에 대하여 일련의 조작을 행하기 위해 입력, 처리, 출력, 통신, 저장 등을 수행할 수 있다. 시스템(1200)은 프로세서(1210), 주기억장치(1220), 보조기억장치(1230), 인터페이스 장치(1240) 등을 포함할 수 있다. 본 실시예의 시스템(1200)은 컴퓨터(Computer), 서버(Server), PDA(Personal Digital Assistant), 휴대용 컴퓨터(Portable Computer), 웹 타블렛(Web Tablet), 무선 폰(Wireless Phone), 모바일 폰(Mobile Phone), 스마트 폰(Smart Phone), 디지털 뮤직 플레이어(Digital Music Player), PMP(Portable Multimedia Player), 카메라(Camera), 위성항법장치(Global Positioning System; GPS), 비디오 카메라(Video Camera), 음성 녹음기(Voice Recorder), 텔레매틱스(Telematics), AV시스템(Audio Visual System), 스마트 텔레비전(Smart Television) 등 프로세스를 사용하여 동작하는 각종 전자 시스템일 수 있다.
프로세서(1210)는 입력된 명령어의 해석과 시스템(1200)에 저장된 자료의 연산, 비교 등의 처리를 제어할 수 있고, 전술한 마이크로프로세서(1000) 또는 프로세서(1100)와 실질적으로 동일할 수 있다.
주기억장치(1220)는 프로그램이 실행될 때 보조기억장치(1230)로부터 프로그램 코드나 자료를 이동시켜 저장, 실행시킬 수 있는 기억장소로, 전원이 끊어져도 기억된 내용이 보존될 수 있다. 보조기억장치(1230)는 프로그램 코드나 데이터를 보관하기 위한 기억장치를 말한다. 주기억장치(1220)보다 속도는 느리지만 많은 자료를 보관할 수 있다. 주기억장치(1220) 또는 보조기억장치(1230)는 전술한 반도체 장치의 실시예들 중 하나 이상을 포함할 수 있다. 예를 들어, 주기억장치(1220) 또는 보조기억장치(1230)는, 메모리 셀; 상기 메모리 셀 상의 보호층; 및 상기 메모리 셀의 측벽의 적어도 일부와 상기 보호층 사이에 개재되는 버퍼층을 포함하고, 상기 버퍼층 및 상기 보호층은 실리콘 질화물을 포함하고, 상기 보호층의 밀도는, 상기 버퍼층의 밀도보다 클 수 있다. 이를 통해, 주기억장치(1220) 또는 보조기억장치(1230)의 동작 특성이 향상되고 제조 공정이 용이할 수 있다. 결과적으로, 시스템(1200)의 동작 특성이 향상될 수 있다.
또한, 주기억장치(1220) 또는 보조기억장치(1230)는 전술한 실시예의 반도체 장치에 더하여, 또는, 전술한 실시예의 반도체 장치를 포함하지 않고, 도 9와 같은 메모리 시스템(1100)을 포함할 수 있다.
인터페이스 장치(1240)는 본 실시예의 시스템(1200)과 외부 장치 사이에서 명령, 데이터 등을 교환하기 위한 것일 수 있으며, 키패드(keypad), 키보드(keyboard), 마우스(Mouse), 스피커(Speaker), 마이크(Mike), 표시장치(Display), 각종 휴먼 인터페이스 장치(Human Interface Device; HID), 통신장치 등일 수 있다. 통신장치는 전술한 통신모듈부(1150)와 실질적으로 동일할 수 있다.
도 9는 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 메모리 시스템의 구성도의 일 예이다.
도 9를 참조하면, 메모리 시스템(1100)은 데이터 저장을 위한 구성으로 비휘발성 특성을 가지는 메모리(1110), 이를 제어하는 컨트롤러(1120), 외부 장치와의 연결을 위한 인터페이스(1130), 및 인터페이스(1130)와 메모리(1110) 간의 데이터의 입출력을 효율적으로 전달하기 위하여 데이터를 임시로 저장하는 버퍼 메모리(1140)를 포함할 수 있다. 메모리 시스템(1100)은 단순히 데이터를 저장(storing data)하는 메모리를 의미할 수 있고, 나아가, 저장된 데이터(stored data)를 장기적으로 보유(conserve)하는 데이터 스토리지 (data storage) 장치를 의미할 수도 있다. 메모리 시스템(1100)은 고상 디스크(Solid State Disk; SSD) 등의 디스크 형태와 USB메모리(Universal Serial Bus Memory; USB Memory), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등의 카드 형태일 수 있다.
메모리(1110) 또는 버퍼 메모리(1140)는 전술한 반도체 장치의 실시예들 중 하나 이상을 포함할 수 있다. 예를 들어, 메모리(1110) 또는 버퍼 메모리(1140)는, 메모리 셀; 상기 메모리 셀 상의 보호층; 및 상기 메모리 셀의 측벽의 적어도 일부와 상기 보호층 사이에 개재되는 버퍼층을 포함하고, 상기 버퍼층 및 상기 보호층은 실리콘 질화물을 포함하고, 상기 보호층의 밀도는, 상기 버퍼층의 밀도보다 클 수 있다. 이를 통해, 메모리(1110) 또는 버퍼 메모리(1140)의 동작 특성이 향상되고 제조 공정이 용이할 수 있다. 결과적으로, 메모리 시스템(1100)의 동작 특성이 향상될 수 있다.
메모리(1110) 또는 버퍼 메모리(1140)는 전술한 실시예의 반도체 장치에 더하여, 또는, 전술한 실시예의 반도체 장치를 포함하지 않고, 다양한 휘발성 또는 비휘발성 메모리를 포함할 수 있다.
컨트롤러(1120)는 메모리(1110)와 인터페이스(1130) 사이에서 데이터의 교환을 제어할 수 있다. 이를 위해 컨트롤러(1120)는 메모리 시스템(1100) 외부에서 인터페이스(1130)를 통해 입력된 명령어들을 처리하기 위한 연산 등을 수행하는 프로세서(1121)를 포함할 수 있다.
인터페이스(1130)는 메모리 시스템(1100)과 외부 장치간에 명령 및 데이터 등을 교환하기 위한 것이다. 메모리 시스템(1100)이 카드 형태 또는 디스크 형태인 경우인 경우, 인터페이스(1130)는, 이들 카드 형태 또는 디스크 형태의 장치에서 사용되는 인터페이스들과 호환될 수 있거나, 또는, 이들 장치와 유사한 장치에서 사용되는 인터페이스들과 호환될 수 있다. 인터페이스(1130)는 서로 다른 타입을 갖는 하나 이상의 인터페이스와 호환될 수도 있다.
본 발명의 기술 사상은 상기 바람직한 실시예들에 따라 구체적으로 기록되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
100: 기판 110: 메모리 셀
120: 버퍼층 130: 보호층

Claims (30)

  1. 반도체 메모리를 포함하는 전자 장치로서,
    상기 반도체 메모리는,
    메모리 셀;
    상기 메모리 셀 상의 보호층; 및
    상기 메모리 셀의 측벽의 적어도 일부와 상기 보호층 사이에 개재되는 버퍼층을 포함하고,
    상기 버퍼층 및 상기 보호층은 실리콘 질화물을 포함하고,
    상기 보호층의 밀도는, 상기 버퍼층의 밀도보다 큰
    전자 장치.
  2. 제1 항에 있어서,
    상기 보호층의 단위 부피당 Si-N 결합 개수는, 상기 버퍼층의 단위 부피당 Si-N 결합 개수보다 큰
    전자 장치.
  3. 제1 항에 있어서,
    상기 버퍼층 및 상기 보호층은 압축 스트레스를 갖는
    전자 장치.
  4. 제1 항에 있어서,
    상기 버퍼층은, 제1 내지 제N 실리콘 질화물층(여기서, N은 2 이상의 자연수)을 포함하는
    전자 장치.
  5. 제4 항에 있어서,
    상기 제1 내지 제N 실리콘 질화물층 각각은, 상기 메모리 셀과 상대적으로 인접한 제1 부분 및 상기 보호층과 상대적으로 인접한 제2 부분을 포함하고,
    상기 제2 부분의 밀도는, 상기 제1 부분의 밀도보다 큰
    전자 장치.
  6. 제5 항에 있어서,
    상기 제2 부분의 단위 부피당 Si-N 결합 개수는, 상기 제1 부분의 단위 부피당 Si-N 결합 개수보다 큰
    전자 장치.
  7. 제5 항에 있어서,
    상기 제1 부분은 인장 스트레스를 갖고, 상기 제2 부분은 압축 스트레스를 갖는
    전자 장치.
  8. 제5 항에 있어서,
    상기 제2 부분의 두께는, 상기 제1 부분의 두께보다 큰
    전자 장치.
  9. 제5 항에 있어서,
    상기 제1 실리콘 질화물층은, 상기 제2 내지 제N 실리콘 질화물층 각각보다 작은 밀도를 갖는
    전자 장치.
  10. 제9 항에 있어서,
    상기 제1 실리콘 질화물층의 단위 부피당 Si-N 결합 개수는, 상기 제2 내지 제N 실리콘 질화물층 각각의 단위 부피당 Si-N 결합 개수보다 작은
    전자 장치.
  11. 제9 항에 있어서,
    상기 제1 실리콘 질화물층은 인장 스트레스를 갖고, 상기 제2 내지 제N 실리콘 질화물층 각각은 압축 스트레스를 갖는
    전자 장치.
  12. 제9 항에 있어서,
    상기 제2 내지 제N 실리콘 질화물층 각각은, 상기 메모리 셀과 상대적으로 인접한 제1 부분 및 상기 보호층과 상대적으로 인접한 제2 부분을 포함하고,
    상기 제2 부분의 밀도는, 상기 제1 부분의 밀도보다 크고,
    상기 제1 부분의 밀도는, 상기 제1 실리콘 질화물층의 밀도와 동일한
    전자 장치.
  13. 제12 항에 있어서,
    상기 제2 부분의 단위 부피당 Si-N 결합 개수는, 상기 제1 부분의 단위 부피당 Si-N 결합 개수보다 크고,
    상기 제1 부분의 단위 부피당 Si-N 결합 개수는, 상기 제1 실리콘 질화물층의 단위 부피당 Si-N 결합 개수와 동일한
    전자 장치.
  14. 제12 항에 있어서,
    상기 제1 부분 및 상기 제1 실리콘 질화물층은 인장 스트레스를 갖고, 상기 제2 부분은 압축 스트레스를 갖는
    전자 장치.
  15. 제1 항에 있어서,
    상기 메모리 셀은, 가변 저항층 및 상기 가변 저항층의 위 또는 아래에 배치되는 선택 소자층을 포함하고,
    상기 버퍼층은, 상기 선택 소자층의 측벽을 덮는
    전자 장치.
  16. 제15 항에 있어서,
    상기 버퍼층은, 상기 가변 저항층의 측벽을 노출시키고,
    상기 가변 저항층의 측벽은 상기 보호층과 직접 접촉하는
    전자 장치.
  17. 제1 항에 있어서,
    상기 전자 장치는, 마이크로프로세서를 더 포함하고,
    상기 마이크로프로세서는,
    상기 마이크로프로세서 외부로부터의 명령을 포함하는 신호를 수신하고, 상기 명령의 추출이나 해독 또는 상기 마이크로프로세서의 신호의 입출력 제어를 수행하는 제어부;
    상기 제어부가 명령을 해독한 결과에 따라서 연산을 수행하는 연산부; 및
    상기 연산을 수행하는 데이터, 상기 연산을 수행한 결과에 대응하는 데이터 또는 상기 연산을 수행하는 데이터의 주소를 저장하는 기억부를 포함하고,
    상기 반도체 메모리는, 상기 마이크로프로세서 내에서 상기 기억부의 일부인
    전자 장치.
  18. 제1 항에 있어서,
    상기 전자 장치는, 프로세서를 더 포함하고,
    상기 프로세서는,
    상기 프로세서의 외부로부터 입력된 명령에 따라 데이터를 이용하여 상기 명령에 대응하는 연산을 수행하는 코어부;
    상기 연산을 수행하는 데이터, 상기 연산을 수행한 결과에 대응하는 데이터 또는 상기 연산을 수행하는 데이터의 주소를 저장하는 캐시 메모리부; 및
    상기 코어부와 상기 캐시 메모리부 사이에 연결되고, 상기 코어부와 상기 캐시 메모리부 사이에 데이터를 전송하는 버스 인터페이스를 포함하고,
    상기 반도체 메모리는, 상기 프로세서 내에서 상기 캐시 메모리부의 일부인
    전자 장치.
  19. 제1 항에 있어서,
    상기 전자 장치는, 프로세싱 시스템을 더 포함하고,
    상기 프로세싱 시스템은,
    수신된 명령을 해석하고 상기 명령을 해석한 결과에 따라 정보의 연산을 제어하는 프로세서;
    상기 명령을 해석하기 위한 프로그램 및 상기 정보를 저장하기 위한 보조기억장치;
    상기 프로그램을 실행할 때 상기 프로세서가 상기 프로그램 및 상기 정보를 이용해 상기 연산을 수행할 수 있도록 상기 보조기억장치로부터 상기 프로그램 및 상기 정보를 이동시켜 저장하는 주기억장치; 및
    상기 프로세서, 상기 보조기억장치 및 상기 주기억장치 중 하나 이상과 외부와의 통신을 수행하기 위한 인터페이스 장치를 포함하고,
    상기 반도체 메모리는, 상기 프로세싱 시스템 내에서 상기 보조기억장치 또는 상기 주기억장치의 일부인
    전자 장치.
  20. 제1 항에 있어서,
    상기 전자 장치는, 메모리 시스템을 더 포함하고,
    상기 메모리 시스템은,
    데이터를 저장하며 공급되는 전원에 관계없이 저장된 데이터가 유지되는 메모리;
    외부로부터 입력된 명령에 따라 상기 메모리의 데이터 입출력을 제어하는 메모리 컨트롤러;
    상기 메모리와 외부 사이에 교환되는 데이터를 버퍼링하기 위한 버퍼 메모리; 및
    상기 메모리, 상기 메모리 컨트롤러 및 상기 버퍼 메모리 중 하나 이상과 외부와의 통신을 수행하기 위한 인터페이스를 포함하고,
    상기 반도체 메모리는, 상기 메모리 시스템 내에서 상기 메모리 또는 상기 버퍼 메모리의 일부인
    전자 장치.
  21. 반도체 메모리를 포함하는 전자 장치의 제조 방법으로서,
    기판 상에 메모리 셀을 형성하는 단계;
    상기 메모리 셀의 적어도 일부 상에 버퍼층을 형성하는 단계; 및
    상기 버퍼층이 형성된 상기 메모리 셀 상에 보호층을 형성하는 단계를 포함하고,
    상기 버퍼층 및 상기 보호층은 실리콘 질화물을 포함하고,
    상기 보호층의 밀도는, 상기 버퍼층의 밀도보다 큰
    전자 장치의 제조 방법.
  22. 제21 항에 있어서,
    상기 버퍼층 형성 단계는,
    실리콘 소스 가스 및 질소를 포함하는 반응 가스를 이용하여 초기 실리콘 질화물층을 형성하는 단계; 및
    초기 실리콘 질화물층을 질소 및 경원소를 포함하는 가스로 플라즈마 처리하는 단계를 포함하는
    전자 장치의 제조 방법.
  23. 제22 항에 있어서,
    상기 실리콘 소스 가스는, SiH4 가스를 포함하는
    전자 장치의 제조 방법.
  24. 제22 항에 있어서,
    상기 경원소는, He을 포함하는
    전자 장치의 제조 방법.
  25. 제22 항에 있어서,
    상기 초기 실리콘 질화물층 형성 단계 및 상기 플라즈마 처리 단계는, 인시튜로 수행되는
    전자 장치의 제조 방법.
  26. 제22 항에 있어서,
    상기 초기 실리콘 질화물층 형성 단계 및 상기 플라즈마 처리 단계는, N회 이상(여기서, N은 2 이상의 자연수) 반복하여 수행되는
    전자 장치의 제조 방법.
  27. 제22 항에 있어서,
    상기 플라즈마 처리 단계에서,
    상기 초기 실리콘 질화물층의 적어도 일부의 밀도 및 Si-N 결합 개수 중 적어도 하나가 증가하는
    전자 장치의 제조 방법.
  28. 제22 항에 있어서,
    상기 플라즈마 처리 단계에서,
    상기 초기 실리콘 질화물층의 적어도 일부의 인장 스트레스가 압축 스트레스로 변형되는
    전자 장치의 제조 방법.

  29. 제21 항에 있어서,
    상기 보호층 형성 단계는,
    실리콘 소스 가스 및 질소를 포함하는 반응 가스를 이용하여 수행되는
    전자 장치의 제조 방법.
  30. 제29 항에 있어서,
    상기 실리콘 소스 가스는, SiH2I2(diiodosilane, DIS) 가스를 포함하는
    전자 장치의 제조 방법.
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