KR20200039072A - 가변 저항 메모리 소자 및 이의 제조 방법 - Google Patents
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Abstract
기판 상에 가변 저항 패턴을 포함하는 메모리 셀을 형성하는 것, 제 1 공정을 수행하여 상기 기판 상에 상기 메모리 셀을 덮는 제 1 보호막을 증착하는 것, 및 제 2 공정을 수행하여 상기 제 1 보호막 상에 상기 메모리 셀을 덮는 제 2 보호막을 증착하는 것을 포함하는 가변 저항 메모리 소자의 제조 방법을 제공하되, 상기 제 1 공정 및 상기 제 2 공정은 동일한 소스 물질 및 질소 반응 물질을 이용하고, 상기 제 1 보호막 내의 질소 함량비는 상기 제 2 보호막 내의 질소 함량비보다 작을 수 있다.
Description
본 발명은 가변 저장 메모리 소자 및 이의 제조 방법에 관한 것이다.
반도체 소자들은 메모리 소자 및 논리 소자로 구분될 수 있다. 메모리 소자는 데이터를 저장하는 소자이다. 일반적으로, 반도체 메모리 장치는 크게 휘발성(volatile) 메모리 장치와, 비휘발성(nonvolatile) 메모리 장치로 구분될 수 있다. 휘발성 메모리 장치는 전원의 공급이 중단되면 저장된 데이터가 소멸하는 메모리 장치이고, 비휘발성 메모리 장치는 전원의 공급이 중단되더라도 저장된 데이터가 소멸되지 않는 메모리 장치이다.
최근에는 반도체 메모리 장치의 고성능화 및 저전력화 추세에 맞추어, FRAM(Ferroelectric Random Access Memory), MRAM(Magnetic Random Access Memory) 및 PRAM(Phase-Change Random Access Memory)과 같은 차세대 반도체 메모리 장치들이 개발되고 있다. 이러한 차세대 반도체 메모리 장치들을 구성하는 물질들은 전류 또는 전압에 따라, 그 저항 값이 달라지며, 전류 또는 전압 공급이 중단되더라도 저항 값을 그대로 유지하는 특성을 갖는다.
본 발명이 해결하고자 하는 과제는 안정성이 향상된 가변 저항 메모리 소자 및 그 제조 방법을 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상술한 기술적 과제들을 해결하기 위한 본 발명의 실시예들에 따른 가변 저항 메모리 소자의 제조 방법은 기판 상에 가변 저항 패턴을 포함하는 메모리 셀을 형성하는 것, 제 1 공정을 수행하여 상기 기판 상에 상기 메모리 셀을 덮는 제 1 보호막을 증착하는 것, 및 제 2 공정을 수행하여 상기 제 1 보호막 상에 상기 메모리 셀을 덮는 제 2 보호막을 증착하는 것을 포함할 수 있다. 상기 제 1 공정 및 상기 제 2 공정은 동일한 소스 물질 및 질소 반응 물질을 이용할 수 있다. 상기 제 1 보호막 내의 질소 함량비는 상기 제 2 보호막 내의 질소 함량비보다 작을 수 있다.
상술한 기술적 과제들을 해결하기 위한 본 발명의 실시예들에 따른 가변 저항 메모리 소자는 기판 상에 제공되고, 가변 저항 패턴을 포함하는 메모리 셀, 상기 기판 상에서 상기 메모리 셀을 덮는 제 1 질화막, 및 상기 제 1 질화막 상에서 상기 메모리 셀을 덮는 제 2 질화막을 포함할 수 있다. 상기 제 1 질화막 내의 질소 함량비는 상기 제 2 질화막 내의 질소 함량비보다 작을 수 있다.
상술한 기술적 과제들을 해결하기 위한 본 발명의 실시예들에 따른 가변 저항 메모리 소자의 제조 방법은 기판 상에 가변 저항 패턴을 포함하는 메모리 셀을 형성하는 것, 및 상기 기판 상에 상기 메모리 셀을 덮는 질화막을 증착하는 것을 포함할 수 있다. 상기 증착 공정은 상기 메모리 셀 상에 소스 물질 및 질소 반응 물질을 제공하는 것, 및 상기 소스 물질막 및 상기 질소 반응 물질을 반응시키는 것을 포함할 수 있다. 상기 증착 공정은 상기 질화막이 증착됨에 따라 상기 증착 공정 중 제공되는 상기 질소 반응 물질의 양이 증가할 수 있다.
상술한 기술적 과제들을 해결하기 위한 본 발명의 실시예들에 따른 가변 저항 메모리 소자는 기판 상에 제공되는 제 1 도전 라인, 상기 제 1 도전 라인 상에서 상기 제 1 도전 라인과 교차하는 제 2 도전 라인, 상기 제 1 도전 라인과 상기 제 2 도전 라인의 교차점에 제공되고, 가변 저항 패턴을 포함하는 메모리 셀, 및 상기 기판 상에서 상기 메모리 셀을 밀봉하고, 실리콘 질화물(SiNx)을 포함하는 보호막을 포함할 수 있다. 상기 보호막 내의 질소 함량비는 상기 보호막과 상기 메모리 셀의 계면으로부터 멀어질수록 증가할 수 있다.
본 발명의 실시예들에 따른 가변 저항 메모리 소자의 보호막은 메모리 셀들 부근에서 질소 함량비가 낮아, 질소에 의한 메모리 셀들의 손상을 방지할 수 있다. 또한, 보호막의 외측은 질소 함량비가 높아 밀도가 높을 수 있으며, 외부의 산소 또는 수분 등의 침습에 의한 메모리 셀들의 손상을 방지할 수 있으며, 외부의 충격으로부터 메모리 셀들을 보호할 수 있다.
본 발명의 실시예들에 따른 가변 저항 메모리 소자의 제조 방법은 제 1 보호막 형성 시, RF 공정 중 질소 플라즈마에 의해 메모리 셀들(MC)이 손상되는 것을 줄일 수 있다. 또한, 공정이 단순화될 수 있으며, 간단한 공정을 이용하여 다른 특성(일 예로, 밀도)을 갖는 제 1 보호막 및 제 2 보호막을 형성하기 용이할 수 있다.
도 1은 본 발명의 실시예들에 따른 가변 저항 메모리 소자의 개념도이다.
도 2는 본 발명의 실시예들에 따른 가변 저항 메모리 소자를 개략적으로 나타내는 사시도이다.
도 3은 도 2의 Ⅰ-Ⅰ'선 및 Ⅱ-Ⅱ'선을 따라 자른 단면도이다.
도 4a 및 도 4b는 도 3의 A 영역을 확대 도시한 도면들이다.
도 5a 내지 도 5c는 본 발명의 실시예들에 따른 가변 저항 메모리 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 6a 내지 도 6c는 제 1 보호막 및 제 2 보호막의 제조 방법을 설명하기 위한 도면들이다.
도 7은 본 발명의 실시예들에 따른 가변 저항 메모리 소자를 개략적으로 나타내는 사시도이다.
도 8은 도 7의 Ⅲ-Ⅲ'선 및 Ⅳ-Ⅳ'선을 따라 자른 단면도이다.
도 9a 내지 도 9h는 본 발명의 실시예들에 따른 가변 저항 메모리 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 10a 내지 도 10c는 실시예들의 특성을 측정한 결과들을 나타내는 도면들이다.
도 2는 본 발명의 실시예들에 따른 가변 저항 메모리 소자를 개략적으로 나타내는 사시도이다.
도 3은 도 2의 Ⅰ-Ⅰ'선 및 Ⅱ-Ⅱ'선을 따라 자른 단면도이다.
도 4a 및 도 4b는 도 3의 A 영역을 확대 도시한 도면들이다.
도 5a 내지 도 5c는 본 발명의 실시예들에 따른 가변 저항 메모리 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 6a 내지 도 6c는 제 1 보호막 및 제 2 보호막의 제조 방법을 설명하기 위한 도면들이다.
도 7은 본 발명의 실시예들에 따른 가변 저항 메모리 소자를 개략적으로 나타내는 사시도이다.
도 8은 도 7의 Ⅲ-Ⅲ'선 및 Ⅳ-Ⅳ'선을 따라 자른 단면도이다.
도 9a 내지 도 9h는 본 발명의 실시예들에 따른 가변 저항 메모리 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 10a 내지 도 10c는 실시예들의 특성을 측정한 결과들을 나타내는 도면들이다.
도면들 참조하여 본 발명의 개념에 따른 가변 저항 메모리 소자를 설명한다.
도 1은 본 발명의 실시예들에 따른 가변 저항 메모리 소자의 개념도이다.
도 1을 참조하면, 가변 저항 메모리 소자는 기판(100) 상에 차례로 적층된 복수의 메모리 셀 스택들(MCA)을 포함할 수 있다. 메모리 셀 스택들(MCA)의 각각은 2차원적으로 배열된 복수의 메모리 셀들을 포함할 수 있다. 상기 가변 저항 메모리 소자는 메모리 셀 스택들(MCA) 사이에 배치되고 상기 메모리 셀들의 쓰기, 읽기, 및/또는 소거 동작을 위한 복수의 도전 라인들을 포함할 수 있다. 도 1에는 5개의 메모리 셀 스택들(MCA)이 도시되었으나, 본 발명의 실시예들은 이에 한정되지 않는다.
도 2는 본 발명의 실시예들에 따른 가변 저항 메모리 소자를 개략적으로 나타내는 사시도이다. 도 3은 도 2의 Ⅰ-Ⅰ'선 및 Ⅱ-Ⅱ'선을 따라 자른 단면도이다. 설명의 편의를 위하여 도 2 및 도 3에서 일부 구성요소는 생략되어 있다.
도 2 및 도 3을 참조하여, 기판(미도시) 상에 제 1 도전 라인들(CL1) 및 제 2 도전 라인들(CL2)이 제공될 수 있다. 제 1 도전 라인들(CL1)은 제 1 방향(D1)으로 연장될 수 있고 제 2 방향(D2)으로 서로 이격될 수 있다. 제 1 도전 라인들(CL1)은 워드 라인(word line)일 수 있다. 제 2 도전 라인들(CL2)은 제 1 방향(D1) 및 제 2 방향(D2)에 수직한 제 3 방향(D3)을 따라 제 1 도전 라인들(CL1)로부터 이격될 수 있다. 제 2 도전 라인들(CL2)은 제 2 방향(D2)으로 연장될 수 있고 제 1 방향(D1)으로 서로 이격될 수 있다. 제 2 도전 라인들(CL2)은 비트 라인(bit line)일 수 있다. 제 1 도전 라인들(CL1) 및 제 2 도전 라인들(CL2)은 금속(예를 들어, 구리, 텅스텐, 또는 알루미늄) 및/또는 금속 질화물(예를 들어, 탄탈륨 질화물, 티타늄 질화물, 또는 텅스텐 질화물)을 포함할 수 있다.
메모리 셀 스택(MCA)은 제 1 도전 라인들(CL1)과 제 2 도전 라인들(CL2) 사이에 제공될 수 있다. 메모리 셀 스택(MCA)은 제 1 도전 라인들(CL1)과 제 2 도전 라인들(CL2) 사이의 교차점들에 각각 제공되는 메모리 셀들(MC)을 포함할 수 있다. 메모리 셀들(MC)은 제 1 방향(D1) 및 제 2 방향(D2)을 따라 이차원적으로 배열될 수 있다. 설명의 편의를 위해 하나의 메모리 셀 스택(MCA)이 제공되는 것으로 도시되었으나, 복수의 메모리 셀 스택들(MCA)이 기판(미도시) 상에 제 3 방향(D3)을 따라 적층될 수 있다. 이 경우, 메모리 셀 스택(MCA), 및 제 1 및 제 2 도전 라인들(CL1, CL2)에 상응하는 구조들이 기판(미도시) 상에 교대로 반복하여 제공될 수 있다.
메모리 셀들(MC)의 각각은 가변 저항 패턴(VR), 중간 전극(ME) 및 스위칭 패턴(SW)을 포함할 수 있다. 메모리 셀들(MC)의 각각에 포함된 가변 저항 패턴(VR), 중간 전극(ME) 및 스위칭 패턴(SW)은 그에 연결되는 한 쌍의 제 1 도전 라인(CL1)과 제 2 도전 라인(CL2) 사이에서 직렬로 연결될 수 있다. 도 2 및 도 3에는 가변 저항 패턴(VR) 상에 스위칭 패턴(SW)이 배치되는 것으로 도시되어 있으나, 본 발명의 실시예들은 이에 한정되지 않는다. 예를 들어, 도 2 및 도 3에 도시된 바와 달리, 스위칭 패턴(SW) 상에 가변 저항 패턴(VR)이 배치될 수도 있다.
가변 저항 패턴(VR)은 정보 저장을 가능케 하는 물질로 형성될 수 있다. 실시예들에 따르면, 가변 저항 패턴(VR)은 온도에 따라 결정질과 비정질 사이의 가역적 상변화가 가능한 물질을 포함할 수 있다. 일 예로, 가변 저항 패턴(VR)의 결정질-비정질 간의 상전이 온도는 약 250℃ 내지 약 350℃일 수 있다. 이러한 실시예들에서, 가변 저항 패턴(VR)은 칼코겐(chalcogen) 원소인 텔루륨(Te) 및 셀레늄(Se) 중에서 적어도 하나와, 게르마늄(Ge), 안티모니(Sb), 비스무트(Bi), 납(Pb), 주석(Sn), 은(Ag), 비소(As), 황(S), 실리콘(Si), 인듐(In), 타이타늄(Ti), 갈륨(Ga), 인(P), 산소(O) 및 탄소(C) 중에서 적어도 하나가 조합된 화합물을 포함할 수 있다. 일 예로, 가변 저항 패턴(VR)은 GeSbTe, GeTeAs, SbTeSe, GeTe, SbTe, SeTeSn, GeTeSe, SbSeBi, GeBiTe, GeTeTi, InSe, GaTeSe, 및 InSbTe 중에서 적어도 하나를 포함할 수 있다. 다른 예로, 가변 저항 패턴(VR)은 게르마늄(Ge)를 포함하는 층과 게르마늄(Ge)를 포함하지 않는 층이 반복 적층된 초격자 구조(예를 들어, GeTe층과 SbTe층이 반복 적층된 구조)를 가질 수 있다.
이와는 다르게, 가변 저항 패턴(VR)은 페로브스카이트(perovskite) 화합물들 또는 도전성 금속 산화물들 중에서 적어도 하나를 포함할 수 있다. 일 예로, 가변 저항 패턴(VR)는 니오븀 산화물(niobium oxide), 티타늄 산화물(titanium oxide), 니켈 산화물(nikel oxide), 지르코늄 산화물(zirconium oxide), 바나듐 산화물(vanadium oxide), PCMO((Pr,Ca)MnO3), 스트론튬-티타늄 산화물(strontium-titanium oxide), 바륨-스트론튬-티타늄 산화물(barium-strontium-titanium oxide), 스트론튬-지르코늄 산화물(strontium-zirconium oxide), 바륨-지르코늄 산화물(barium-zirconium oxide), 및 바륨-스트론튬-지르코늄 산화물(barium-strontium-zirconium oxide) 중에서 적어도 하나를 포함할 수 있다. 다른 예로, 가변 저항 패턴(VR)는 도전성 금속 산화막과 터널 절연막의 이중 구조이거나, 제 1 도전성 금속 산화막, 터널 절연막, 및 제 2 도전성 금속 산화막의 삼중 구조일 수 있다. 이 경우, 터널 절연막은 알루미늄 산화물(aluminum oxide), 하프늄 산화물(hafnium oxide), 또는 실리콘 산화물(silicon oxide)을 포함할 수 있다.
스위칭 패턴(SW)은 비선형적(예를 들어, S자형) I-V 커브를 갖는 문턱(threshold) 스위칭 현상에 기초한 소자일 수 있다. 일 예로, 스위칭 패턴(SW)은 양방향(bi-directional) 특성을 갖는 OTS(Ovonic Threshold Switch) 소자일 수 있다. 스위칭 패턴(SW)은 가변 저항 패턴(VR)보다 높은 결정질-비정질 간의 상전이 온도를 가질 수 있다. 일 예로, 스위칭 패턴(SW)의 상전이 온도는 약 350℃ 내지 약 450℃일 수 있다. 따라서, 본 발명의 실시예들에 따른 가변 저항 메모리 소자의 동작 시, 가변 저항 패턴(VR)은 결정질과 비정질 사이에서 가역적으로 상변화가 이루어지나, 스위칭 패턴(SW)은 상변화 없이 실질적으로 비정질 상태를 유지할 수 있다. 본 명세서에서, 실질적으로 비정질 상태란 대상의 일부에 국소적으로(locally) 결정 입계가 존재하거나 국소적으로 결정화된 부분이 존재하는 것을 배제하지 않는다. 스위칭 패턴(SW)은 칼코게나이드(chalcogenide)계 원소인 텔루륨(Te) 및 셀레늄(Se) 중의 적어도 하나와, 게르마늄(Ge), 안티모니(Sb), 비스무트(Bi), 알루미늄(Al), 납(Pb), 주석(Sn), 은(Ag), 비소(As), 황(S), 실리콘(Si), 인듐(In), 타이타늄(Ti), 갈륨(Ga) 및 인(P) 중에서 선택된 적어도 하나가 조합된 화합물로 형성될 수 있다. 스위칭 패턴(SW)은 열적 안정화 원소를 더 포함할 수 있다. 열적 안정화 원소는 탄소(C), 질소(N), 및 산소(O) 중 적어도 하나일 수 있다. 일 예로, 스위칭 패턴(SW)은 AsTe, AsSe, GeTe, SnTe, GeSe, SnTe, SnSe, ZnTe, AsTeSe, AsTeGe, AsSeGe, AsTeGeSe, AsSeGeSi, AsSeGeC, AsTeGeSi, AsTeGeS, AsTeGeSiIn, AsTeGeSiP, AsTeGeSiSbS, AsTeGeSiSbP, AsTeGeSeSb, AsTeGeSeSi, AsTeGeSiSeNS, SeTeGeSi, GeSbTeSe, GeBiTeSe, GeAsSbSe, GeAsBiTe, 또는 GeAsBiSe을 포함할 수 있다.
스위칭 패턴(SW) 및 가변 저항 패턴(VR) 및 스위칭 패턴(SW)은 그들의 사이에 배치되는 중간 전극(ME)에 의해 전기적으로 연결될 수 있다. 중간 전극들(ME)은 텅스텐(W), 타이타늄(Ti), 알루미늄(Al), 구리(Cu), 탄소(C) 또는 시안(CN)을 포함할 수 있다.
메모리 셀들(MC)은 하부 전극들(BE) 및 상부 전극들(TE)을 통해 제 1 도전 라인들(CL1) 및 제 2 도전 라인들(CL2)과 전기적으로 연결될 수 있다. 예를 들어, 하부 전극들(BE) 각각은 하나의 제 1 도전 라인(CL1)과 하나의 메모리 셀(MC) 사이에 배치되어, 제 1 도전 라인들(CL1)과 메모리 셀들(MC)을 전기적으로 연결할 수 있다. 상부 전극들(TE) 각각은 하나의 메모리 셀(MC)과 하나의 제 2 도전 라인(CL2) 사이에 배치되어, 메모리 셀들(MC)과 제 2 도전 라인들(CL2)을 전기적으로 연결할 수 있다. 하부 전극들(BE) 및 상부 전극들(TE)은 텅스텐(W), 타이타늄(Ti), 알루미늄(Al), 구리(Cu), 탄소(C) 또는 시안(CN)을 포함할 수 있다.
도시하지는 않았지만, 중간 전극(ME)과 가변 저항 패턴(VR) 사이 또는 가변 저항 패턴(VR)과 하부 전극(BE) 사이에 비저항 조절 패턴(미도시)이 배치될 수 있다. 상기 비저항 조절 패턴(미도시)은 가변 저항 패턴(VR)의 하면 또는 가변 저항 패턴(VR)의 상면과 접할 수 있다. 상기 비저항 조절 패턴(미도시)은 타이타늄 나이트라이드 실리사이드(TiSiN), 텅스텐(W), 타이타늄(Ti), 코발트(Co) 또는 타이타늄 나이트라이드(TiN)을 포함할 수 있다. 상기 비저항 조절 패턴(미도시)은 가변 저항 패턴(VR)을 가열하여 상변화시킬 수 있다. 가변 저항 패턴(VR)의 일부가 상변화되어 리셋 동작이 수행될 수 있다.
메모리 셀들(MC) 상에 보호막(200)이 제공될 수 있다. 보호막(200)은 제 1 도전 라인(CL1) 상에서 메모리 셀들(MC)을 덮을 수 있다. 예를 들어, 보호막(200)은 메모리 셀들(MC)의 측면을 따라 제공되어, 메모리 셀들(MC)의 측면을 둘러쌀 수 있다. 보호막(200)은 메모리 셀들(MC)의 측면과 접할 수 있다. 도 3에서는 보호막(200)이 메모리 셀들(MC)의 측면으로부터 상부 전극들(TE)과 제 2 도전 라인들(CL2) 사이로 연장된 것을 도시하였으나, 본 발명이 이에 한정되는 것은 아니다. 보호막(200)은 메모리 셀들(MC)의 상면(즉, 스위칭 패턴(SW)의 상면)과 제 2 도전 라인들(CL2) 사이로 연장되거나, 메모리 셀들(MC)의 상면 상에 제공되지 않을 수 있다. 이하, 보호막(200)이 상부 전극들(TE)과 제 2 도전 라인들(CL2) 사이로 연장된 것을 기준으로 계속 설명한다. 보호막(200)은 필요에 따라 제 1 도전 라인들(CL1)의 상면을 덮을 수 있다. 보호막(200)은 실리콘 질화물(SiNx)과 같은 질화막을 포함할 수 있다. 일 예로, 보호막(200)은 언도프트 실리콘 질화물(undoped-SiNx)일 수 있다.
본 발명에 따르면, 보호막(200) 내에서 위치에 따라 질소 함량비가 서로 다를 수 있다. 보호막(200) 내의 질소 함량비(일 예로, 실리콘 질화물(SiNx)의 x)는 보호막(200)과 메모리 셀들(MC)의 계면 부근에서 낮고, 보호막(200)의 외측면 부근에서 높을 수 있다. 이때, 보호막(200)의 외측면은 보호막(200)과 메모리 셀들(MC)의 계면과 대향하는 측면으로 정의된다. 실리콘 질화물(SiNx)은 질소 함량비에 따라 밀도가 다를 수 있다. 예를 들어, 실리콘 질화물(SiNx)은 질소 함량비가 증가할수록 밀도가 증가한다. 이에 따라, 보호막(200)의 밀도는 보호막(200)과 메모리 셀들(MC)의 계면 부근에서 가장 낮고, 보호막(200)의 외측면에서 가장 높을 수 있다. 보호막(200)은 메모리 셀들(MC) 부근에서 질소 함량비가 낮아, 질소에 의한 메모리 셀들(MC)의 손상(일 예로, 질화 반응 등)을 방지할 수 있다. 또한, 보호막(200)의 외측은 질소 함량비가 높아 밀도가 높을 수 있으며, 외부의 산소 또는 수분 등의 침습에 의한 메모리 셀들(MC)의 손상을 방지할 수 있으며, 외부의 충격으로부터 메모리 셀들(MC)을 보호할 수 있다. 이하, 보호막(200)의 구성에 대해 구체적으로 설명한다.
도 4a 및 도 4b는 도 3의 A 영역을 확대 도시한 도면들이다.
보호막(200)은 서로 다른 질소 함량비를 갖는 질화막들을 포함할 수 있다. 도 4a를 참조하여, 보호막(200)은 메모리 셀들(MC)의 측면(보호막(200)과 메모리 셀들(MC) 사이의 계면(200a)에 해당할 수 있다.)과 접하는 제 1 보호막(210), 및 제 1 보호막(210)을 덮는 제 2 보호막(220)을 가질 수 있다. 제 2 보호막(220)은 제 1 보호막(210)에 의해 메모리 셀들(MC)과 이격될 수 있다. 제 1 보호막(210) 및 제 2 보호막(220)은 동일한 물질을 포함할 수 있다. 예를 들어, 제 1 보호막(210) 및 제 2 보호막(220)은 실리콘 질화물(SiNx)을 포함할 수 있다. 제 1 보호막(210)의 질소 함량비는 제 2 보호막(220)의 질소 함량비보다 작을 수 있다. 일 예로, 제 2 보호막(220)의 질소 함량비는 제 1 보호막(210)의 질소 함량비의 1.1배 내지 2배일 수 있다. 제 1 보호막(210)의 밀도는 제 2 보호막(220)의 밀도보다 작을 수 있다. 일 예로, 제 2 보호막(220)의 밀도는 제 1 보호막(210)의 밀도의 1.1배 내지 1.5배일 수 있다. 상기와 같이, 보호막(200)은 질소에 의한 메모리 셀들(MC)의 손상을 방지하는 제 1 보호막(210), 및 외부 인자에 의한 메모리 셀들(MC)의 손상을 방지하는 제 2 보호막(220)을 가질 수 있다. 이때, 제 1 보호막(210)과 제 2 보호막(220)은 연속적인 구성을 가질 수 있고, 제 1 보호막(210)과 제 2 보호막(220) 사이의 경계면은 시각적으로 보이지 않을 수 있다. 또는, 제 1 보호막(210)과 제 2 보호막(220) 사이의 경계면은 시각적으로 나타날 수 있다.
이와는 다르게, 보호막(200') 내의 질소 함량비는 메모리 셀들(MC)의 측면으로부터 멀어질수록 증가할 수 있다. 도 4b를 참조하여, 보호막(200')은 실리콘 질화물(SiNx)을 포함할 수 있다. 보호막(200) 내의 질소 함량비는 보호막(200')과 메모리 셀들(MC)의 계면(200a) 부근에서 가장 낮고, 보호막(200')의 외측면(200b)에서 가장 높을 수 있다. 이때, 보호막(200) 내의 질소 함량비는 보호막(200')과 메모리 셀들(MC)의 계면(200a)으로부터 보호막(200')의 외측면(200b)으로 갈수록 점진적으로 증가할 수 있다. 보호막(200')의 밀도는 보호막(200')과 메모리 셀들(MC)의 계면(200a)으로부터 보호막(200')의 외측면(200b)으로 갈수록 증가할 수 있다.
도 2 및 도 3을 다시 참조하여, 기판(미도시) 상에 절연층(400)이 제공될 수 있다. 절연층(400)은 메모리 셀들(MC) 사이를 채울 수 있다. 절연층(400)은 메모리 셀들(MC)을 측면으로부터 지지할 수 있다. 절연층(400)은 실리콘 산화물 또는 실리콘 질화물을 포함할 수 있다.
메모리 셀들(MC) 상에 콘택들(300)이 제공될 수 있다. 콘택들(300)은 보호막(200)을 제 3 방향(D3)으로 관통하여 메모리 셀들(MC) 상의 상부 전극들(TE)과 접할 수 있다. 콘택들(300) 각각은 하나의 메모리 셀(MC)과 하나의 제 2 도전 라인(CL2) 사이에 배치되어, 상부 전극들(TE)과 제 2 도전 라인들(CL2)을 전기적으로 연결할 수 있다.
도 5a 내지 5c는 본 발명의 실시예들에 따른 가변 저항 메모리 소자의 제조 방법을 설명하기 위한 단면도들로, 도 2의 Ⅰ-Ⅰ'선을 따라 자른 단면에 대응될 수 있다. 도 6a 내지 도 6c는 제 1 보호막 및 제 2 보호막의 제조 방법을 설명하기 위한 도면들이다.
도 2, 도 3 및 도 5a를 참조하여, 기판(미도시) 상에 제 1 도전 라인들(CL1) 및 메모리 셀들(MC)이 형성될 수 있다. 예를 들어, 기판 상에 제 1 도전층, 제 1 전극층, 가변 저항층, 제 2 전극층, 스위치층 및 제 3 전극층을 순차적으로 적층한 후, 이들을 제 1 방향으로 패터닝하는 제 1 패터닝 공정이 수행될 수 있다. 상기 제 1 패터닝 공정 시, 상기 제 1 도전층이 식각되어 제 1 도전 라인들(CL1)이 형성될 수 있다. 계속하여, 상기 제 1 전극층, 상기 가변 저항층, 상기 제 2 전극층, 상기 스위치층 및 상기 제 3 전극층을 제 2 방향으로 패터닝하는 제 2 패터닝 공정이 수행될 수 있다. 도 상기 제 2 패터닝 공정에 의해, 상기 제 1 전극층, 상기 가변 저항층, 상기 제 2 전극층, 상기 스위치층 및 상기 제 3 전극층이 각각 식각되어 하부 전극들(BE), 가변 저항 패턴들(VR), 중간 전극들(ME), 스위칭 패턴들(SW) 및 상부 전극들(TE)이 형성될 수 있다. 순차적으로 적층된 하나의 가변 저항 패턴(VR), 하나의 중간 전극(ME) 및 하나의 스위칭 패턴(SW)은 하나의 메모리 셀(MC)을 구성할 수 있다. 도 2에 도시된 바와 같이, 메모리 셀들(MC)은 제 1 방향(D1) 및 제 2 방향(D2)으로 배열되도록 형성될 수 있다. 도 5b 및 도 5c를 참조하여, 제 1 도전 라인들(CL1) 및 메모리 셀들(MC)을 형성하는 방법의 예를 설명하였으나, 본 발명이 이에 한정되는 것은 아니다.
이후, 메모리 셀들(MC) 상에 보호막(200)이 형성될 수 있다. 보호막(200)은 제 1 보호막(210) 및 제 2 보호막(220)을 갖는 도 4a의 실시예를 기준으로 설명한다.
도 2, 도 3 및 도 5b를 참조하여, 제 1 공정을 수행하여 제 1 보호막(210)이 형성될 수 있다. 일 예로, 상기 제 1 공정은 소스 물질의 가스 및 반응 물질의 가스를 사용하는 원자층 증착(ALD) 방법으로 수행될 수 있다. 상기 소스 가스는 실리콘(Si) 원자들을 포함하고, 상기 반응 가스는 질소(N) 원자들을 포함할 수 있다. 일 예로, 상기 반응 가스는 질소(N2) 가스, 암모니아(NH3) 가스 또는 반응성 질소(reactive nitrogen)를 포함할 수 있다.
제 1 보호막(210)을 증착하는 상기 제 1 공정은 적어도 한번의 제 1 증착-싸이클(depostion-cycle)을 포함할 수 있다. 상기 제 1 증착-싸이클의 횟수에 의하여 제 1 보호막(210)의 두께를 조절할 수 있다. 상기 제 1 공정 내에서 상기 제 1 증착-싸이클은 10회 내지 500회 반복 수행될 수 있으며, 반복 수행되는 상기 제 1 증착-싸이클은 동일한 조건으로 수행될 수 있다.
하나의 상기 제 1 증착-싸이클의 일 형태를 설명한다. 상기 제 1 증착-싸이클은 제 1 도스(Dose) 공정, 제 1 RF 공정 및 퍼징(purging)을 포함할 수 있다. 구체적으로, 상기 기판(미도시)이 로딩된 공정 챔버 내에 소스 가스를 공급하여 메모리 셀들(MC)의 표면에 소스 가스를 흡착시키는 상기 제 1 도스 공정을 수행한다. 상기 흡착된 소스 가스는 메모리 셀들(MC)의 표면에 소스 물질막을 형성할 수 있다. 미흡착된 상기 소스 가스를 퍼징한다. 이어서, 상기 반응 가스를 상기 공정 챔버 내로 공급하여 상기 소스 물질막과 반응시키는 상기 제 1 RF 공정을 수행한다. 일 예로, 상기 반응 가스에 인가되는 RF 전력에 의해 질소 플라즈마(N-plasma)가 형성되며, 상기 질소 플라즈마가 상기 흡착된 소스 가스와 반응할 수 있다. 이후, 반응부산물 및/또는 미반응된 반응 가스를 퍼징한다. 상기 퍼징 공정에 사용되는 퍼징 가스는 불활성 가스(일 예로, 아르곤(Ar) 등)일 수 있다. 상기와 같이 제 1 보호막(210)이 형성될 수 있다.
상기 제 1 증착-싸이클 내에서 상기 제 1 도스 공정의 공정 시간 및 상기 제 1 RF 공정의 공정 시간을 조절하여 제 1 보호막(210) 내 질소 함량비를 조절할 수 있다. 도 6a를 참조하여, 하나의 제 1 증착-싸이클(DC1) 내에서, 제 1 도스 공정(DS1)의 공정 시간이 제 1 RF 공정(RF1)의 공정 시간보다 길도록 공정 조건을 설정할 수 있다. 제 1 도스 공정(DS1)의 공정 시간이 제 1 RF 공정(RF1)의 1.5배 내지 5배일 수 있다. 일 예로, 제 1 도스 공정(DS1)은 약 6초 동안 진행될 수 있으며, 이후 제 1 RF 공정(RF1)이 약 2초 동안 진행될 수 있다. 이 경우, 메모리 셀들(MC)의 표면에 흡착되는 소스 가스의 양이 증가하고, 상기 흡착된 소스 가스와 반응하는 상기 반응 가스의 양이 감소할 수 있다. 이에 따라, 제 1 보호막(210)은 질소 함량비가 낮은 질화막으로 형성될 수 있다. 도 6a에서 반복 수행되는 각각의 제 1 증착-싸이클들(DC1)은 동일한 공정 시간 동안 수행되는 것으로 도시되었으나, 본 발명이 이에 한정되는 것은 아니다. 반복 수행되는 각각의 제 1 증착-싸이클들(DC1)은 서로 다른 공정 시간 동안 수행될 수도 있으며, 이때, 각각의 제 1 증착-싸이클들(DC1) 내에서 제 1 도스 공정(DS1)의 공정 시간과 제 1 RF 공정(RF1)의 공정 시간의 비는 일정할 수 있다. 이에 따라, 상기 제 1 공정에 의해 형성되는 제 1 보호막(210)은 일정한 질소 함량비를 가질 수 있다.
이와는 다르게, 상기 제 1 RF 공정에 이용되는 RF 전력을 조절하여 제 1 보호막(210) 내 질소 함량비를 조절할 수 있다. 일 예로, 상기 제 1 RF 공정에 이용되는 RF 전력을 낮게 공정 조건을 설정할 수 있다. 이 경우, 상기 반응 가스에 인가되는 RF 전력에 의해 형성되는 상기 질소 플라즈마의 양이 적을 수 있으며, 상기 흡착된 소스 가스와 반응하는 상기 반응 가스의 양이 감소할 수 있다.
본 발명의 실시예들에 따르면, 메모리 셀들(MC)과 접하는 제 1 보호막(210)을 질소 함량비가 낮도록 형성될 수 있다. 이에 따라, 제 1 보호막(210)의 질소에 의하여 메모리 셀들(MC)이 질화되는 것을 줄일 수 있다. 또한, 제 1 보호막(210)의 형성하는 상기 제 1 RF 공정 시 이용되는 상기 질소 플라즈마의 양(또는, 질소 플라즈마의 반응 시간)이 적을 수 있으며, 상기 제 1 RF 공정 중 질소 플라즈마에 의해 메모리 셀들(MC)이 손상되는 것을 줄일 수 있다.
도 2, 도 3 및 도 5c를 참조하여, 제 2 공정을 수행하여 제 2 보호막(220)이 형성될 수 있다. 일 예로, 상기 제 2 공정은 상기 제 1 공정과 동일한 소스 물질의 가스 및 반응 물질의 가스를 사용하는 원자층 증착(ALD) 방법으로 수행될 수 있다. 상기 소스 가스는 실리콘(Si) 원자들을 포함하고, 상기 반응 가스는 질소(N) 원자들을 포함할 수 있다.
제 2 보호막(220)을 증착하는 상기 제 2 공정은 적어도 한번의 제 2 증착-싸이클(depostion-cycle)을 포함할 수 있다. 상기 제 2 증착-싸이클의 횟수에 의하여 제 2 보호막(220)의 두께를 조절할 수 있다. 상기 제 1 공정 내에서 상기 제 2 증착-싸이클은 10회 내지 500회 반복 수행될 수 있으며, 반복 수행되는 상기 제 2 증착-싸이클은 동일한 조건으로 수행될 수 있다.
상기 제 2 증착-싸이클은 제 2 도스(Dose) 공정, 제 2 RF 공정 및 퍼징을 포함할 수 있다. 구체적으로, 상기 공정 챔버 내에 상기 소스 가스를 공급하여 제 1 보호막(210)의 표면에 상기 소스 가스를 흡착시키는 상기 제 2 도스 공정을 수행한다. 상기 흡착된 소스 가스는 제 1 보호막(210)의 표면에 소스 물질막을 형성할 수 있다. 미흡착된 상기 소스 가스를 퍼징한다. 이어서, 상기 반응 가스를 상기 공정 챔버 내로 공급하여 상기 소스 물질막과 반응시키는 상기 제 2 RF 공정을 수행한다. 이후, 반응부산물 및/또는 미반응된 반응 가스를 퍼징한다. 상기와 같이 제 2 보호막(220)이 형성될 수 있다.
상기 제 2 증착-싸이클 내에서 상기 제 2 도스 공정의 공정 시간 및 상기 제 2 RF 공정의 공정 시간을 조절하여 제 2 보호막(220) 내 질소 함량비를 조절할 수 있다. 도 6b를 참조하여, 각각의 제 2 증착-싸이클들(DC2) 내에서 제 2 도스 공정(DS2)의 공정 시간에 대한 제 2 RF 공정(RF2)의 공정 시간의 비는 각각의 제 1 증착-싸이클들(DC1) 내에서 제 1 도스 공정(DS1)의 공정 시간에 대한 제 1 RF 공정(RF1)의 공정 시간의 비보다 클 수 있다. 예를 들어, 하나의 제 2 증착-싸이클(DC2) 내에서, 제 2 RF 공정(RF2)의 공정 시간이 제 2 도스 공정(DS2)의 공정 시간보다 길도록 공정 조건을 설정할 수 있다. 제 2 RF 공정(RF2)의 공정 시간이 제 2 도스 공정(DS2)의 1.5배 내지 5배일 수 있다. 일 예로, 제 2 도스 공정(DS2)은 약 2초 동안 진행될 수 있으며, 이후 제 2 RF 공정(RF2)이 약 6초 동안 진행될 수 있다. 이 경우, 제 1 보호막(210)의 표면에 흡착되는 상기 소스 가스의 양이 감소하고, 상기 흡착된 소스 가스와 반응하는 상기 반응 가스의 양이 증가할 수 있다. 이에 따라, 제 2 보호막(220)은 질소 함량비가 높은 질화막으로 형성될 수 있다. 도 6b에서 반복 수행되는 각각의 제 2 증착-싸이클들(DC2)은 동일한 공정 시간 동안 수행되는 것으로 도시되었으나, 본 발명이 이에 한정되는 것은 아니다. 반복 수행되는 각각의 제 2 증착-싸이클들(DC2)은 서로 다른 공정 시간 동안 수행될 수도 있으며, 이때, 각각의 제 2 증착-싸이클들(DC2) 내에서 제 2 도스 공정(DS2)의 공정 시간과 제 2 RF 공정(RF2)의 공정 시간의 비는 일정할 수 있다. 이에 따라, 상기 제 2 공정에 의해 형성되는 제 2 보호막(220)은 일정한 질소 함량비를 가질 수 있다.
이와는 다르게, 상기 제 2 RF 공정에 이용되는 RF 전력을 조절하여 제 2 보호막(220) 내 질소 함량비를 조절할 수 있다. 상기 제 2 RF 공정에 이용되는 RF 전력은 상기 제 1 RF 공정에 이용되는 RF 전력보다 클 수 있다. 일 예로, 상기 제 2 RF 공정에 이용되는 RF 전력을 높게 공정 조건을 설정할 수 있다. 이 경우, 상기 반응 가스에 인가되는 RF 전력에 의해 형성되는 상기 질소 플라즈마(N-plasma)의 양이 많을 수 있으며, 상기 흡착된 소스 가스와 반응하는 상기 반응 가스의 양이 증가할 수 있다.
상기 제 1 공정과 상기 제 2 공정은 인-시츄(in-situ)로 수행될 수 있다. 예를 들어, 상기 제 1 공정과 상기 제 2 공정은 하나의 챔버 내에서 수행될 수 있으며, 또한 연속적으로 수행될 수 있다. 일 예로, 상기 제 1 공정이 진행되는 중에 공정 조건을 변화하여 상기 제 2 공정이 바로 수행될 수 있다. 일 예로, 상기 제 1 공정이 진행되는 중, 도스 공정의 공정 시간을 증가시키고 RF 공정의 공정 시간을 감소시켜 제 2 공정이 수행될 수 있다.
본 발명의 실시예들에 따르면, 제 2 보호막(220)을 형성하는 상기 제 2 공정은 제 1 보호막(210)을 형성하는 상기 제 1 공정과 동일한 공정을 통해 수행될 수 있다. 즉, 보호막(200)을 형성하는 공정이 단순화될 수 있으며, 간단한 공정을 이용하여 다른 특성(일 예로, 밀도)을 갖는 보호막들(210, 220)을 형성하기 용이할 수 있다.
더하여, 본 발명은 메모리 셀들(MC)을 보호하는 보호막(200)을 질소 함량비가 다른 두 개의 보호막들(210, 220)로 형성함으로써, 보호막(200) 내부 원소에 의한 손상 및 외부 인자에 의한 손상 모두로부터 메모리 셀들(MC)을 보호할 수 있다.
다른 실시예들에 따르면, 보호막(200)은 질소 함량비가 연속적으로 변하도록 형성될 수 있다. 이하, 보호막(200) 내의 질소 함량비가 메모리 셀들(MC)의 측면으로부터 멀어질수록 증가하는 도 4b의 실시예를 기준으로 설명한다.
제 3 공정을 수행하여 보호막(200)이 형성될 수 있다. 일 예로, 제 3 공정은 소스 물질의 가스 및 반응 물질의 가스를 사용하는 원자층 증착(ALD) 방법으로 수행될 수 있다. 상기 소스 가스는 실리콘(Si) 원자들을 포함하고, 상기 반응 가스는 질소(N) 원자들을 포함할 수 있다.
보호막(200)은 복수의 증착-싸이클(depostion-cycle)에 의하여 증착될 수 있다. 일 예로, 상기 증착-싸이클은 제 3 도스(Dose) 공정, 제 3 RF 공정 및 퍼징(purging)을 포함할 수 있다. 구체적으로, 공정 챔버 내에 상기 소스 가스를 공급하여 메모리 셀들(MC)의 표면에 상기 소스 가스를 흡착시켜 소스 물질막을 형성하는 상기 제 3 도스 공정을 수행한다.미흡착된 상기 소스 가스를 퍼징한다. 상기 반응 가스를 상기 공정 챔버 내로 공급하여 상기 소스 물질막과 반응시키는 상기 제 3 RF 공정을 수행한다. 이후, 반응부산물 및/또는 미반응된 반응 가스를 퍼징한다. 상기의 증착-싸이클이 반복 수행되어 보호막(200)이 형성될 수 있다.
상기 증착-싸이클 내에서 상기 제 3 도스 공정의 공정 시간 및 상기 제 3 RF 공정의 공정 시간을 조절하여 보호막(200) 내 질소 함량비의 구배를 형성할 수 있다. 도 6c를 참조하여, 증착-싸이클(DC)을 반복 수행함에 따라, 제 3 도스 공정(DS3)의 공정 시간이 점차 감소하고, 제 3 RF 공정(RF3)의 공정 시간이 점차 증가하도록 공정 조건을 설정할 수 있다. 이때. 반복 수행되는 증착-싸이클(DC)은 동일한 시간 동안 수행되거나, 서로 다른 시간 동안 수행될 수 있다. 이 경우, 증착-싸이클(DC)을 반복할수록 메모리 셀들(MC)의 표면에 흡착되는 상기 소스 가스의 양이 감소하고, 상기 흡착된 소스 가스와 반응하는 상기 반응 가스의 양이 증가할 수 있다. 이에 따라, 먼저 형성되는 보호막(200', 도 4b 참조)의 일부(즉, 메모리 셀들(MC)에 인접한 보호막(200')의 일부)는 질소 함량비가 낮도록 형성되고, 후에 형성되는 보호막(200')의 일부(즉, 메모리 셀들(MC)로부터 멀어지는 보호막(200')의 일부)는 질소 함량비가 높도록 형성될 수 있다.
이와는 다르게, 상기 제 3 RF 공정에 이용되는 RF 전력을 조절하여 보호막(200') 내 질소 함량비를 조절할 수 있다. 일 예로, 상기 증착-싸이클을 반복 수행함에 따라, 상기 제 3 도스 공정의 공정 시간과 상기 제 3 RF 공정의 공정 시간의 비는 동일하게 설정하되, 상기 제 3 RF 공정에 이용되는 RF 전력이 증가하도록 공정 조건을 설정할 수 있다. 이 경우, 상기 증착-싸이클을 반복할수록 상기 반응 가스에 인가되는 RF 전력에 의해 형성되는 상기 질소 플라즈마(M-plasma)의 양이 증가할 수 있으며, 상기 흡착된 소스 가스와 반응하는 상기 반응 가스의 양이 점차 증가할 수 있다.
이상 보호막(200)을 형성하는 방법에 대하여 원자층 증착(ALD) 방법을 이용하는 것을 예로 설명하였으나, 본 발명이 이에 한정되는 것은 아니다. 가변 저항 메모리 소자의 보호막(200)은 화학 기상 증착(CVD) 방법 등과 같은 다양한 방법으로 형성될 수 있다.
일 예로, 제 1 보호막(210)을 형성하는 상기 제 1 공정 및 제 2 보호막(220)을 형성하는 상기 제 2 공정은 소스 물질의 가스 및 반응 물질의 가스를 사용하는 화학 기상 증착(CVD) 방법으로 수행될 수 있다. 이때, 상기 제 1 공정에서의 상기 소스 가스 농도에 대한 상기 반응 가스 농도의 비는 상기 제 2 공정에서의 상기 소스 가스 농도에 대한 상기 반응 가스 농도의 비보다 작을 수 있다. 이에 따라, 질소 함량비가 낮은 제 1 보호막(210) 및 질소 함량비가 높은 제 2 보호막(220)을 갖는 도 4a의 보호막(200)이 형성될 수 있다.
이와는 다르게, 보호막(200')을 형성하는 상기 제 3 공정은 상기 소스 물질의 가스 및 상기 반응 물질의 가스를 사용하는 화학 기상 증착(CVD) 방법으로 수행될 수 있다. 이때, 상기 제 3 공정 중 상기 소스 가스 농도에 대한 상기 반응 가스 농도의 비를 점진적으로 증가시킬 수 있다. 이에 따라, 메모리 셀들(MC)로부터 멀어질수록 질소 함량비가 높아지는 도 4b의 보호막(200')이 형성될 수 있다.
도 2 및 도 3을 다시 참조하여, 메모리 셀들(MC) 상에 콘택들(300)이 형성될 수 있다. 예를 들어, 보호막(200)을 식각하여 메모리 셀들(MC)의 상면의 일부를 노출하는 홀이 형성될 수 있다. 상기 홀에 도전 물질을 채워 콘택들(300)이 형성될 수 있다.
메모리 셀들(MC)의 사이에 절연 물질을 채워 절연층(400)이 형성될 수 있다.
메모리 셀들(MC) 상에 제 2 도전 라인들(CL2)이 형성될 수 있다. 예를 들어, 메모리 셀들(MC) 및 절연층(400) 상에 제 2 도전층을 형성한 후, 상기 제 2 도전층을 패터닝하여 제 2 방향(D2)으로 연장되는 제 2 도전 라인들(CL2)이 형성될 수 있다. 제 2 도전 라인들(CL2)은 콘택들(300)을 통해 메모리 셀들(MC)과 전기적으로 연결될 수 있다.
상기와 같이 가변 저항 메모리 소자가 제조될 수 있다.
도 7은 본 발명의 실시예들에 따른 가변 저항 메모리 소자를 개략적으로 나타내는 사시도이다. 도 8은 도 7의 Ⅲ-Ⅲ'선 및 Ⅳ-Ⅳ'선을 따라 자른 단면도이다.
기판(미도시) 상에 제 1 방향(D1)으로 연장되는 제 1 도전 라인들(CL1)이 제공될 수 있다. 제 1 도전 라인들(CL1) 상에 제 2 방향(D2)으로 연장되는 제 2 도전 라인들(CL2)이 제공될 수 있다. 제 1 도전 라인들(CL1) 사이는 제 1 층간 절연막(410)에 의해 채워질 수 있다.
메모리 셀들(MC)이 제 1 도전 라인들(CL1) 및 제 2 도전 라인들(CL2)의 교차점들에 각각 배치될 수 있다. 메모리 셀들(MC)의 각각은 대응하는 제 1 도전 라인(CL1)과 대응하는 제 2 도전 라인(CL2) 사이에서 직렬로 연결되는 가변 저항 패턴(VR), 중간 전극(ME) 및 스위칭 패턴(SW)을 포함할 수 있다.
메모리 셀(MC)과 그에 대응하는 제 1 도전 라인(CL1) 사이에 하부 전극(BE)이 제공될 수 있다. 메모리 셀들(MC)은 하부 전극(BE)에 의해 대응하는 제 1 도전 라인(CL1)에 전기적으로 연결될 수 있다. 본 실시예에 따르면, 제 1 방향(D1)으로 서로 인접하는 한 쌍의 메모리 셀들(MC)의 하부 전극들(BE)은 서로 연결될 수 있다. 즉, 한 쌍의 메모리 셀들(MC)은 하나의 하부 전극(BE)을 공유할 수 있다. 이 경우, 하부 전극(BE)은 한 쌍의 메모리 셀들(MC)에 각각 연결되는 수직부들, 및 한 쌍의 메모리 셀들(MC) 사이의 기판(미도시) 상으로 연장되는 수평부를 포함할 수 있다. 하부 전극(BE)의 상기 수평부는, 한 쌍의 메모리 셀들(MC)에 공통적으로 연결되는, 대응하는 제 1 도전 라인(CL1)의 상면을 따라 연장될 수 있다. 하부 전극(BE)은 일 단면의 관점에서, U자 형태를 가질 수 있다.
하부 전극(BE)의 상기 수직부들 사이에 스페이서(SP)가 제공될 수 있다. 스페이서(SP)는 상기 수직부들의 서로 마주하는 측벽들 상에 제공될 수 있고, 상기 수평부의 상면을 따라 연장될 수 있다. 스페이서(SP)는 일 단면의 관점에서, U자 형태를 가질 수 있다. 상기 수평부는 상기 한 쌍의 메모리 셀들(MC)에 공통적으로 연결되는, 대응하는 제 1 도전 라인(CL1)의 상기 상면과 스페이서(SP) 사이로 연장될 수 있다. 스페이서(SP)는 다결정 실리콘 또는 실리콘 산화물을 포함할 수 있다.
상부 전극들(TE) 각각은 하나의 메모리 셀(MC)과 하나의 제 2 도전 라인(CL2) 사이에 배치되어, 메모리 셀들(MC)과 제 2 도전 라인들(CL2)을 전기적으로 연결할 수 있다.
절연층(400)이 기판(미도시) 상에 제공될 수 있다. 절연층(400)은 메모리 셀들(MC)의 각각에 포함된 하부 전극(BE), 가변 저항 패턴(VR), 및 중간 전극(ME)을 덮을 수 있고, 스페이서(SP)를 덮을 수 있다. 절연층(400)은 메모리 셀들(MC)의 하부를 측면으로부터 지지할 수 있다
절연층(400) 상에 보호막(200)이 제공될 수 있다. 보호막(200)은 절연층(400) 상에서 메모리 셀들(MC)을 덮을 수 있다. 예를 들어, 보호막(200)은 메모리 셀들(MC)의 상부(예를 들어, 메모리 셀들(MC)의 각각에 포함된 스위칭 패턴(SW) 및 상부 전극(TE))의 측면 및 절연층(400)의 상면을 따라 제공될 수 있다. 보호막(200)은 스위칭 패턴(SW)과 접할 수 있다. 보호막(200)은 실리콘 질화물(SiNx)과 같은 질화막을 포함할 수 있다.
보호막(200)은 그의 내부에서 질소 함량비가 서로 다를 수 있다. 보호막(200) 내의 질소 함량비는 보호막(200)과 메모리 셀들(MC)의 계면 부근에서 낮고, 보호막(200)의 외측면 부근에서 높을 수 있다. 보호막(200)은, 도 4a를 참조하여 설명한 바와 같이, 보호막(200)은 메모리 셀들(MC)의 측면과 접하는 제 1 보호막(210), 및 제 1 보호막(210)을 덮는 제 2 보호막(220)을 가질 수 있다. 제 1 보호막(210)의 질소 함량비는 제 2 보호막(220)의 질소 함량비보다 작을 수 있다. 제 1 보호막(210)의 밀도는 제 2 보호막(220)의 밀도보다 작을 수 있다. 상기와 같이, 보호막(200)은 질소에 의한 메모리 셀들(MC)의 손상을 방지하는 제 1 보호막(210), 및 외부 인자에 의한 메모리 셀들(MC)의 손상을 방지하는 제 2 보호막(220)을 가질 수 있다. 또는 보호막(200)은, 도 4b를 참조하여 설명한 바와 같이, 보호막(200', 도 4b 참조) 내의 질소 함량비는 메모리 셀들(MC)의 측면으로부터 멀어질수록 증가할 수 있다. 보호막(200')의 밀도는 보호막(200')과 메모리 셀들(MC)의 계면으로부터 보호막(200')의 외측면으로 갈수록 증가할 수 있다.
메모리 셀들(MC) 상에 콘택들(300)이 제공될 수 있다. 콘택들(300)은 보호막(200)을 관통하여 상부 전극들(TE)과 제 2 도전 라인들(CL2)을 전기적으로 연결할 수 있다.
절연층(400) 상에 제 2 층간 절연막(420)이 제공될 수 있다. 제 2 층간 절연막(420)은 메모리 셀들(MC)의 각각에 포함된 상기 스위칭 패턴(SW) 및 상부 전극(TE)을 덮을 수 있다. 제 2 도전 라인들(CL2)은 제 2 층간 절연막(420) 내에 제공될 수 있다. 일 예로, 제 2 도전 라인들(CL2) 사이는 제 2 층간 절연막(420)에 의해 채워질 수 있다.
도 9a 내지 도 9h는 본 발명의 실시예들에 따른 가변 저항 메모리 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 7, 도 8 및 도 9a를 참조하여, 기판(미도시) 상에 제 1 도전 라인들(CL1) 및 제 1 층간 절연막(410)이 형성될 수 있다. 예를 들어, 기판(미도시) 상에 도전 물질을 도포한 후, 패터닝 공정을 수행하여 제 1 도전 라인들(CL1)이 형성될 수 있다. 기판(미도시) 상에 제 1 도전 라인들(CL1)을 덮는 절연막이 형성될 수 있다. 상기 절연막에 평탄화 공정을 수행하여 제 1 층간 절연막(410)이 형성될 수 있다. 이때, 제 1 도전 라인들(CL1)의 상면들이 노출될 수 있다. 이와는 다르게, 기판(미도시) 상에 트렌치들을 갖는 제 1 층간 절연막(410)을 형성하고, 상기 트렌치들 내에 도전 물질을 채워 제 1 도전 라인들(CL1)을 형성할 수 있다.
제 1 절연막(402)이 제 1 층간 절연막(410) 상에 형성될 수 있다. 제 1 절연막(402)은 제 1 트렌치(T1)를 가질 수 있다. 제 1 트렌치(T1)는 제 2 방향(D2)으로 연장될 수 있다. 제 1 트렌치(T1)는 제 1 도전 라인들(CL1)의 일부분들 및 제 1 층간 절연막(410)의 일부분들을 노출시킬 수 있다.
기판(미도시) 상에 도전막(640) 및 스페이서막(650)이 도포될 수 있다. 구체적으로, 도전막(640)이 제 1 트렌치(T1)의 내측면, 제 1 트렌치(T1)의 바닥면, 및 제 1 절연막(402)의 상면을 컨포말(conformal)하게 덮도록 형성될 수 있다. 이후, 스페이서막(650)이 도전막(640)의 상면을 컨포말하게 덮도록 형성될 수 있다. 도전막(640)은 도전 물질을 포함할 수 있다. 스페이서막(650)은 실리콘 산화물과 같은 절연 물질 또는 폴리 실리콘과 같은 도전 물질을 포함할 수 있다. 이때, 스페이서막(650)은 제 1 층간 절연막(410) 및 제 1 절연막(402)과 식각 선택성을 가질 수 있다.
도 7, 도 8 및 도 9b를 참조하여, 제 1 트렌치(T1) 내에 제 2 절연 패턴(404)이 형성될 수 있다. 구체적으로, 절연막(미도시)이 제 1 트렌치(T1)의 잔부를 채우도록 스페이서막(650) 상에 형성될 수 있다. 이후, 제 1 절연막(402)의 상면이 노출되도록 도전막(640), 스페이서막(650) 및 상기 절연막에 평탄화 공정을 수행하여, 제 1 트렌치(T1) 내에 전극 패턴(642), 스페이서 패턴(652) 및 제 2 절연 패턴(404)이 차례로 형성될 수 있다. 전극 패턴(642), 스페이서 패턴(652), 제 1 절연막(402) 및 제 2 절연 패턴(404)은 제 2 방향(D2)으로 연장될 수 있다. 제 2 절연 패턴(404)은 스페이서 패턴(652)과 식각 선택성을 갖는 절연 물질을 포함할 수 있다.
도 7, 도 8 및 도 9c를 참조하여, 전극 패턴(642), 스페이서 패턴(652), 제 2 절연 패턴(404) 및 제 1 절연막(402)이 패터닝될 수 있다. 예를 들어, 제 1 방향(D1)으로 연장하는 제 3 마스크 패턴이 제 1 절연막(402) 및 제 2 절연 패턴(404) 상에 형성될 수 있다. 상기 제 3 마스크 패턴을 식각 마스크로 이용하여, 전극 패턴(642), 스페이서 패턴(652), 제 2 절연 패턴(404) 및 제 1 절연막(402)을 패터닝할 수 있다. 이에 따라, 제 1 도전 라인들(CL1) 사이의 제 1 층간 절연막(410)의 상면 상에 제 2 트렌치(T2)가 형성될 수 있다. 상기 패터닝 공정에 따라, 하부 전극들(BE), 스페이서들(SP) 및 제 1 절연 패턴들(408)이 제 1 도전 라인들(CL1) 상에 형성될 수 있다. 예를 들어, 전극 패턴(642)이 식각되어 하부 전극들(BE)이 형성되고, 스페이서 패턴(652)이 식각되어 스페이서들(SP)이 형성되고, 및 제 1 절연막(402)이 식각되어 제 1 절연 패턴들(408)이 형성될 수 있다. 제 2 절연 패턴(404)은 패터닝 공정에 의해, 제 2 방향(D2)으로 분리된 복수 개의 패턴들로 형성될 수 있다. 이후, 제 3 절연 패턴(406)이 제 2 트렌치(T2) 내에 형성될 수 있다.
도 7, 도 8 및 도 9d를 참조하여, 하부 전극들(BE)의 상부들 및 스페이서들(SP)의 상부들이 차례로 식각될 수 있다. 이에 따라, 하부 전극들(BE)의 상면들 및 스페이서들(SP)의 상면들이 제 1 내지 제 3 절연 패턴들(404, 406, 408)의 상면들로부터 리세스되어, 하부 전극들(BE) 및 스페이서들(SP) 상에 제 1 내지 제 3 절연 패턴들(404, 406, 408)에 의해 둘러싸인 내부 공간들이 형성될 수 있다. 실시예들에 따르면, 상기 내부 공간들의 폭들을 넓히기 위한 식각 공정이 수행될 수도 있다.
도 7, 도 8 및 도 9e를 참조하여, 가변 저항 패턴들(VR) 및 중간 전극들(ME)이 상기 내부 공간들 내에 차례로 형성될 수 있다. 예를 들어, 가변 저항 패턴들(VR)은 상기 내부 공간들의 하부들을 채울 수 있다. 중간 전극들(ME)은 가변 저항 패턴들(VR)의 상면들 상에 형성될 수 있다. 중간 전극들(ME)은 가변 저항 패턴들(VR)에 의해 완전히 채워지지 않은 내부 공간들을 채워 형성될 수 있다.
도 7, 도 8 및 도 9f를 참조하여, 스위칭 패턴(SW) 및 상부 전극들(TE)이 차례로 형성될 수 있다. 예를 들어, 희생층이 제 1 내지 제 3 절연 패턴들(404, 406, 408) 상에 형성될 수 있다. 상기 희생층은 중간 전극들(ME)의 상면들을 노출시키는 홀들을 가질 수 있다. 스위칭 패턴(SW) 및 상부 전극들(TE)이 상기 홀들 내에 차례로 형성될 수 있다. 스위칭 패턴(SW)은 상기 홀들의 하부들을 채울 수 있고, 상부 전극들(TE)은 스위칭 패턴(SW)의 상면들 상에 형성되어, 상기 홀들의 상부들을 채울 수 있다. 이후, 상기 희생층은 제거될 수 있다. 상기와 같이, 가변 저항 패턴(VR), 중간 전극(ME) 및 스위칭 패턴(SW)을 포함하는 메모리 셀들(MC)이 형성될 수 있다.
제 1 내지 제 3 절연 패턴들(404, 406, 408) 상에 제 1 보호막(210)이 형성될 수 있다. 제 1 보호막(210)은 메모리 셀들(MC)의 측벽의 일부, 상세하게는, 스위칭 패턴들(SW)의 측벽을 덮도록 형성될 수 있다. 제 1 보호막(210)을 형성하는 공정은 도 2, 도 3 및 도 5c를 참조하여 설명한 것과 동일/유사할 수 있다. 예를 들어, 제 1 보호막(210)을 형성하는 제 1 공정은 소스 물질의 가스 및 반응 물질의 가스를 사용하는 원자층 증착(ALD) 방법으로 수행될 수 있다. 제 1 보호막(210)은 적어도 한번의 제 1 증착-싸이클(deposition-cycle)에 의하여 증착될 수 있다. 상기 제 1 증착-싸이클은 제 1 도스(Dose) 공정, 제 1 RF 공정 및 퍼징(purging)을 포함할 수 있다.
도 7, 도 8 및 도 9g를 참조하여, 제 1 보호막(210) 상에 제 2 보호막(220)이 형성될 수 있다. 제 2 보호막(220)을 형성하는 공정은 도 2, 도 3 및 도 5d를 참조하여 설명한 것과 동일/유사할 수 있다. 예를 들어, 제 2 보호막(220)을 형성하는 제 2 공정은 소스 물질의 가스 및 반응 물질의 가스를 사용하는 원자층 증착(ALD) 방법으로 수행될 수 있다. 제 2 보호막(220)은 적어도 한번의 제 2 증착-싸이클(deposition-cycle)에 의하여 증착될 수 있다. 상기 제 2 증착-싸이클은 제 2 도스(Dose) 공정, 제 2 RF 공정 및 퍼징(purging)을 포함할 수 있다. 제 2 보호막(220)은 제 1 보호막(210)보다 질소 함량비가 높도록 형성될 수 있다. 일 예로, 상기 제 2 공정의 상기 제 2 RF 공정의 공정 시간은 상기 제 1 공정의 상기 제 1 RF 공정의 공정 시간보다 길 수 있다.
도 7, 도 8 및 도 9h를 참조하여, 메모리 셀들(MC) 상에 콘택들(300)이 형성될 수 있다. 예를 들어, 보호막(200)을 식각하여 메모리 셀들(MC)의 상면의 일부를 노출하는 홀이 형성될 수 있다. 상기 홀에 도전 물질을 채워 콘택들(300)이 형성될 수 있다.
제 1 내지 제 3 절연 패턴들(404, 406, 408) 상에 제 2 층간 절연막(420)이 형성될 수 있다. 제 2 층간 절연막(420)은 스위칭 패턴들(SW) 사이에 절연 물질을 채워 형성될 수 있다. 제 2 층간 절연막(420)은 메모리 셀들(MC)을 덮도록 형성될 수 있다.
도 7 및 도 8을 참조하여, 메모리 셀들(MC) 상에 2 도전 라인들(CL2)이 형성될 수 있다. 예를 들어, 제 2 층간 절연막(420)을 식각하여 제 2 방향(D2)으로 연장되는 홀이 형성될 수 있다. 상기 홀은 상부 전극들(TE)의 상면을 노출할 수 있다. 상기 홀에 도전 물질을 채워 제 2 도전 라인들(CL2)이 형성될 수 있다. 상기와 같이 가변 저항 메모리 소자가 제조될 수 있다.
실시예
1
도 3 및 도 4a의 반소체 소자와 같이 형성하였다. 상세하게는, 메모리 셀들의 표면 상에 보호막을 증착하였다. 보호막은 원자층 증착(ALD) 방법으로 증착하였다. 여기서, 보호막은 메모리 셀들의 표면 상에 소스 물질막을 형성하는 도스 공정 및 상기 소스 물질막에 반응 가스를 반응시키는 RF 공정을 포함하는 증착-싸이클을 반복 수행하여 형성되었다. 한번의 증착-싸이클에서 도스 공정의 공정은 2초 동안 수행되고, RF 공정의 공정은 2초 동안 수행되었다.
실시예
2
실시예 1과 동일하게 형성하되, 한번의 증착-싸이클에서 도스 공정의 공정은 2초 동안 수행되고, 1 RF 공정의 공정은 4초 동안 수행되었다.
실시예
3
실시예 1과 동일하게 형성하되, 한번의 증착-싸이클에서 도스 공정의 공정은 2초 동안 수행되고, RF 공정의 공정은 6초 동안 수행되었다.
이하, 실시예 1 내지 3의 보호막의 특성을 측정할 수 있는 다양한 실험들을 수행하였다. 도 10a 내지 도 10c는 실시예들의 특성을 측정한 결과들을 나타내는 도면들이다.
도 10a는 실험예들의 보호막 내의 질소 함량비를 측정한 결과이다. 도 10a에 도시된 바와 같이, 실험예 1의 보호막 내의 질소 함량비가 가장 적고, 실험예 3의 보호막 내의 질소 함량비가 가장 높은 것을 알 수 있다. 즉, 보호막의 형성 공정 시 공정 조건을 변화하여, 질소 함량비가 낮은 보호막을 형성하거나, 질소 함량비가 높은 보호막을 형성할 수 있음을 알 수 있다. 본 발명에 따르면 제 1 보호막과 제 2 보호막은 동일한 공정을 통해 형성될 수 있다. 제 1 보호막의 경우 실험예 1과 같이 형성하여 질소 함량비가 낮도록 형성될 수 있고, 제 2 보호막의 경우 실험예 3과 같이 형성하여 질소 함량비가 높도록 형성될 수 있다.
도 10a의 결과를 통해 확인한 바와 같이, 본 발명의 가변 저항 메모리 소자는 메모리 셀들에 인접한 제 1 보호막이 메모리 셀들의 질화 반응을 감소시키기 위하여 낮은 질소 함량비를 가질 수 있다.
도 10b는 실험예들의 보호막의 밀도를 측정한 결과이다. 도 10b에 도시된 바와 같이, 실험예 1의 보호막의 밀도가 가장 낮고, 실험예 3의 보호막의 밀도가 가장 높은 것을 알 수 있다.
도 10c는 실험예들의 식각률(wet etch rate)을 측정한 결과이다. 도 10c에 도시된 바와 같이, 실험예 1의 보호막의 식각률이 가장 높고, 실험예 3의 보호막의 식각률이 가장 낮은 것을 알 수 있다.
즉, 보호막 내의 질소 함량비가 높을수록 밀도가 높은 것을 알 수 있다. 본 발명에 따르면, 제 2 보호막의 경우 실험예 3과 같이 형성하여 질소 함량비가 높고, 이에 따라 밀도가 높은 제 2 보호막이 형성될 수 있다.
도 10a 내지 도 10c의 결과를 통해 확인한 바와 같이, 본 발명의 제 2 보호막은 높은 밀도를 갖기 위하여 높은 질소 함량비를 갖도록 형성될 수 있으며, 이를 통해 외부 인자들(일 예로, 산소, 수분, 빛 또는 식각액 등)로부터 메모리 셀들을 보호할 수 있다.
이상, 첨부된 도면들을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 기판
200: 보호막
210: 제 1 보호막 220: 제 2 보호막
MCA: 메모리 셀 스택 MC: 메모리 셀
SW: 스위칭 패턴 VR: 가변 저항 패턴
BE: 하부 전극 ME: 중간 전극
TE: 상부 전극
210: 제 1 보호막 220: 제 2 보호막
MCA: 메모리 셀 스택 MC: 메모리 셀
SW: 스위칭 패턴 VR: 가변 저항 패턴
BE: 하부 전극 ME: 중간 전극
TE: 상부 전극
Claims (20)
- 기판 상에 가변 저항 패턴을 포함하는 메모리 셀을 형성하는 것;
제 1 공정을 수행하여 상기 기판 상에 상기 메모리 셀을 덮는 제 1 보호막을 증착하는 것; 및
제 2 공정을 수행하여 상기 제 1 보호막 상에 상기 메모리 셀을 덮는 제 2 보호막을 증착하는 것;
을 포함하되,
상기 제 1 공정 및 상기 제 2 공정은 동일한 소스 물질 및 질소 반응 물질을 이용하고,
상기 제 1 보호막 내의 질소 함량비는 상기 제 2 보호막 내의 질소 함량비보다 작은 가변 저항 메모리 소자의 제조 방법. - 제 1 항에 있어서,
상기 제 1 공정 및 상기 제 2 공정은 원자층 증착(ALD) 방법을 포함하되,
상기 제 1 공정 및 상기 제 2 공정 각각은:
상기 메모리 셀 상에 상기 소스 물질을 흡착시켜 소스 물질막을 형성하는 도스(Dose) 공정; 및
상기 소스 물질막에 상기 질소 반응 물질을 반응시키는 RF 공정;
을 포함하는 가변 저항 메모리 소자의 제조 방법. - 제 2 항에 있어서,
상기 제 1 공정에서의 상기 도스 공정 시간에 대한 상기 RF 공정 시간의 비는,
상기 제 2 공정에서의 상기 도스 공정 시간에 대한 상기 RF 공정 시간의 비보다 작은 가변 저항 메모리 소자의 제조 방법. - 제 2 항에 있어서,
상기 제 1 공정의 상기 RF 공정에서 인가되는 RF 강도는 상기 제 2 공정의 상기 RF 공정에서 인가되는 RF 강도보다 작은 가변 저항 메모리 소자의 제조 방법. - 제 1 항에 있어서,
상기 제 1 공정 및 상기 제 2 공정은 화학 기상 증착(CVD) 방법을 포함하는 가변 저항 메모리 소자의 제조 방법. - 제 5 항에 있어서,
상기 제 1 공정에서의 이용되는 상기 소스 물질에 대한 상기 질소 반응 물질의 비는 상기 제 2 공정에서 이용되는 상기 소스 물질에 대한 상기 질소 반응 물질의 비보다 작은 가변 저항 메모리 소자의 제조 방법. - 제 1 항에 있어서,
상기 제 1 공정 및 상기 제 2 공정은 연속적으로 수행되되,
상기 제 1 공정 및 상기 제 2 공정은 동일한 공정을 이용하여 인-시츄(in-situ)로 수행되는 가변 저항 메모리 소자의 제조 방법. - 제 1 항에 있어서,
상기 제 1 보호막 및 상기 제 2 보호막은 실리콘 질화물(SiNx)을 포함하는 가변 저항 메모리 소자의 제조 방법.
- 기판 상에 제공되고, 가변 저항 패턴을 포함하는 메모리 셀;
상기 기판 상에서 상기 메모리 셀을 덮는 제 1 질화막; 및
상기 제 1 질화막 상에서 상기 메모리 셀을 덮는 제 2 질화막;
을 포함하되,
상기 제 1 질화막 내의 질소 함량비는 상기 제 2 질화막 내의 질소 함량비보다 작은 가변 저항 메모리 소자. - 제 9 항에 있어서,
상기 제 1 질화막의 밀도는 상기 제 2 질화막의 밀도보다 낮은 가변 저항 메모리 소자. - 제 9 항에 있어서,
상기 제 1 질화막은 상기 메모리 셀의 표면을 따라 제공되고,
상기 제 2 질화막은 상기 제 1 질화막에 의해 상기 메모리 셀과 이격되는 가변 저항 메모리 소자. - 제 9 항에 있어서,
상기 메모리 셀은 스위칭 패턴을 더 포함하되,
상기 가변 저항 패턴과 상기 스위칭 패턴은 상기 기판 상에 제공되는 제 1 도전 라인 및 제 2 도전 라인의 교차점 사이에 직렬로 연결되는 가변 저항 메모리 소자. - 제 12 항에 있어서,
상기 메모리 셀 하부에 위치하는 상기 가변 저항 패턴을 덮는 절연층을 더 포함하되,
상기 제 1 질화막은 상기 메모리 셀 상부에 위치하는 상기 스위칭 패턴의 측면 및 상기 절연층의 상면을 덮는 가변 저항 메모리 소자.
- 기판 상에 가변 저항 패턴을 포함하는 메모리 셀을 형성하는 것; 및
상기 기판 상에 상기 메모리 셀을 덮는 질화막을 증착하는 것;
을 포함하되,
상기 증착 공정은:
상기 메모리 셀 상에 소스 물질 및 질소 반응 물질을 제공하는 것; 및
상기 소스 물질막 및 상기 질소 반응 물질을 반응시키는 것;
을 포함하고,
상기 증착 공정은 상기 질화막이 증착됨에 따라 상기 증착 공정 중 제공되는 상기 질소 반응 물질의 양이 증가하는 가변 저항 메모리 소자의 제조 방법. - 제 14 항에 있어서,
상기 증착 공정은 원자층 증착(ALD) 방법을 포함하되,
상기 증착 공정은 상기 질화막이 증착됨에 따라 상기 증착 공정 중 RF 파워가 증가되는 가변 저항 메모리 소자의 제조 방법. - 제 14 항에 있어서,
상기 제 1 공정 및 상기 제 2 공정은 화학 기상 증착(CVD) 방법을 포함하되,
상기 증착 공정은 상기 질화막이 증착됨에 따라 상기 증착 공정에 이용되는 상기 소스 물질에 대한 상기 질소 반응 물질의 비가 증가하는 가변 저항 메모리 소자의 제조 방법. - 제 14 항에 있어서,
상기 보호막 내의 질소 함량비는 상기 보호막과 상기 메모리 셀의 계면으로부터 상기 보호막의 외측으로 갈수록 증가하는 가변 저항 메모리 소자의 제조 방법.
- 기판 상에 제공되는 제 1 도전 라인;
상기 제 1 도전 라인 상에서 상기 제 1 도전 라인과 교차하는 제 2 도전 라인;
상기 제 1 도전 라인과 상기 제 2 도전 라인의 교차점에 제공되고, 가변 저항 패턴을 포함하는 메모리 셀; 및
상기 기판 상에서 상기 메모리 셀을 밀봉하고, 실리콘 질화물(SiNx)을 포함하는 보호막;
을 포함하되,
상기 보호막 내의 질소 함량비는 상기 보호막과 상기 메모리 셀의 계면으로부터 멀어질수록 증가하는 가변 저항 메모리 소자. - 제 18 항에 있어서,
상기 보호막의 밀도는 상기 보호막과 상기 메모리 셀의 계면으로부터 멀어질수록 증가하는 가변 저항 메모리 소자. - 제 18 항에 있어서,
상기 보호막은 상기 메모리 셀의 측면과 접하는 가변 저항 메모리 소자.
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