TWI406422B - 用於程式化浮動主體非揮發性記憶體之方法 - Google Patents

用於程式化浮動主體非揮發性記憶體之方法 Download PDF

Info

Publication number
TWI406422B
TWI406422B TW095100932A TW95100932A TWI406422B TW I406422 B TWI406422 B TW I406422B TW 095100932 A TW095100932 A TW 095100932A TW 95100932 A TW95100932 A TW 95100932A TW I406422 B TWI406422 B TW I406422B
Authority
TW
Taiwan
Prior art keywords
voltage
drain
level
gate
nvm
Prior art date
Application number
TW095100932A
Other languages
English (en)
Other versions
TW200640017A (en
Inventor
James D Burnett
Ramachandran Muralidhar
Original Assignee
Freescale Semiconductor Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Freescale Semiconductor Inc filed Critical Freescale Semiconductor Inc
Publication of TW200640017A publication Critical patent/TW200640017A/zh
Application granted granted Critical
Publication of TWI406422B publication Critical patent/TWI406422B/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/26586—Bombardment with radiation with high-energy radiation producing ion implantation characterised by the angle between the ion beam and the crystal planes or the main crystal surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/107—Substrate region of field-effect devices
    • H01L29/1075—Substrate region of field-effect devices of field-effect transistors
    • H01L29/1079—Substrate region of field-effect devices of field-effect transistors with insulated gate
    • H01L29/1083—Substrate region of field-effect devices of field-effect transistors with insulated gate with an inactive supplementary region, e.g. for preventing punch-through, improving capacity effect or leakage current
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
    • H01L29/7881—Programmable transistors with only two possible levels of programmation
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • High Energy & Nuclear Physics (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Health & Medical Sciences (AREA)
  • Toxicology (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)
  • Read Only Memory (AREA)

Description

用於程式化浮動主體非揮發性記憶體之方法
本發明廣泛係關於半導體裝置，並且具體而言，係關於非揮發性記憶體裝置及其程式化方法。
通常使用上千個電晶體來製造記憶體電路，以儲存資料。在金屬氧化物半導體(MOS)技術中，每個電晶體各具有一閘極或控制電極及兩個電流電極(稱為一源極及一汲極)。源極及汲極典型地駐存在一形成於一基板的井區中。源極及汲極鄰接閘極，而閘極通常被加高而高於源極及汲極。對於NVM電晶體，一儲存層被置放在閘極與一基礎主體之間，該基礎主體分隔源極與汲極。該主體之特徵在於其具有一較上部部分，依據電晶體之導電率類型，該較上部部分耗盡電洞或電子。除非一電晶體是一完全空乏之裝置，否則該主體之一部分未空乏。儲存層可儲存電子或電洞，以調變記憶體裝置的臨限電壓。臨限電壓係電晶體開始傳導電子(NMOS)或電洞(PMOS)之電壓。有數種方法可將電子或電洞置放至儲存層。舉例而言，當施加一高閘極及一高汲極偏壓(相對於源極)時，發生一種稱為"熱載子注入"(hot carrier injection；HCI)之技術。對於NMOS，電子源極移至汲極。結果，汲極處存在一高電場。該高電場引起碰撞離子化，而將電子注入至儲存層，並且在汲極區附近及汲極區中產生電洞。
用詞"體型裝置"(bulk device)通常用來表示一具有一井區之電晶體，其中源極、汲極及通道駐存在該井區中。一至該井區之連接件係用來偏壓該井區。在體型裝置中，正被產生的電洞形成一通過該井電極出現的電流。但是，在其中存在一浮動主體的SOI中，沒有任何井接觸且因此在主體中增長電洞，直到電洞在源極、汲極或主體處與電子重組。對於體型NVM裝置，接面典型具有低的中能隙缺陷密度。於是，如果在SOI中使用相同的接面結構，則與非揮發性記憶體裝置的作業(例如，程式化、讀取、擦除等等)相比，重組時間非常長。在本文中，"重組時間"表示電洞與電子成為電荷中性化所需的時間。因此，長重組時間造成記憶體裝置的臨限電壓隨時間而改變。
另一問題係，在程式化作業期間，電洞可增長至不允許程式化作業完整運作或程式化作業失敗的程度。這是由於兩項效應而發生。第一效應係介於NVM電晶體單元之汲極與主體之間的橫向電場減小。隨著電洞增長，如果在汲極電位被固定時主體電位上升，則橫向電場被減小。第二效應係介於一儲存媒體與主體之間的垂直電場減小。隨著電洞增長，如果在控制閘極電位被固定時主體電位上升，則垂直電場被減小。
含一浮動主體之電晶體的另一問題係，隨著浮動主體偏壓變高，任何MOS電晶體本身存在的一固有的雙極電晶體變成導通。該固有之電晶體的偏壓可導致該浮動主體裝置之汲極處發生累增崩潰(avalanche breakdown)。此現象的一常見徵兆係破裂的閘極氧化物及汲極接面之熱損壞，這永久修改所要的電特性。這些問題限制在SOI上建構NVM單元的用處。
在一形式中，提供一種程式化一具有一浮動主體之非揮發性記憶體(NVM)單元之方法。在一第一程式化階段期間，一處於一第一位準之電壓被施加至該NVM單元的一汲極。一處於一第二位準之電壓被施加至該NVM單元的一源極，其中該第二位準小於該第一位準。一處於一第三位準之電壓被施加至該NVM單元的一閘極，其中該第三位準大於該第二位準。在該第一程式化階段之後的一第二程式化階段期間，實行下列步驟之一以移除該浮動主體中的電洞：(1)將該汲極上的該電壓減小至一第四位準，其中電流流動於該源極與汲極之間，並且該第四位準充分低，以至於導致最小之碰撞離子化；(2)將該閘極上的該電壓減小至一第五位準，其中該第五位準小於該第二位準；或(3)將該汲極上的該電壓減小至一第六位準且減小該閘極上之該電壓，其中該第六位準小於該第二位準。在一形式中，該第二位準係接地，以及該第六位準係負值。在另一形式中，該第一程式化階段係比該第二程式化階段長的持續期間。在另一形式中，該第四位準大於該第二位準。在另一形式中，該浮動主體係P型矽，該汲極係N型矽，以及該源極係N型矽。在另一形式中，該NVM單元係一電荷儲存層，其中該儲存層係多晶矽、奈米晶體(即，"奈米團簇")或氮化物中之至少一項。
在另一形式中，提供一種程式化在一浮動主體中之一非揮發性記憶體(NVM)單元之方法。在一第一組電偏壓條件下，在該NVM單元上實行熱載子注入。藉由將該第一組電偏壓條件變更至一第二組電偏壓條件，主動移除該執行熱載子注入期間已累積在該浮動主體中的電洞。在另一形式中，在一第一持續期間發生該熱載子注入，並且在一第二持續期間發生主動移除電洞，其中該第二持續期間短於該第一持續期間。在另一形式中，藉由變更該閘極及汲極中之至少一項上的一電壓，來實行改變該第一組電偏壓條件。在另一形式中，藉由減小該閘極上的該電壓，並且維持該汲極上的該電壓及該NVM單元之一源極上的一電壓，來達成改變該第一組電偏壓條件。在另一形式中，改變該第一組電偏壓條件包括：變更該汲極上的該電壓及該閘極上的該電壓。在另一形式中，改變該第一組電偏壓條件包括：將該閘極上的該電壓變更至一位準，該位準小於該NVM單元之一源極上的一電壓之一位準。在另一形式中，在第一次發生主動移除電洞之後，重複熱載子注入及主動移除電洞預先決定次數。在另一形式中，每次重複實行熱載子注入之後，重複主動移除電洞。在另一形式中，藉由減小該汲極上的該電壓及該閘極上的該電壓，來改變該第一組電偏壓條件。在另一形式中，藉由將該汲極上的該電壓變更為小於該NVM單元之一源極上的一電壓，來改變該第一組電偏壓條件。在另一形式中，改變該第一組電偏壓條件包括：減小該汲極上的該電壓，以至於導致最小之碰撞離子化。在另一形式中，該浮動主體係P型導電率，並且該NVM單元具有N型導電率之一汲極及一源極。
在另一形式中，提供一種程式化一具有一浮動主體之NVM單元之方法，其中在一第一時間時期期間，具有促使熱載子注入至該NVM單元中之電壓值的閘極訊號及汲極訊號被施加至該NVM單元。在該第一時間時期之後的一第二時間時期期間，具有促使從該浮動主體移除電洞之電壓值的閘極訊號及汲極訊號被施加至該NVM單元。在該第二時間時期之後的一第三時間時期期間，再次具有促使熱載子注入至該NVM單元中之電壓值的閘極訊號及汲極訊號被施加至該NVM單元。在該第三時間時期之後的一第四時間時期期間，再次具有促使從該浮動主體移除電洞之電壓值的閘極訊號及汲極訊號被施加至該NVM單元。
圖1繪示一半導體裝置10，其具有一NVM(非揮發性記憶體)單元18及一NVM單元28。提供一絕緣體層16，其通常建構為一氧化物。一矽層14覆蓋該絕緣體層16。該矽層14及該絕緣體層16全體係一SOI(絕緣體上之矽)基板12。在一形式中，該矽層被摻雜而具有一P型導電率，但應明白，可形成一相反之導電率。NVM單元18具有一覆蓋該矽層14之隧穿介電20。一電荷儲存層22覆蓋該隧穿介電20。一介電層24覆蓋該電荷儲存層22。一閘極26覆蓋該介電層24。NVM單元28具有一覆蓋該矽層14之隧穿介電30。一電荷儲存層32覆蓋該隧穿介電30。一介電層34覆蓋該電荷儲存層32。一閘極36覆蓋該介電層34。
對於這些結構特徵，可使用各種材料。舉例而言，可用二氧化矽(氧化矽)、氮化氧化物(nitrided oxide)、氧化鉿、其他金屬氧化物及其組合，來建構隧穿介電20及隧穿介電30。電荷儲存層22及電荷儲存層32可能係一連續的多晶矽層、一氮化物層、矽奈米團簇(silicon nanocluster)或其他半導體或絕緣體材料。可用氧化物、氮化矽及其組合，來建構介電層24及介電層34。這兩層係用具有高介電常數之介電材料予以建構，以使各自閘極與各自儲存層絕緣，並且提供各自閘極至各自電荷儲存層的良好電容耦合。請再次注意，基於圖解目的，彼等層之比例未必按比例繪製。
圖2中繪示圖1之半導體裝置10的進一步處理。具體而言，提供一遮罩層38及一遮罩層40。遮罩層38被形成以覆蓋該NVM單元18之一部分。具體而言，遮罩層38被形成以覆蓋NVM單元18之隨後將變成該NVM單元18之汲極的該部分。遮罩層40被形成以覆蓋該NVM單元28之一部分。具體而言，遮罩層40被形成以覆蓋NVM單元28之隨後將變成該NVM單元28之汲極的該部分。對於遮罩層38及遮罩層40，可使用各種材料。舉例而言，可使用硬質材料遮罩、光阻或其他習知之遮罩材料，來作為遮罩層38及遮罩層40。再者，在圖2中係一有角度植入步驟，如箭頭所示。植入物係一中性雜質植入物。有角度植入步驟之結果係形成一深能階陷阱(deep level trap)或重組區42。重組區42係一做為重組中心的高密度中能隙缺陷區。重組中心之作用係高效率使過量電子與電洞重組以及使過量電洞與電子重組，藉此中性化過量電荷。選擇植入物之能量及傾斜角度，並且選擇劑量，以在隨後擬形成源極/主體接面處產生高量的重組中心。在閘極26下方的該矽層14之一部分將變成NVM單元18的主體。同樣地，在閘極36下方的該矽層14之一部分將變成NVM單元28的主體。請注意，可依據裝置的其他參數及植入物特性來建構各種傾斜角度。典型之植入傾斜角度在十度與五十度之間變化，但是其他傾斜角度可能適用。在一形式中，可使用Ar或Xe植入物。但是，也建構其他植入物化學，諸如Ge。劑量顯著變化。作為一實例，可使用約每平方公分1 x 101 4 至每平方公分1 x 101 5 之劑量。但是，可依據裝置特性及材料來使用其他劑量範圍。雖然在較佳形式中使用有角度植入，但是應明白，可使用平直(即，無角度)植入。在任一具體實施例中，皆可使用習知的植入設備。
請注意，有角度植入形成一"U"形佈植區。植入物向該矽層14之上部表面行進且繼續穿過該矽層14，直到佈植區(range area)之終端。佈植區終端點將因若干處理因素而異。隨著進一步植入發生，在佈植區終端處造成該矽層14之缺陷直到某厚度，此為損壞終止點。經植入之區域具有做為重組中心的高密度中能隙缺陷。
圖3中繪示圖1之半導體裝置10的進一步處理。具體而言，再次利用遮罩層38及遮罩層40。箭頭指示出以互補角度方向進行半導體裝置10之有角度植入步驟。如上文所述，植入物係一中性雜質植入物。該有角度植入步驟之結果係額外形成一經修改之深能階陷阱或重組區42。重組區42係一做為重組中心的高密度中能隙缺陷區。重組區42之部分46被置放成鄰接隨後擬形成之NVM單元28的源極。重組區42之部分44被置放成鄰接隨後擬形成之NVM單元18的源極。
如上文所述，重組中心之作用係使過量電子與電洞重組以及使過量電洞與電子重組，藉此中性化過量電荷。如同圖2之第一有角度植入，選擇植入物之能量及傾斜角度，並且選擇劑量，以在隨後擬形成源極/主體接面處產生高量的重組中心。
圖4中繪示圖1之半導體裝置10的進一步處理，其中形成一源極延伸區48。該源極延伸區48係藉由一習知之植入步驟(圖中未繪示)所形成。在一形式中，對於NMOS裝置，植入物種係砷(As)；對於PMOS裝置，植入物種係BF2 。可使用符合NMOS電晶體所使用之N型物種及PMOS電晶體所使用之P型物種的其他植入物種。在此順序之處理步驟期間，可使用一選用之習知環形佈植(halo)步驟(圖中未繪示)，以提供鄰接該源極延伸區48的額外摻雜。可選用地實行該裝置之退火。如果退火發生，則可能從圖3所示之重組區42來稍微修改其形狀。鄰接閘極26及閘極36的側壁間隔(圖中未繪示)可被建構，以修改該源極延伸區48的寬度。將進一步處理該源極延伸區48，以形成NVM單元18及NVM單元28各自的一源極。
圖5中繪示半導體裝置10的進一步處理。已移除遮罩層38及遮罩層40。一遮罩50被形成以覆蓋NVM單元18及NVM單元28各自的源極延伸區。此外，遮罩50被形成以覆蓋閘極26及閘極36各自之一部分。執行一習知之植入，以形成NVM單元18的一汲極延伸區52及NVM單元28的一汲極延伸區54。應明白，可實行選用的處理步驟(圖中未繪示)。舉例而言，可形成鄰接閘極26及閘極36的習知之側壁間隔，以修改該汲極延伸區52及該汲極延伸區54的寬度。可使用一選用之習知環形佈植步驟(圖中未繪示)，以提供鄰接該汲極延伸區52及該汲極延伸區54的額外摻雜。可選用地實行該裝置之退火。如果退火發生，則可能從圖3或圖4所示之重組區42來稍微修改其形狀。
圖6中繪示半導體裝置10的進一步處理。形成鄰接NVM單元18及NVM單元28各自的複合閘極堆疊的習知之側壁間隔。對於NVM單元18，形成一側壁間隔56；以及對於NVM單元28，形成一側壁間隔58。實行一習知之深源極/汲極植入。該習知之深源極/汲極植入形成深源極/汲極區60、62及64。
區60及64分別做為NVM單元18及NVM單元28的汲極。區62做為NVM單元18及NVM單元28各自的源極。對於NMOS裝置，區60、62及64具有N型導電率，並且可能是(僅舉例而言)砷或磷。對於PMOS裝置，區60、62及64具有P型導電率，並且可能是(僅舉例而言)硼或BF2 。在圖解形式中的此刻，含有部分44和部分46之重組區42的形狀及位置維持相同於起始植入時的形狀及位置，但是可視直到此刻所使用的處理溫度而異。
圖7中繪示半導體裝置10的進一步處理。區48及62形成(當歷經退火時)NVM單元18及NVM單元28各自的一共同源極區70。對於NMOS實施，該共同源極區70的導電率為N型；對於PMOS實施，該共同源極區70的導電率為P型。部分44係一重組中心區，其在共同源極區70外部且在閘極26下方鄰接至共同源極區70。部分46係一重組中心區，其在共同源極區70外部且在閘極36下方鄰接至共同源極區70。NVM單元18之一汲極66係深源極/汲極區60與汲極延伸區52之複合物。NVM單元28之一汲極68係深源極/汲極區64與汲極延伸區54之複合物。請注意，僅限於每個NVM單元之源極才具有一鄰接的電子－電洞重組區。此非對稱作用為提高NVM單元18及NVM單元28的程式化速度及其他記憶體作業。此外，所示之NVM單元結構最小化相關聯於SOI上之NVM單元的矽層14之主體部分中過量電荷增長的負面效應。再者，由於重組區42及部分44和部分46所提供的高效率重組，而最小化過量電荷增長。藉由使汲極不具有高密度重組中心，得以實現高效率大規模實施。
在圖7所示之圖解形式中，假設建構N通道裝置。於是，汲極區66及68被連接至一相對於該共同源極區70的負電壓電位。該矽層14之主體部分中的任何過量電洞將在源極/主體界面(置放NVM單元18之部分44之處)重組。因此，NVM單元18之主體區的電位被維持在接近共同源極區70的電位。此電壓關係最小化臨限電壓之變化。因此，藉由在儲存層中儲存電子所獲得的臨限電壓Vt 之變更不會被主體中儲存的電洞所抵消。此電壓關係還藉由在汲極與主體之間維持一較高電壓電位(此也導致汲極與主體之間的一較高橫向電場)，來實現更高效率之HCI程式化。此電壓關係有助於防止所有電晶體(諸如NVM單元18)的固有雙極電晶體(例如，汲極66係集極，矽層14之主體部分係基極，以及共同源極區70係射極)被一高電流強力導通且損壞汲極。
此刻應明白，已提供一種用於做為一記憶體來儲存資料的改良之NVM單元。以SOI建構之所有類型電荷儲存電晶體結構皆可使用本文中描述的結構。在一形式中，非揮發性記憶體(NVM)裝置具有一絕緣體上之半導體(SOI)基板，該SOI基板具有一半導體部分及一在該半導體部分下方的絕緣體部分。一閘極在該SOI基板上方。一儲存層係在該閘極與該SOI基板之間。一汲極區係在該閘極之一側上的該半導體部分中，以及一源極區係在該閘極之一相反側上的該半導體部分中。一第一區係在該半導體部分中且在該汲極區之一部分的下方，其中介於該汲極區與該絕緣體部分之間的該第一區具有一第一平均缺陷密度。一第二區係在該半導體部分中且在該源極區之一部分的下方。介於該源極區與該絕緣體部分之間的該第二區具有一第二平均缺陷密度，該第二平均缺陷密度大於該第一平均缺陷密度至少一百倍。在一形式中，該半導體部分係一單結晶矽，並且該第二區具有氬、氙或鍺群組中之至少一項的中性雜質。在另一形式中，該第二區接觸該源極區。該NVM裝置具有一介於源極與汲極區之間的主體，其中該第二區延伸至該主體中。該NVM裝置還具有一介於該儲存層與該半導體部分之間的隧穿介電層。在一形式中，該儲存層係由多晶矽、奈米晶體(即，奈米團簇)或氮化物或其組合所形成。在該NVM裝置之程式化期間，該第二區做為一電子/電洞重組區。還提供一種在一絕緣體上之半導體(SOI)基板上製造在一非揮發性記憶體(NVM)裝置之方法，該SOI基板具有一在一絕緣體部分上之半導體部分。一閘極堆疊被形成在該半導體部分上，該閘極堆疊具有一控制閘極及一儲存層。一儲存層係在該控制閘極與該半導體部分之間。該閘極堆疊之一汲極側被遮罩，以留下敞開的該閘極堆疊之一源極側。當遮罩該汲極側時，中性雜質被植入至該源極側中的該半導體部分中。該等雜質之至少一部分駐存在一第一深度，其中在該第一深度處之缺陷密度係以一百的至少一因子增加。用第一接收體/施主體雜質植入該源極側至一第二深度，其中該第一深度比該第二深度較接近該絕緣體部分。用該第一接收體/施主體物種植入該汲極區。該閘極堆疊進一步包括一設置在該半導體部分與該儲存層之間的隧穿介電。以一相對於垂直之角度來執行植入中性雜質，以便在該閘極下方獲得一些雜質。該相對於垂直之角度係至少10度，但小於45度。在用接收體/施主體雜質植入該源極側之後，撤除遮罩該汲極側。在用接收體/施主體雜質植入該源極側之前，撤除遮罩該汲極側。還提供一種製造非揮發性記憶體(NVM)裝置之方法，該NVM裝置中提供有一絕緣體上之半導體(SOI)基板，該SOI基板具有一半導體部分及一在該半導體部分下方的絕緣體部分。在該SOI基板上方提供一閘極。在該閘極與該SOI基板之間提供一儲存層。遮罩在該閘極之一汲極側上的該半導體部分。當遮罩該半導體部分時，中性雜質被植入至該閘極之一源極側中，以形成一電子/電洞重組區。以一相對於垂直之角度來執行植入中性雜質，使得該電子/電洞重組區在該閘極下方延伸。在該源極側中形成一源極區，其具有一輕微摻雜部分及一重摻雜部分，其中該輕微摻雜部分之至少一部分係在該電子/電洞重組區之至少一部分上。該電子/電洞重組區接觸該源極區。在一形式中，中性雜質係鍺、氙或氬。
圖8以積體電路來繪示一NVM電晶體71之斷面圖。提供一絕緣層72。該絕緣層72可能屬於任何介電材料。對於絕緣層72，一種常用之材料係二氧化矽。一源極74、一浮動主體78及一汲極76覆蓋該絕緣層72。在圖解形式中，源極74及汲極76皆被形成為N＋導電率。可用各種半導體材料來建構源極74、汲極76及主體78。對於源極74及汲極76，一種常用之半導體材料係矽。一隧穿介電層80覆蓋該浮動主體78。該隧穿介電層80可能係由任何絕緣材料所形成。在一形式中，該隧穿介電層80係二氧化矽或其氮化之形式。一儲存媒體82覆蓋該隧穿介電層80。在圖解形式中，該儲存媒體82做為一浮動閘電極，並且可用許多具有儲存特性之材料中的任何材料予以建構。舉例而言，對於儲存媒體82，可使用多晶矽、氮化物、矽奈米團簇、鍺及其他已知之具有儲存特性的材料。一控制介電層84覆蓋該儲存媒體82。該控制介電層84係由任何介電材料所形成。在一形式中，該控制介電層84被建構為一習知之氧化物/氮化物/氧化物膜(ONO)。一控制閘極86覆蓋該控制介電層84，該控制閘極86被連接至一用於施加一閘極程式化電壓之端子(標示為VG ,PGM)。一用於施加一源極電壓之端子(標示為Vs)被連接至該源極74，以及一用於施加一汲極程式化電壓之端子(標示為VD ,PGM)被連接至該汲極76。
在圖解形式中，該汲極76及該控制閘極86之偏壓導致一具有電洞空乏之區域。緊接在介於該源極74與該汲極76之間的通道區(未編號)中的該控制閘極86下方發生此電洞空乏。由於一程式化作業期間之碰撞離子化所產生的電洞聚集在該主體78的較下方部分並且以若干電洞88予以繪示。
圖9繪示一NVM電晶體71，其中該閘極程式化電壓已變更至一電洞削減(HR)閘極電壓(標示為VG ,HR)。此外，該汲極程式化電壓已變更至一電洞削減電壓(VD ,HR)。這兩項電壓被選擇，使得該浮動主體78的較下方部分中的電洞被注入至該汲極76，在此處，電洞與電子重組。
為了瞭解NVM電晶體71之運作，將參考圖10的電壓訊號。圖10繪示閘極電壓VG 及汲極電壓VD 相對於時間的圖表。NVM電晶體71之程式化涉及一程式化階段及一電洞移除階段，這兩階段重複預先決定次數，如圖10中的點狀物所示。在一第一程式化階段期間，一閘極程式化電壓VG ,PGM被施加至該控制閘極86，同時一汲極電壓VD ,PGM被施加至該汲極76。該閘極程式化電壓VG ,PGM典型具有一約7至9伏之值，但是可使用其他電壓。該汲極程式化電壓VD ,PGM典型具有一約4至5伏之值，但是可使用其他電壓。該程式化階段持續一預先決定時間，此段時間長度足以開始將電子從該浮動主體78與汲極76界面區注入至該儲存媒體82。在該程式化階段期間，由於介於該浮動主體78與該汲極76之界面區內高橫向電場區中的碰撞離子化，導致諸如電洞88之電洞開始在浮動主體中增長。彼等電洞88。舉例而言，電洞88之存在變更了浮動主體78的電特性，導致NVM電晶體71的一易變之臨限電壓，並且可導致無法完成該程式化作業。
在時間T1，藉由變更該閘極電壓及該汲極電壓之值來終止該程式化階段。具體而言，在該程式化階段之後，介於時間T1與時間T2之間，存在一電洞移除階段。在該電洞移除階段期間，施加一VG ,HR閘極電壓，其實質上小於緊接在前的閘極程式化電壓VG ,PGM。舉例而言，可施加一約在2至4伏範圍內的VG ,HR閘極電壓。但是，應明白可實行其他電壓範圍。同時，一負汲極電壓(標示為VD ,HR)被施加至該汲極76。在一形式中，VD ,HR之值係在－1至－3伏範圍內。同樣地，應明白可實行其他電壓範圍。在該電洞移除階段期間，由於施加至該汲極76的負電壓連同施加至該控制閘極86的正電壓，導致該浮動主體78至汲極76接面的正向偏壓，而引起朝向該汲極76注入該等電洞88。隨著該等電洞被拉向浮動主體78之下半部分中之浮動主體/汲極界面且進入汲極76，重組發生且從該浮動主體78減少電洞。雖然主動移除許多電洞，但是應明白，在第一及隨後之電洞移除階段期間，未必需要移除所有電洞。但是，浮動主體78內的電洞數量顯著減少發生，以最小化NVM電晶體71的臨限電壓變化，並且改良程式化效能。為了改良電洞移除量，如圖10所示，可藉由開始一第二程式化階段及三個點的連續點狀物，來實行複數個程式化階段及電洞移除階段。換言之，可實行一連串相繼的程式化階段及電洞移除階段。可實行任何程式化階段及電洞移除階段之重複次數。在一形式中，重複次數可能在3至10次範圍內，此時，執行所產生之臨限電壓的確認作業。如果該臨限電壓足夠高，則該程式化作業結束。視特定應用而定，可實行其他重複次數。注意，請謹慎選擇電洞移除階段期間的VG 及VD 之電壓值。具體而言，VG ,HR及VD ，HR之值經選擇，以具有最小量碰撞離子化，使得在電洞移除階段期間，至汲極的電洞移除速率極大於來自碰撞離子化的電洞形成速率。
圖11繪示另一程式化具體實施例，將配合圖12之NVM電晶體71的斷面圖來進行解說。如上文所述，在一第一程式化階段期間，一閘極程式化電壓VG ，PGM被施加至該控制閘極86，同時一汲極電壓VD ，PGM被施加至該汲極76。如上文所述，該程式化階段持續一預先決定時間，此段時間長度足以開始將電子從該浮動主體78與汲極76界面區注入至該儲存媒體82。由於介於該浮動主體78與該汲極76之界面區內高橫向電場區中的碰撞離子化，導致電洞88再次開始在浮動主體中增長。
在時間T1，藉由變更該閘極電壓及該汲極電壓之值來終止該程式化階段，並且進入電洞移除階段。在該電洞移除階段期間，施加一VG ,HR閘極電壓，其再次實質上小於緊接在前的閘極程式化電壓VG ,PGM。舉例而言，可施加一約在3至5伏範圍內的VG ,HR閘極電壓。但是，應明白可實行其他電壓範圍。同時，一正汲極電壓(標示為VD ,HR)被施加至該汲極76，其實質上小於緊接在前的汲極程式化電壓VD ,PGM。在一形式中，VD ,HR之值係在1至3伏範圍內。同樣地，應明白可實行其他電壓範圍。在該電洞移除階段期間，由於施加至該汲極76的負電壓連同施加至該控制閘極86的正電壓，導致該浮動主體78至源極74接面的正向偏壓，而引起朝向該源極74注入該等電洞88。隨著該等電洞被拉向浮動主體78之下半部分中之浮動主體/源極界面且進入源極74，重組發生且從該浮動主體78減少電洞。再者，電洞可與該浮動主體78中的電子重組。可將電子從該源極74注入至該浮動主體78，作為流至該汲極76的二極體電流或作為子通道電流。視電壓偏壓而定，源極74與浮動主體78接面可被正向偏壓，以允許顯著的電子流動。電子也可從該源極74通過該浮動主體78而至該汲極76，作為在該浮動主體的較下方部分處(此處，一些電子可與電洞88重組)的一子通道電流。雖然移除許多電洞，但是應明白，未必需要移除所有電洞。但是，浮動主體78內的電洞數量顯著減少發生，以最小化NVM電晶體71的臨限電壓變化，並且改良程式化效能。為了改良電洞移除量，如圖11所示，可藉由開始一第二程式化階段及三個點的連續點狀物，來實行複數個程式化階段及電洞移除階段。換言之，可實行一連串相繼的程式化階段及電洞移除階段。可實行任何程式化階段及電洞移除階段之重複次數。在一形式中，重複次數可能在3至10次範圍內，此時，執行所產生之臨限電壓的確認作業。如果該臨限電壓足夠高，則該程式化作業結束。視特定應用而定，可實行其他重複次數。
注意，請謹慎選擇電洞移除階段期間的VG 及VD 之電壓值。具體而言，VG ,HR及VD ,HR之值經選擇，以具有最小量碰撞離子化，使得在電洞移除階段期間，至源極的電洞移除速率極大於來自碰撞離子化的電洞形成速率。
圖13繪示另一程式化具體實施例，將配合圖14之NVM電晶體71的斷面圖來進行解說。如上文所述，在一第一程式化階段期間，一閘極程式化電壓VG ,PGM被施加至該控制閘極86，同時一汲極電壓VD ,PGM被施加至該汲極76。如上文所述，該程式化階段持續一預先決定時間，此段時間長度足以開始將電子從該浮動主體78與汲極76界面區注入至該儲存媒體82。由於介於該浮動主體78與該汲極76之界面區內高橫向電場區中的碰撞離子化，導致電洞88再次開始在浮動主體中增長。
在時間T1，藉由變更僅該閘極電壓之值來終止該程式化階段，並且進入電洞移除階段。在該電洞移除階段期間，施加一VG ,HR閘極電壓，其為負值之電壓。舉例而言，可施加一約在－2至－4伏範圍內的VG ,HR閘極電壓。但是，應明白可實行其他電壓範圍。選擇該電壓之值，該值足以使用該浮動主體78/汲極76界面區處的帶間穿隧，將電子注入至該浮動主體78。同時，一正汲極電壓被持續施加至該汲極76。該汲極電壓實質上相同於緊接在前的汲極程式化電壓VD ,PGM。。在一形式中，VD ,PGM之值係在4至6伏範圍內。同樣地，應明白可實行其他電壓範圍。在該電洞移除階段期間，由於汲極/主體界面之反向偏壓條件，連同足以在該汲極/浮動主體界面形成帶間穿隧的一負控制閘極電壓VG ,HR，導致朝向電洞88而注入電子。隨著電子被注入至該浮動主體78，電子與電洞重組，以從該浮動主體78移除電洞88。來自帶間穿隧的一些電洞將駐存在接近該浮動主體78之上部表面之處，其中一些電洞被注入至該儲存媒體82。必須選擇VG ,HR電壓，以最小化此效能，同時仍然能夠實行充分的電洞/電子重組量。
雖然移除許多電洞，但是應明白，未必需要移除所有電洞。但是，浮動主體78內的電洞88數量顯著減少發生，以最小化NVM電晶體71的臨限電壓變化，並且改良程式化效能。為了改良電洞移除量，如圖13所示，可藉由開始一第二程式化階段及三個點的連續點狀物，來實行複數個程式化階段及電洞移除階段。換言之，可實行一連串相繼的程式化階段及電洞移除階段。可實行任何程式化階段及電洞移除階段之重複次數。在一形式中，重複次數可能在3至10次範圍內，此時，執行所產生之臨限電壓的確認作業。如果該臨限電壓足夠高，則該程式化作業結束。視特定應用而定，可實行其他重複次數。
此刻應明白，已提供用於具有一浮動主體之非揮發性記憶體的改良之非揮發性程式化方法。可全體地應用這些方法的各種具體實施例。每項具體實施例在一程式化作業之熱載子階段之後高效率移除電洞。於是，揭示一種用於程式化SOI上之記憶體單元電晶體的商業可實行之方法。在除SOI外的多項形式中，可使用一具有相似於局部空乏之SOI的屬性的結構。本文中所揭示的程式化方法可運用在獨立記憶體中，或運用在積體電路的記憶體部分中，該積體電路除了具有記憶體儲存功能以外，還具有各種其他功能。
在一形式中，提供一種程式化一具有一浮動主體之非揮發性記憶體(NVM)單元之方法。在一第一程式化階段期間，一處於一第一位準之電壓被施加至該NVM單元的一汲極。一處於一第二位準之電壓被施加至該NVM單元的一源極，其中該第二位準小於該第一位準。一處於一第三位準之電壓被施加至該NVM單元的一閘極，其中該第三位準大於該第二位準。在該第一程式化階段之後的一第二程式化階段期間，實行下列步驟之一以移除該浮動主體中的電洞：(1)將該汲極上的該電壓減小至一第四位準，其中電流流動於該源極與汲極之間，並且該第四位準充分低，以至於導致最小之碰撞離子化；(2)將該閘極上的該電壓減小至一第五位準，其中該第五位準小於該第二位準；或(3)將該汲極上的該電壓減小至一第六位準且減小該閘極上之該電壓，其中該第六位準小於該第二位準。在一形式中，該第二位準係接地，以及該第六位準係負值。在另一形式中，該第一程式化階段係比該第二程式化階段長的持續期間。在另一形式中，該第四位準大於該第二位準。在另一形式中，該浮動主體係P型矽，該汲極係N型矽，以及該源極係N型矽。在另一形式中，該NVM單元係一電荷儲存層，其中該儲存層係多晶矽、奈米晶體(即，"奈米團簇")或氮化物中之至少一項。
在另一形式中，提供一種程式化在一浮動主體中之一非揮發性記憶體(NVM)單元之方法。在一第一組電偏壓條件下，在該NVM單元上實行熱載子注入。藉由將該第一組電偏壓條件變更至一第二組電偏壓條件，主動移除該執行熱載子注入期間已累積在該浮動主體中的電洞。在另一形式中，在一第一持續期間發生該熱載子注入，並且在一第二持續期間發生主動移除電洞，其中該第二持續期間短於該第一持續期間。在另一形式中，藉由變更該閘極及汲極中之至少一項上的一電壓，來實行改變該第一組電偏壓條件。在另一形式中，藉由減小該閘極上的該電壓，並且維持該汲極上的該電壓及該NVM單元之一源極上的一電壓，來達成改變該第一組電偏壓條件。在另一形式中，改變該第一組電偏壓條件包括：變更該汲極上的該電壓及該閘極上的該電壓。在另一形式中，改變該第一組電偏壓條件包括：將該閘極上的該電壓變更至一位準，該位準小於該NVM單元之一源極上的一電壓之一位準。在另一形式中，在第一次發生主動移除電洞之後，重複熱載子注入及主動移除電洞預先決定次數。在另一形式中，每次重複實行熱載子注入之後，重複主動移除電洞。在另一形式中，藉由減小該汲極上的該電壓及該閘極上的該電壓，來改變該第一組電偏壓條件。在另一形式中，藉由將該汲極上的該電壓變更為小於該NVM單元之一源極上的一電壓，來改變該第一組電偏壓條件。在另一形式中，改變該第一組電偏壓條件包括：減小該汲極上的該電壓，以至於導致最小之碰撞離子化。在另一形式中，該浮動主體係P型導電率，並且該NVM單元具有N型導電率之一汲極及一源極。
在另一形式中，提供一種程式化一具有一浮動主體之NVM單元之方法，其中在一第一時間時期期間，具有促使熱載子注入至該NVM單元中之電壓值的閘極訊號及汲極訊號被施加至該NVM單元。在該第一時間時期之後的一第二時間時期期間，具有促使從該浮動主體移除電洞之電壓值的閘極訊號及汲極訊號被施加至該NVM單元。在該第二時間時期之後的一第三時間時期期間，再次具有促使熱載子注入至該NVM單元中之電壓值的閘極訊號及汲極訊號被施加至該NVM單元。在該第三時間時期之後的一第四時間時期期間，再次具有促使從該浮動主體移除電洞之電壓值的閘極訊號及汲極訊號被施加至該NVM單元。
於前面的說明書中，已參考特定具體實施例來說明本發明。然而，熟悉此項技術者應明白本發明的各種修改並且容易修改，而不會脫離如下文中申請專利範例所提供之本發明的範疇與精神。舉例而言，該等記憶體單元結構可被實施為獨立之非揮發性記憶體或實施為一嵌入式記憶體。
因此，說明書暨附圖應視為解說，而不應視為限制，並且所有此類的修改皆屬本發明範疇內。
已說明關於特定具體實施例的優勢、其他優點及問題解決方案。但是，可導致任何優勢、優點及解決方案發生或更顯著的優勢、優點、問題解決方案及任何元件不應被理解為任何或所有申請專利範例的關鍵、必要項或基本功能或元件。本文中所使用的術語"包括"、"包含"或其任何其他的變化都是用來涵蓋非專有內含項，使得包括元件清單的方法、方法、物品或裝置不僅包括這些元件，而且還包括未明確列出或此類方法、方法、物品或裝置原有的其他元件。本文中使用的用詞"一"被定義為一個或一個以上。本文中使用的用詞"複數個"被定義為兩個或兩個以上。本文中使用的用詞"另一個"被定義為至少一第二個或多個。本文中使用的用詞"包括"及/或"具有"被定義為"包含"(即，開放表達方式)。本文中使用的用詞"耦合"被定義為"連接"，然而未必係直接連接，也未必是機械連接。
10．．．半導體裝置
12．．．基板
14．．．矽
16．．．絕緣體層
18．．．NVM單元
20．．．隧穿介電
22．．．電荷儲存層
24．．．介電層
26．．．閘極
28．．．NVM單元
30．．．隧穿介電
32．．．電荷儲存層
34．．．介電層
36．．．閘極
38．．．遮罩層
40．．．遮罩層
42．．．重組區
44．．．部分
46．．．部分
48．．．源極延伸區
50．．．遮罩
52．．．汲極延伸區
54．．．汲極延伸區
56．．．側壁間隔
58．．．側壁間隔
60．．．汲極區
62．．．汲極區
64．．．汲極區
66．．．汲極區
68．．．汲極區
70．．．共同源極區
71．．．NVM電晶體
72．．．覆蓋絕緣層
74．．．源極
76．．．汲極
78．．．浮動主體
80．．．隧穿介電層
82．．．儲存媒體
84．．．控制介電層
86．．．控制閘極
88．．．電洞
本發明將藉由實例及附圖來進行解說，但本發明未限定在這些實例及附圖內，其中相似的參照代表相似的元件。
圖1至7以斷面圖形式繪示根據本發明一形式之SOI上之NVM電晶體單元以及形成SOI上之NVM電晶體單元之方法；圖8以斷面圖形式繪示根據本發明之SOI上之NVM電晶體單元，其具有用於程式化之連接件；圖9以斷面圖形式繪示根據本發明之SOI上之NVM電晶體單元，其具有用於從浮動主體移除電洞之連接件；圖10以圖表形式繪示根據第一程式化具體實施例之圖8及9所示之NVM電晶體單元的連續程式化及電洞移除階段；圖11以圖表形式繪示根據另一程式化具體實施例之NVM電晶體單元的連續程式化及電洞移除階段；圖12以斷面圖形式繪示用於配合圖11之程式化具體實施例使用之SOI上之NVM電晶體單元；圖13以圖表形式繪示根據另一程式化具體實施例之NVM電晶體單元的連續程式化及電洞移除階段；以及圖14以斷面圖形式繪示用於配合圖13之程式化具體實施例使用之SOI上之NVM電晶體單元。
熟悉此項技術者應明白，圖中的元件是簡化的圖解，並且不需要按比例繪製。例如，相對於其他元件，圖中部份元件的尺寸可能過度放大，以利於更容易瞭解本發明的具體實施例。
70．．．共同源極區
71．．．NVM電晶體
72．．．覆蓋絕緣層
74．．．源極
76．．．汲極
78．．．浮動主體
80．．．隧穿介電層
82．．．儲存媒體
84．．．控制介電層
86．．．控制閘極
88．．．電洞

Claims (18)

  1. 一種程式化一具有一浮動主體之非揮發性記憶體(NVM)單元之方法，包括：在一第一程式化階段期間：施加一處於一第一位準之電壓至該NVM單元的一汲極；施加一處於一第二位準之電壓至該NVM單元的一源極，其中該第二位準小於該第一位準；及施加一處於一第三位準之電壓至該NVM單元的一閘極，其中該第三位準大於該第二位準；以及在該第一程式化階段之後的一第二程式化階段期間，實行下列步驟之一以移除該浮動主體中的電洞：將該汲極上的該電壓減小至一第四位準，其中電流流動於該源極與汲極之間，並且其中該第四位準足夠低，以至於導致最小之碰撞離子化；將該閘極上的該電壓減小至一第五位準，其中該第五位準小於該第二位準；或將該汲極上的該電壓減小至一第六位準且降低該閘極上之電壓，其中該第六位準小於該第二位準。
  2. 如請求項1之方法，其中該第二位準係接地。
  3. 如請求項1之方法，其中該電壓之第六位準係負值。
  4. 如請求項1之方法，其中該第一程式化階段係比該第二程式化階段長的持續期間。
  5. 如請求項1之方法，其中該第四位準大於該第二位準。
  6. 如請求項1之方法，其中該浮動主體包括P型矽，該汲極包括N型矽，以及該源極包括N型矽。
  7. 如請求項1之方法，其中該NVM單元包括一電荷儲存層，其中該儲存層包括多晶矽、奈米晶體或氮化物中之至少一項。
  8. 一種程式化在一浮動主體中之一非揮發性記憶體(NVM)單元之方法，包括：在一第一組電偏壓條件下，在該NVM單元上實行熱載子注入，其中該第一組電偏壓條件包括：選擇一第一閘極電壓大於一第一汲極電壓，如此，該熱載子注入被實行；以及藉由將該第一組電偏壓條件變更至一第二組電偏壓條件，在該執行熱載子注入期間主動移除已累積在該浮動主體中的電洞，其中該第二組電偏壓條件包括：一實質上小於該第一閘極電壓之第二閘極電壓及一小於或等於該第一汲極電壓之第二汲極電壓，以及該第二閘極電壓及該第二汲極電壓經選擇具有一最小量碰撞離子化。
  9. 如請求項8之方法，其中在一第一持續期間發生該熱載子注入，並且在一第二持續期間發生主動移除電洞，其中該第二持續期間短於該第一持續期間。
  10. 如請求項8之方法，其中改變該第一組電偏壓條件包括：減小該閘極上的該電壓，並且維持該汲極上的該電壓及該NVM單元之一源極上的一電壓。
  11. 如請求項8之方法，其中改變該第一組電偏壓條件包括：變更該汲極上的該電壓及該閘極上的該電壓。
  12. 如請求項8之方法，其中改變該第一組電偏壓條件包括：將該閘極上的該電壓變更至一位準，該位準小於該NVM單元之一源極上的一電壓之一位準。
  13. 如請求項8之方法，進一步包括在實行主動移除電洞之後，重複實行熱載子注入。
  14. 如請求項8之方法，進一步包括在重複實行熱載子注入之後，重複主動移除電洞。
  15. 如請求項8之方法，其中改變該第一組電偏壓條件包括：減小該汲極上的該電壓及該閘極上的該電壓。
  16. 如請求項8之方法，其中改變該第一組電偏壓條件包括：將該汲極上的該電壓變更為小於該NVM單元之一源極上的一電壓。
  17. 如請求項8之方法，其中改變該第一組電偏壓條件包括：減小該汲極上的該電壓，以至於導致最小之碰撞離子化。
  18. 如請求項8之方法，其中該浮動主體係P型導電率，並且其中該NVM單元包括N型導電率之一汲極及一源極。
TW095100932A 2005-02-18 2006-01-10 用於程式化浮動主體非揮發性記憶體之方法 TWI406422B (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
US11/061,005 US7352631B2 (en) 2005-02-18 2005-02-18 Methods for programming a floating body nonvolatile memory

Publications (2)

Publication Number Publication Date
TW200640017A TW200640017A (en) 2006-11-16
TWI406422B true TWI406422B (zh) 2013-08-21

Family

ID=36911769

Family Applications (1)

Application Number Title Priority Date Filing Date
TW095100932A TWI406422B (zh) 2005-02-18 2006-01-10 用於程式化浮動主體非揮發性記憶體之方法

Country Status (3)

Country Link
US (1) US7352631B2 (zh)
TW (1) TWI406422B (zh)
WO (1) WO2006091263A2 (zh)

Families Citing this family (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7572691B2 (en) * 2006-05-16 2009-08-11 Macronix International Co., Ltd Non-volatile memory and method of fabricating the same
US8076200B2 (en) * 2006-10-30 2011-12-13 Micron Technology, Inc. Charge trapping dielectric structures with variable band-gaps
US7847341B2 (en) * 2006-12-20 2010-12-07 Nanosys, Inc. Electron blocking layers for electronic devices
US8686490B2 (en) * 2006-12-20 2014-04-01 Sandisk Corporation Electron blocking layers for electronic devices
KR101443731B1 (ko) * 2006-12-20 2014-09-23 쌘디스크 코포레이션 전자 디바이스용 전자 차단 층
KR100786707B1 (ko) * 2006-12-21 2007-12-18 삼성전자주식회사 불휘발성 메모리 장치 및 이의 제조 방법
US7652923B2 (en) * 2007-02-02 2010-01-26 Macronix International Co., Ltd. Semiconductor device and memory and method of operating thereof
US7598560B2 (en) * 2007-03-30 2009-10-06 Kavalieros Jack T Hetero-bimos injection process for non-volatile flash memory
US9230651B2 (en) 2012-04-08 2016-01-05 Zeno Semiconductor, Inc. Memory device having electrically floating body transitor
US20090016118A1 (en) * 2007-07-12 2009-01-15 Silicon Storage Technology, Inc. Non-volatile dram with floating gate and method of operation
US7733700B2 (en) * 2007-07-18 2010-06-08 Flashsilicon, Inc. Method and structures for highly efficient hot carrier injection programming for non-volatile memories
US7847338B2 (en) 2007-10-24 2010-12-07 Yuniarto Widjaja Semiconductor memory having both volatile and non-volatile functionality and method of operating
KR101062844B1 (ko) * 2008-12-24 2011-09-07 주식회사 하이닉스반도체 멀티 비트 메모리 장치 및 그 구동방법
US8148780B2 (en) * 2009-03-24 2012-04-03 Micron Technology, Inc. Devices and systems relating to a memory cell having a floating body
US8582359B2 (en) * 2010-11-16 2013-11-12 Zeno Semiconductor, Inc. Dual-port semiconductor memory and first-in first-out (FIFO) memory having electrically floating body transistor
US20120241865A1 (en) * 2011-03-21 2012-09-27 Nanya Technology Corporation Integrated circuit structure
US8570811B2 (en) * 2011-08-26 2013-10-29 Broadcom Corporation FinFET based one-time programmable device and related method
KR102643672B1 (ko) 2018-12-19 2024-03-06 에스케이하이닉스 주식회사 반도체 장치 및 그 동작 방법
US11362665B2 (en) * 2020-09-08 2022-06-14 Microsoft Technology Licensing, Llc Low power cryo-CMOS circuits with non-volatile threshold voltage offset compensation

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6049484A (en) * 1998-09-10 2000-04-11 Taiwan Semiconductor Manufacturing Company Erase method to improve flash EEPROM endurance by combining high voltage source erase and negative gate erase
US20020002052A1 (en) * 2000-06-13 2002-01-03 Mchenry Mark Allen System and method for reuse of communications spectrum for fixed and mobile applications with efficient method to mitigate interference
US20020022360A1 (en) * 2000-06-15 2002-02-21 Chang-Hyun Kim Semiconductor memory device for eliminating floating body effect and method of fabricating the same
US20030206472A1 (en) * 1993-12-03 2003-11-06 Mitsubishi Denki Kabushiki Kaisha Semiconductor memory device including an SOI substrate
US20040041208A1 (en) * 2002-08-30 2004-03-04 Arup Bhattacharyya One transistor SOI non-volatile random access memory cell

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5420055A (en) * 1992-01-22 1995-05-30 Kopin Corporation Reduction of parasitic effects in floating body MOSFETs
JP2630278B2 (ja) * 1994-10-26 1997-07-16 日本電気株式会社 不揮発性半導体記憶装置及びその製造方法
US5982918A (en) * 1995-05-02 1999-11-09 Cummins-Allison, Corp. Automatic funds processing system
GB2358082B (en) * 2000-01-07 2003-11-12 Seiko Epson Corp Semiconductor transistor
US6495887B1 (en) * 2000-06-09 2002-12-17 Advanced Micro Devices, Inc. Argon implantation after silicidation for improved floating-body effects
US6313487B1 (en) 2000-06-15 2001-11-06 Board Of Regents, The University Of Texas System Vertical channel floating gate transistor having silicon germanium channel layer
KR100365411B1 (ko) * 2000-06-30 2002-12-18 주식회사 하이닉스반도체 절연층상의 실리콘 금속 산화물 전계 효과 트랜지스터의제조 방법
TWI230392B (en) * 2001-06-18 2005-04-01 Innovative Silicon Sa Semiconductor device
US6614694B1 (en) * 2002-04-02 2003-09-02 Macronix International Co., Ltd. Erase scheme for non-volatile memory
EP1355316B1 (en) * 2002-04-18 2007-02-21 Innovative Silicon SA Data storage device and refreshing method for use with such device
US20060186456A1 (en) * 2005-02-18 2006-08-24 Burnett James D NVM cell on SOI and method of manufacture

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030206472A1 (en) * 1993-12-03 2003-11-06 Mitsubishi Denki Kabushiki Kaisha Semiconductor memory device including an SOI substrate
US6049484A (en) * 1998-09-10 2000-04-11 Taiwan Semiconductor Manufacturing Company Erase method to improve flash EEPROM endurance by combining high voltage source erase and negative gate erase
US20020002052A1 (en) * 2000-06-13 2002-01-03 Mchenry Mark Allen System and method for reuse of communications spectrum for fixed and mobile applications with efficient method to mitigate interference
US20020022360A1 (en) * 2000-06-15 2002-02-21 Chang-Hyun Kim Semiconductor memory device for eliminating floating body effect and method of fabricating the same
US20040041208A1 (en) * 2002-08-30 2004-03-04 Arup Bhattacharyya One transistor SOI non-volatile random access memory cell

Also Published As

Publication number Publication date
US20060186457A1 (en) 2006-08-24
WO2006091263A2 (en) 2006-08-31
TW200640017A (en) 2006-11-16
US7352631B2 (en) 2008-04-01
WO2006091263A3 (en) 2007-09-20

Similar Documents

Publication Publication Date Title
TWI406422B (zh) 用於程式化浮動主體非揮發性記憶體之方法
US7811886B2 (en) Split-gate thin film storage NVM cell with reduced load-up/trap-up effects
US6734063B2 (en) Non-volatile memory cell and fabrication method
KR100258646B1 (ko) 감소된 기생 캐패시턴스를 갖는 보호형 프로그램가능 트랜지스터 및 그의 제조방법
US6972997B2 (en) Nonvolatile semiconductor memory device
US20060202254A1 (en) Multi-level flash memory cell capable of fast programming
US20060186456A1 (en) NVM cell on SOI and method of manufacture
US6255165B1 (en) Nitride plug to reduce gate edge lifting
WO2006025997A2 (en) Programming, erasing, and reading structure for an nvm cell
CN104347518A (zh) 分裂栅非易失性存储器单元
WO2006025998A2 (en) Programming and erasing structure for an nvm cell
JP4854955B2 (ja) 半導体装置及びその製造方法
US9159568B2 (en) Method for fabricating memory cells having split charge storage nodes
KR100752192B1 (ko) 단일 폴리 구조의 플래시 메모리 소자 및 그 제조 방법
KR101286704B1 (ko) 매몰절연막에 고정 전하층을 갖는 트랜지스터 및 그 제조방법
KR100849993B1 (ko) 비대칭 쇼트키 장벽을 이용한 ｎｏｒ형 플래시 기억 소자및 그 제조 방법
US6303454B1 (en) Process for a snap-back flash EEPROM cell
US20070007578A1 (en) Sub zero spacer for shallow MDD junction to improve BVDSS in NVM bitcell
US8183617B2 (en) Injection method with Schottky source/drain
CN106206748A (zh) Sonos器件及其制造方法
US11810982B2 (en) Nonvolatile memory device with a doped region between a source and a drain and integration schemes
CN112002694B (zh) Sonos存储器及其制造方法
US7763930B2 (en) Semiconductor device and manufacturing method thereof
WO2011057062A2 (en) Dual conducting floating spacer metal oxide semiconductor field effect transistor (dcfs mosfet) and method to fabricate the same
JP2001267435A (ja) 半導体集積回路装置

Legal Events

Date Code Title Description
MM4A Annulment or lapse of patent due to non-payment of fees