KR101443731B1 - 전자 디바이스용 전자 차단 층 - Google Patents
전자 디바이스용 전자 차단 층 Download PDFInfo
- Publication number
- KR101443731B1 KR101443731B1 KR1020097012821A KR20097012821A KR101443731B1 KR 101443731 B1 KR101443731 B1 KR 101443731B1 KR 1020097012821 A KR1020097012821 A KR 1020097012821A KR 20097012821 A KR20097012821 A KR 20097012821A KR 101443731 B1 KR101443731 B1 KR 101443731B1
- Authority
- KR
- South Korea
- Prior art keywords
- dielectric layer
- layer
- dielectric
- gate stack
- charge
- Prior art date
Links
- 230000000903 blocking effect Effects 0.000 title description 150
- 239000003989 dielectric material Substances 0.000 claims abstract description 52
- 238000000034 method Methods 0.000 claims abstract description 45
- 229910018072 Al 2 O 3 Inorganic materials 0.000 claims abstract description 30
- 238000003860 storage Methods 0.000 claims description 136
- 230000005641 tunneling Effects 0.000 claims description 58
- 229910004298 SiO 2 Inorganic materials 0.000 claims description 31
- 229910052751 metal Inorganic materials 0.000 claims description 30
- 239000002184 metal Substances 0.000 claims description 30
- 239000002159 nanocrystal Substances 0.000 claims description 22
- 239000000758 substrate Substances 0.000 claims description 20
- 150000004767 nitrides Chemical class 0.000 claims description 17
- 229910052735 hafnium Inorganic materials 0.000 claims description 14
- 229910003855 HfAlO Inorganic materials 0.000 claims description 12
- 230000005684 electric field Effects 0.000 claims description 12
- VBJZVLUMGGDVMO-UHFFFAOYSA-N hafnium atom Chemical compound [Hf] VBJZVLUMGGDVMO-UHFFFAOYSA-N 0.000 claims description 12
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 claims description 5
- KDLHZDBZIXYQEI-UHFFFAOYSA-N Palladium Chemical compound [Pd] KDLHZDBZIXYQEI-UHFFFAOYSA-N 0.000 claims description 5
- BASFCYQUMIYNBI-UHFFFAOYSA-N platinum Chemical compound [Pt] BASFCYQUMIYNBI-UHFFFAOYSA-N 0.000 claims description 5
- 229910052707 ruthenium Inorganic materials 0.000 claims description 5
- 229910004129 HfSiO Inorganic materials 0.000 claims description 4
- KJTLSVCANCCWHF-UHFFFAOYSA-N Ruthenium Chemical compound [Ru] KJTLSVCANCCWHF-UHFFFAOYSA-N 0.000 claims description 4
- 229910052759 nickel Inorganic materials 0.000 claims description 3
- 229910052763 palladium Inorganic materials 0.000 claims description 3
- 229910052697 platinum Inorganic materials 0.000 claims description 3
- 230000015654 memory Effects 0.000 abstract description 55
- 230000014759 maintenance of location Effects 0.000 abstract description 9
- MIQVEZFSDIJTMW-UHFFFAOYSA-N aluminum hafnium(4+) oxygen(2-) Chemical compound [O-2].[Al+3].[Hf+4] MIQVEZFSDIJTMW-UHFFFAOYSA-N 0.000 abstract description 2
- CJNBYAVZURUTKZ-UHFFFAOYSA-N hafnium(iv) oxide Chemical compound O=[Hf]=O CJNBYAVZURUTKZ-UHFFFAOYSA-N 0.000 abstract description 2
- TWNQGVIAIRXVLR-UHFFFAOYSA-N oxo(oxoalumanyloxy)alumane Chemical compound O=[Al]O[Al]=O TWNQGVIAIRXVLR-UHFFFAOYSA-N 0.000 abstract description 2
- 239000010410 layer Substances 0.000 description 513
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 33
- 230000004888 barrier function Effects 0.000 description 31
- 239000000463 material Substances 0.000 description 28
- 239000000203 mixture Substances 0.000 description 23
- 229910052757 nitrogen Inorganic materials 0.000 description 17
- 238000010586 diagram Methods 0.000 description 14
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 13
- 229910052710 silicon Inorganic materials 0.000 description 13
- 239000010703 silicon Substances 0.000 description 13
- 238000000231 atomic layer deposition Methods 0.000 description 12
- 239000004065 semiconductor Substances 0.000 description 12
- 238000005229 chemical vapour deposition Methods 0.000 description 11
- 238000000151 deposition Methods 0.000 description 11
- 238000005240 physical vapour deposition Methods 0.000 description 11
- 230000008569 process Effects 0.000 description 11
- 239000002096 quantum dot Substances 0.000 description 11
- 239000002105 nanoparticle Substances 0.000 description 10
- 238000004088 simulation Methods 0.000 description 10
- 230000008901 benefit Effects 0.000 description 9
- 239000010408 film Substances 0.000 description 8
- 150000001875 compounds Chemical class 0.000 description 7
- -1 for example Chemical class 0.000 description 7
- 230000008021 deposition Effects 0.000 description 6
- QJGQUHMNIGDVPM-UHFFFAOYSA-N nitrogen group Chemical group [N] QJGQUHMNIGDVPM-UHFFFAOYSA-N 0.000 description 6
- QGZKDVFQNNGYKY-UHFFFAOYSA-N Ammonia Chemical compound N QGZKDVFQNNGYKY-UHFFFAOYSA-N 0.000 description 5
- 230000009977 dual effect Effects 0.000 description 5
- 230000006870 function Effects 0.000 description 5
- 229910052760 oxygen Inorganic materials 0.000 description 5
- 239000004020 conductor Substances 0.000 description 4
- 239000007789 gas Substances 0.000 description 4
- 238000004519 manufacturing process Methods 0.000 description 4
- 239000002243 precursor Substances 0.000 description 4
- 238000000038 ultrahigh vacuum chemical vapour deposition Methods 0.000 description 4
- 238000009792 diffusion process Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 229910000449 hafnium oxide Inorganic materials 0.000 description 3
- WIHZLLGSGQNAGK-UHFFFAOYSA-N hafnium(4+);oxygen(2-) Chemical compound [O-2].[O-2].[Hf+4] WIHZLLGSGQNAGK-UHFFFAOYSA-N 0.000 description 3
- 239000002784 hot electron Substances 0.000 description 3
- 230000006872 improvement Effects 0.000 description 3
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 3
- 230000005012 migration Effects 0.000 description 3
- 238000013508 migration Methods 0.000 description 3
- 239000002245 particle Substances 0.000 description 3
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 3
- 238000012546 transfer Methods 0.000 description 3
- 229910052723 transition metal Inorganic materials 0.000 description 3
- 150000003624 transition metals Chemical class 0.000 description 3
- 230000005689 Fowler Nordheim tunneling Effects 0.000 description 2
- 229910021193 La 2 O 3 Inorganic materials 0.000 description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- 229910002367 SrTiO Inorganic materials 0.000 description 2
- 229910010413 TiO 2 Inorganic materials 0.000 description 2
- 229910021529 ammonia Inorganic materials 0.000 description 2
- 238000000137 annealing Methods 0.000 description 2
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 2
- 238000004364 calculation method Methods 0.000 description 2
- 230000008859 change Effects 0.000 description 2
- 230000008878 coupling Effects 0.000 description 2
- 238000010168 coupling process Methods 0.000 description 2
- 238000005859 coupling reaction Methods 0.000 description 2
- 239000013078 crystal Substances 0.000 description 2
- MROCJMGDEKINLD-UHFFFAOYSA-N dichlorosilane Chemical compound Cl[SiH2]Cl MROCJMGDEKINLD-UHFFFAOYSA-N 0.000 description 2
- 238000004070 electrodeposition Methods 0.000 description 2
- 229910052737 gold Inorganic materials 0.000 description 2
- 239000010931 gold Substances 0.000 description 2
- 238000002347 injection Methods 0.000 description 2
- 239000007924 injection Substances 0.000 description 2
- 229910052741 iridium Inorganic materials 0.000 description 2
- 238000013507 mapping Methods 0.000 description 2
- 239000002923 metal particle Substances 0.000 description 2
- 229910052750 molybdenum Inorganic materials 0.000 description 2
- 239000001301 oxygen Substances 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- 238000004151 rapid thermal annealing Methods 0.000 description 2
- 239000002356 single layer Substances 0.000 description 2
- 238000004544 sputter deposition Methods 0.000 description 2
- 239000000126 substance Substances 0.000 description 2
- 229910052715 tantalum Inorganic materials 0.000 description 2
- MZLGASXMSKOWSE-UHFFFAOYSA-N tantalum nitride Chemical compound [Ta]#N MZLGASXMSKOWSE-UHFFFAOYSA-N 0.000 description 2
- 229910052721 tungsten Inorganic materials 0.000 description 2
- 229910005335 FePt Inorganic materials 0.000 description 1
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 description 1
- 229910001260 Pt alloy Inorganic materials 0.000 description 1
- BLRPTPMANUNPDV-UHFFFAOYSA-N Silane Chemical compound [SiH4] BLRPTPMANUNPDV-UHFFFAOYSA-N 0.000 description 1
- 239000000956 alloy Substances 0.000 description 1
- 229910045601 alloy Inorganic materials 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- 230000006399 behavior Effects 0.000 description 1
- 229910052793 cadmium Inorganic materials 0.000 description 1
- 229910052804 chromium Inorganic materials 0.000 description 1
- 229910017052 cobalt Inorganic materials 0.000 description 1
- 239000010941 cobalt Substances 0.000 description 1
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 description 1
- 229910052681 coesite Inorganic materials 0.000 description 1
- 238000011109 contamination Methods 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 229910052802 copper Inorganic materials 0.000 description 1
- 229910052906 cristobalite Inorganic materials 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000000593 degrading effect Effects 0.000 description 1
- 238000005137 deposition process Methods 0.000 description 1
- 238000001514 detection method Methods 0.000 description 1
- PZPGRFITIJYNEJ-UHFFFAOYSA-N disilane Chemical compound [SiH3][SiH3] PZPGRFITIJYNEJ-UHFFFAOYSA-N 0.000 description 1
- 239000002019 doping agent Substances 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- GKOZUEZYRPOHIO-UHFFFAOYSA-N iridium atom Chemical compound [Ir] GKOZUEZYRPOHIO-UHFFFAOYSA-N 0.000 description 1
- XEEYBQQBJWHFJM-UHFFFAOYSA-N iron Substances [Fe] XEEYBQQBJWHFJM-UHFFFAOYSA-N 0.000 description 1
- 229910052742 iron Inorganic materials 0.000 description 1
- PWBYYTXZCUZPRD-UHFFFAOYSA-N iron platinum Chemical compound [Fe][Pt][Pt] PWBYYTXZCUZPRD-UHFFFAOYSA-N 0.000 description 1
- 230000002045 lasting effect Effects 0.000 description 1
- 229910052748 manganese Inorganic materials 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
- 230000008018 melting Effects 0.000 description 1
- 238000002844 melting Methods 0.000 description 1
- 229910052753 mercury Inorganic materials 0.000 description 1
- 239000002082 metal nanoparticle Substances 0.000 description 1
- 150000002739 metals Chemical class 0.000 description 1
- 230000000116 mitigating effect Effects 0.000 description 1
- 238000001451 molecular beam epitaxy Methods 0.000 description 1
- 239000011733 molybdenum Substances 0.000 description 1
- 230000007935 neutral effect Effects 0.000 description 1
- 229910052758 niobium Inorganic materials 0.000 description 1
- 238000005121 nitriding Methods 0.000 description 1
- 229910052762 osmium Inorganic materials 0.000 description 1
- 230000035515 penetration Effects 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 238000004321 preservation Methods 0.000 description 1
- 238000007639 printing Methods 0.000 description 1
- 229910052761 rare earth metal Inorganic materials 0.000 description 1
- 150000002910 rare earth metals Chemical class 0.000 description 1
- 230000001105 regulatory effect Effects 0.000 description 1
- 230000003252 repetitive effect Effects 0.000 description 1
- 230000000717 retained effect Effects 0.000 description 1
- 229910052702 rhenium Inorganic materials 0.000 description 1
- 229910052703 rhodium Inorganic materials 0.000 description 1
- 238000001338 self-assembly Methods 0.000 description 1
- 239000004054 semiconductor nanocrystal Substances 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- 229910000077 silane Inorganic materials 0.000 description 1
- 239000000377 silicon dioxide Substances 0.000 description 1
- 235000012239 silicon dioxide Nutrition 0.000 description 1
- 229910052709 silver Inorganic materials 0.000 description 1
- 238000004528 spin coating Methods 0.000 description 1
- 239000007921 spray Substances 0.000 description 1
- 238000005507 spraying Methods 0.000 description 1
- 229910052682 stishovite Inorganic materials 0.000 description 1
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 description 1
- 238000002207 thermal evaporation Methods 0.000 description 1
- 239000010409 thin film Substances 0.000 description 1
- 229910052719 titanium Inorganic materials 0.000 description 1
- 229910052905 tridymite Inorganic materials 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
- 229910052720 vanadium Inorganic materials 0.000 description 1
- 238000007740 vapor deposition Methods 0.000 description 1
- 230000005428 wave function Effects 0.000 description 1
- 229910052725 zinc Inorganic materials 0.000 description 1
- 229910052726 zirconium Inorganic materials 0.000 description 1
Images
Classifications
-
- B—PERFORMING OPERATIONS; TRANSPORTING
- B82—NANOTECHNOLOGY
- B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
- B82Y10/00—Nanotechnology for information processing, storage or transmission, e.g. quantum computing or single electron logic
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/10—Programming or data input circuits
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02107—Forming insulating materials on a substrate
- H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
- H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/401—Multistep manufacturing processes
- H01L29/4011—Multistep manufacturing processes for data storage electrodes
- H01L29/40114—Multistep manufacturing processes for data storage electrodes the electrodes comprising a conductor-insulator-conductor-insulator-semiconductor structure
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/401—Multistep manufacturing processes
- H01L29/4011—Multistep manufacturing processes for data storage electrodes
- H01L29/40117—Multistep manufacturing processes for data storage electrodes the electrodes comprising a charge-trapping insulator
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
- H01L29/51—Insulating materials associated therewith
- H01L29/511—Insulating materials associated therewith with a compositional variation, e.g. multilayer structures
- H01L29/513—Insulating materials associated therewith with a compositional variation, e.g. multilayer structures the variation being perpendicular to the channel plane
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
- H01L29/51—Insulating materials associated therewith
- H01L29/517—Insulating materials associated therewith the insulating material comprising a metallic compound, e.g. metal oxide, metal silicate
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Nanotechnology (AREA)
- Chemical & Material Sciences (AREA)
- Manufacturing & Machinery (AREA)
- Crystallography & Structural Chemistry (AREA)
- Theoretical Computer Science (AREA)
- Mathematical Physics (AREA)
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Abstract
비휘발성 메모리 디바이스 같은 전자 디바이스를 위한 방법들 및 장치들은 기술된다. 메모리 디바이스는 이중 또는 삼중 층 같은 다중층 제어 유전체를 포함한다. 다중층 제어 전기부는 알루미늄 산화물(Al2O3), 하프늄 산화물(HfO2), 및/또는 하프늄 알루미늄 산화물의 혼합 필름들 같은 높은 k 유전체 재료들의 결합물을 포함한다. 다중층 제어 유전체는 단일 또는 다중 상태(예를 들어, 2, 3 또는 4 비트) 동작을 실행할 수 있는 증가된 전하 보존력, 강화된 메모리 프로그램/소거 윈도우, 개선된 신뢰성 및 안전성을 포함하는 강화된 특성들을 제공한다.
Description
본 특허 문서는, 2006년 12월 20일에 출원된 미국 특허 출원 11/641,956의 부분 계속 출원인 2007년 3월 19일 출원된 미국 특허 출원 11/688,087의 부분 계속 출원인 2007년 5월 1일 출원된 미국 특허 출원 11/743,085를 우선권 주장하고, 그 전체 내용들은 참조 문서로 본 명세서에 포함된다. 본 특허 문서는 또한 2007년 5월 23일에 출원된 미국 가특허 출원 60/931,488을 우선권 주장한다.
본 명세서는 메모리 디바이스에 관한 것이고, 보다 구체적으로는 플래시 메모리 디바이스에 관한 것이다.
플래시 메모리 디바이스와 같은 비휘발성 메모리 디바이스는 전력이 인가되지 않을 때에도 정보를 저장할 수 있는 메모리 디바이스이다. 플래시 메모리 디바이스는 "제어 게이트"로부터 분리된 전하 저장 층에 정보를 저장한다. 전압은 전자들이 전하 저장 층에 저장되고, 상기 전하 저장 층으로부터 방출되게 함으로써 메모리 디바이스를 프로그램하고 소거하기 위해 제어 게이트에 인가된다.
제어 유전체는 전하 저장 층으로부터 제어 게이트를 절연하기 위해 사용된다. 제어 유전체가 전하 저장 층 및 제어 게이트 사이에서 전하 흐름을 차단하는 것은 바람직하다. 높은 k 유전체 층들은 효과적인 전하 차단 층들로서 사용할 수 있다. 상기 유전체 층들은 40nm 이하로 플래시 메모리 디바이스를 축소하기 위해 삼성의 TANOS 디바이스와 같은 플래시 메모리 디바이스에 대한 제어 유전체 층으로서 사용되었다. 제어 유전체 층은 통상적으로 20nm보다 작은 두께를 가진 Al2O3의 단일 층일 수 있다. 그러나, Al2O3는 전하 전달을 완전히 차단하지 않고 저전압 윈도우에서 프로그램하고 포화를 소거하게 한다.
필요한 것은 개선된 전하 차단 특성들을 가진 보다 오래 지속하는 비휘발성 메모리 디바이스이다. 게다가, 메모리 셀당 하나 이상의 비트 정보를 저장할 수 있는 다중상태 메모리 디바이스는 존재한다. 필요한 것은 동작의 비교적 큰 프로그램/소거 전압 윈도우들로 셀당 다중 비트들을 저장할 수 있는 개선된 다중 상태 메모리 디바이스이다.
본 명세서에는 기존 디바이스들 및 방법들에 비해 장점들을 제공할 수 있는 비휘발성 메모리 디바이스 및 상기 메모리 디바이스의 제조 방법이 기술되어 있다.
일 실시예에 따라, 메모리 디바이스의 게이트 스택은 터널링 유전체 층 및 제어 유전체 층 사이의 전하 저장 층, 및 상기 제어 유전체 층에 인접한 유전체 재료를 포함하는 유전체 층(예를 들어, 전하 차단 층)을 포함한다. 유전체 재료의 적어도 제 1 성분의 양은 유전체 층의 두께를 가로질러 미리 결정된 방식으로 변한다.
다른 실시예에 따라, 메모리 디바이스의 게이트 스택은 약 5nm 이하의 두께를 가진 제어 유전체 층 및 터널링 유전체 층 사이의 전하 저장 층, 및 상기 제어 유전체 층에 인접한 유전체 재료를 포함하는 전하 차단 층을 포함한다.
다른 실시예에 따라, 메모리 디바이스의 게이트 스택은 터널링 유전체 층 및 제어 유전체 층 사이의 전하 저장 층, 및 상기 제어 유전체 층에 인접한 유전체 재료를 포함하는 전하 차단 층을 포함한다. 제어 유전체 층의 두께는 전하 차단 층 두께의 약 200% 정도이다.
다른 실시예에 따라, 메모리 디바이스의 게이트 스택은 터널링 유전체 층 및 제어 유전체 층 사이의 전하 저장 층을 포함하는데, 상기 제어 유전체 층은 SiO2를 포함하고, 및 제어 유전체 층에 인접한 제 1 높은 k 유전체 재료를 포함하는 제 1 높은 k 유전체 층을 포함한다.
다른 실시예에 따라, 메모리 디바이스의 게이트 스택은 터널링 유전체 층, 상기 터널링 유전체 층 상의 전하 저장 층, 제 1 유전 상수를 가진 제 1 유전체 재료를 포함하는 전하 저장 층에 인접한 제 1 유전체 층, 제 2 유전 상수를 가진 제 2 유전체 재료를 포함하는 제 1 유전체 층에 인접한 제 2 유전체 층, 및 제 3 유전 상수를 가진 제 3 유전체 재료를 포함하는 제 2 유전체 층에 인접한 제 3 유전체 층을 포함하고, 상기 제 1 및 제 3 유전 상수들은 상기 제 2 유전체 상수보다 크다.
일 실시예에 따라, 메모리 디바이스는 소스 영역, 드레인 영역, 및 상기 소스 영역과 드레인 영역 사이의 채널 영역을 포함하는 기판, 및 제어 게이트에 인접한 기판상 게이트 스택을 포함한다. 게이트 스택은 제어 게이트에 인접한 제 1 유전체 층, 제 1 유전체 층 및 제 2 유전체 층 사이의 전하 저장 층, 및 제 1 유전체 층에 인접한 유전체 재료를 포함하는 전하 차단 층을 포함한다. 유전체 재료의 적어도 제 1 성분의 양은 전하 차단 층의 두께를 가로질러 미리 결정된 방식으로 변한다.
일 실시예에 따라, 메모리 디바이스에 대한 게이트 스택을 제조하는 방법은 터널링 유전체 층 상에 전하 저장 층을 형성하는 단계, 전하 저장 층 상에 제어 유전체 층을 형성하는 단계, 제어 유전체 층 상에 유전체 재료를 포함하는 전하 차단 층을 형성하는 단계 및 전하 차단 층의 두께를 가로질러 유전체 재료의 적어도 제 1 성분 양을 가변시키는 단계를 포함한다.
도 1은, 메모리 디바이스의 단면도를 도시하는 도면.
도 2 ~ 3은, 두 개의 실시예에 따른 메모리 디바이스의 게이트 스택의 단면도를 도시하는 도면.
도 4a ~ 4b는, 몇몇 실시예에 따른 유전체 층들에 의해 취해진 전자 터널링에 대한 에너지 장벽을 도시하는 개략도.
도 5 ~ 6은, 다른 실시예에 따른 메모리 디바이스의 게이트 스택의 단면도를 도시하는 도면.
도 7은, 일 실시예에 따른 인접한 전하 저장 층을 도시하는 도면.
도 8은, 다른 실시예에 따른 인접하지 않은 전하 저장 층을 도시하는 도면.
도 9a 및 9b는, 다양한 실시예에 따른 결합 제어 유전체 층에 관련된 시뮬레이션 도면을 도시하는 도면.
도 10a ~ 10c 및 11a ~ 11d는, 다양한 실시예에 따른 하나 또는 그 이상의 전하 차단 층들을 가진 다양한 게이트 스택들을 위한 프로그램/소거 윈도우에 관련된 도면들을 도시하는 도면.
도 12는, 다른 실시예에 따른 메모리 디바이스의 게이트 스택의 단면도를 도시하는 도면.
도 13은, 하나 또는 그 이상의 전하 차단 층들 없는 게이트 스택 및 전하 차단 층을 가진 개선된 게이트 스택을 비교하는 전하 트랩핑 층으로서 질화물 층을 사용하는 게이트 스택들에 대한 소거 시간(x 축) 대 플랫-대역(flat-band) 전압(y 축)을 도시하는 도면.
도 14는, 도 13의 개선된 게이트 스택을 사용하는 프로그램 및 소거 사이클들(x 축) 대 플랫 대역 전압(y 축)의 수를 도시하는 도면.
도 15는, 도 13의 개선된 게이트 스택을 사용하는 실온 전하 보존력 맵핑 시간(x 축) 대 플랫 대역 전압(y 축)을 도시하는 도면.
도 16a ~ 16b는, 몇몇 실시예들에 따른 결합 제어 유전체 층에 관련된 시뮬레이션 도면을 도시하는 도면.
도 17a ~ 17c는, 몇몇 실시예에 따른 조성 기울기를 가진 전하 차단 층에 관련된 시뮬레이션 도면을 도시하는 도면.
도 18은, 몇몇 실시예에 따른 조성 기울기를 가진 전하 차단 층에 관련된 시뮬레이션 도면을 도시하는 도면.
도 19a ~ 19d는, 몇몇 실시예에 따른 조성 기울기를 가진 전하 차단 층에 관련된 시뮬레이션 도면을 도시하는 도면.
도 20은, 일 실시예에 따른 메모리 디바이스 같은 전자 디바이스를 형성하기 위한 방법의 흐름도를 도시하는 도면.
도면들에서, 유사한 참조 번호들은 동일하거나 기능적으로 유사한 엘리먼트들을 가리킨다. 부가적으로, 참조 번호의 맨 좌측 숫자(들)는 참조 번호가 처음에 나타난 도면과 동일하다.
여기에 도시되고 기술된 특정 실행들이 예시적이고 임의의 방식으로 본 발명의 범위를 제한하지 않는다는 것은 인식되어야 한다. 정말로, 간략화를 위해, 통상적인 전자제품들, 제조, 반도체 디바이스들, 및 시스템들의 다른 기능 측면들(및 시스템들의 개별 동작 구성요소들의 구성요소들)은 여기에 상세히 기술되지 않을 수 있다.
여기에 이루어진 공간적인 설명들(예를 들어, "위", "아래", "상향", "하향", "상부", "바닥" 등)이 도시를 위해서이고, 여기에 기술된 디바이스들인 임의의 방향 또는 방식으로 공간적으로 배열될 수 있다는 것이 이해되어야 한다.
다른 층에 대한 하나의 층의 관계를 기술하기 위해 여기에 사용된 용어들 "인접", "상", "위" 및 "위에 놓인"은 서로 직접 접촉하는 층들 및 하나 또는 그 이 상의 중간에 놓인 층들에 의해 이격된 층들을 포함하는 것으로 광의적으로 해석된다. 유사하게, 용어 "사이"는 직접적으로 두 개의 다른 층들 사이에 있거나 두 개의 다른 층들로부터 이격되지만 여전히 두 개의 다른 층들 중간에 놓이는 층을 포함하는 것으로 넓게 해석되어야 한다.
메모리 디바이스 실시예
본 발명의 실시예들은 플래시 메모리 디바이스를 포함하는 비휘발성 메모리 디바이스 같은 전자 디바이스에 대한 다음 서브 섹션들에 제공된다. 게다가, 다중상태 메모리 디바이스 같은 향상된 메모리 디바이스에 대한 실시예들은 기술된다. 이들 실시예들은 도시를 위해 제공되고, 제한하지 않는다. 여기에 기술된 실시예들은 임의의 방식으로 결합될 수 있다. 부가적인 동작 및 구조적 실시예들은 여기 상세한 설명으로부터 당업자에게 명백할 것이다. 이들 부가적인 실시예들은 본 발명의 범위 및 사상 내에 있다.
통상적인 전하 저장 층 메모리 셀 또는 구조는 적당한 시간 기간 동안 메모리 구조의 소스, 드레인, 및 제어 게이트 노드들에 적당한 전압을 인가함으로써 프로그램된다. 이에 따라 전자들은 채널 영역으로부터 전하 저장 층으로 터널링 또는 주입(예를 들어, 채널 핫 전자들을 통해)되고, 이에 따라 "충전"된다. 전하 저장 층에 저장된 전하는 메모리 트랜지스터를 논리 "1" 또는 "0"으로 설정한다. 메모리 구조가 인핸스먼트 트랜지스터 구조를 포함하는지 공핍 트랜지스터 구조를 포함하는지에 따라, 전하 저장 층이 양으로 충전되거나 전자들(음의 전하)을 포함할 때, 메모리 셀은 판독 동작 동안 전도하거나 전도하지 않을 것이다. 전하 저장 층이 중성(또는 양으로 충전)이거나 음의 전하를 가지지 않을 때, 메모리 셀은 게이트 전압의 적당한 선택에 의해 판독 동작 동안 전도하지 않을 것이다. 전도 또는 비전도 상태는 적당한 논리 레벨로서 출력된다. "소거"는 전하 저장 층(또는 전하 저장 층으로 홀들)(즉, 전하 트랩핑 층)으로부터 전자들을 전달하는 처리이다. "프로그래밍"은 전하 저장 층에 전자들을 전달하는 처리이다.
금속 또는 반도체 나노결정들(화학 기상 증착 또는 물리 기상 증착 같은 처리들을 사용하여 형성된 콜로이드 양자점들 또는 양자점들 같은)을 사용하는 비휘발성 메모리 디바이스 또는 높은 K 유전체 매트릭스에 삽입된 비전도성 질화물 바탕 전하 트랩핑 층들의 성능 및 전하 보존 특성들의 개선은 50nm 기술 노드를 넘어 통상적인 비휘발성 메모리들의 스케일링 제한들을 극복하고 완전히 신뢰할 수 있는 다중 비트 동작을 수행하기 위해 중요하다.
도 1은 예시적인 실시예에 따라, 메모리 디바이스(100)의 상세한 단면도를 도시한다. 도 1에 도시된 바와 같이, 메모리 디바이스(100)는 기판(102) 상에 형성된다. 메모리 디바이스(100)는 소스 영역(112), 채널 영역(114), 드레인 영역(116), 제어 게이트 또는 게이트 접촉부(118), 게이트 스택(120), 소스 접촉부(104), 드레인 접촉부(106)를 포함한다. 소스 영역(1120, 채널 영역(114), 및 드레인 영역(116)은 트랜지스터 구성과 일반적으로 유사하게 구성된다. 게이트 스택(120)은 채널 영역(114) 상에 형성된다. 교대로 제어 게이트 또는 게이트 전극이라 불리는 게이트 접촉부(118)는 게이트 스택(120) 상에 형성된다.
메모리 디바이스(100)는 상기된 바와 같이 일반적으로 전하 저장 층들을 가진 통상적인 메모리들을 위해 동작한다. 그러나 전하 저장층 메모리 디바이스(100)는 게이트 스택(120)을 포함한다. 게이트 스택(120)은 하기에 추가로 기술된 바와 같이 메모리 디바이스(100)에 대한 전하 저장 층 및 추가 특징들을 제공한다. 메모리 디바이스(100)가 프로그램될 때, 전자들은 게이트 스택(120)의 전하 저장 층에 전달되어 저장된다. 게이트 스택(120)은 임의의 종류의 전하 저장 층 또는 전하 저장 매체를 포함할 수 있다. 예시적인 전하 저장 층들은 하기에 기술된다.
현재 실시예에서, 기판(102)은 반도체 타입 기판이고, 적어도 채널 영역(114)에서 P 타입 또는 N 타입 전도성을 가지도록 형성된다. 게이트 접촉부(118), 소스 접촉부(104), 및 드레인 접촉부(106)는 메모리 디바이스(100)에 전기 전도성을 제공한다. 소스 접촉부(104)는 소스 영역(112)과 접촉하여 형성된다. 드레인 접촉부(106)는 드레인 영역(116)과 접촉하여 형성된다. 소스 및 드레인 영역들(112 및 116)은 통상적으로 채널 영역(114)과 다른 전도성을 가진 기판(102)의 도핑된 영역들이다.
도 1에 도시된 바와 같이, 소스 접촉부(104)는 접지 전위 같은 전위에 결합된다. 드레인 접촉부(106)는 다른 신호에 결합된다. 소스 및 드레인 영역들(112 및 116)은 상호 교환 가능하고, 상호접속부들은 반전될 수 있다.
도 2는 일 실시예에 따른 게이트 스택(120)의 단면도를 도시한다. 도 2에서, 게이트 스택(120)은 터널링 유전체 층(202), 전하 저장 층(204), 전하 차단 층(206), 및 제어 유전체 층(208)을 포함한다. 도 2의 실시예에서, 터널링 유전체 층(202)은 메모리 디바이스(100) 기판(102)의 채널 영역(114) 상에 형성된다. 전하 저장 층(204)은 터널링 유전체 층(202) 상에 형성된다. 전하 차단 층(206)은 전하 저장 층(204) 상에 형성된다. 제어 유전체 층(208)은 전하 차단 층(206) 상에 형성된다. 도 2에 도시된 바와 같이, 게이트 접촉부(118)는 제어 유전체 층(208) 상에 형성된다. 선택적으로, 전하 차단 층(206)은 제어 유전체 층(208) 상에 형성될 수 있고, 게이트 접촉부(118)는 도 11에 도시된 바와 같이 전하 차단 층(206) 상에 형성될 수 있다. 예시적인 실시예들에서, 하나 또는 그 이상의 추가 재료 층들은 게이트 스택(120)의 층들을 분리할 수 있고 및/또는 기판(102) 및/또는 게이트 접촉부(118)로부터 게이트 스택(120)을 분리할 수 있다.
전하 저장 층(204)은 상기된 바와 같이 메모리 디바이스(100)의 프로그램된 상태를 가리키기 위하여 양 또는 음의 전하를 저장한다. 전하 저장 층(204)은 상기된 재료들을 포함하거나, 그렇지 않으면 공지된 재료들을 포함한다. 프로그래밍 동안, 게이트 접촉부(118)에 인가된 전압은 전자들이 채널 영역(114)으로부터 터널링 유전체 층(202)을 통하여 전하 저장 층(204)으로 터널링(예를 들어, 핫 전자 주입을 통해)하게 하는 전기장을 생성한다. 전하 저장 층(204)에 저장된 결과적인 음의 전하는 메모리 디바이스(100)의 임계 전압을 시프트한다. 전하는 전압이 게이트 접촉부(118)로부터 제거된 후에도 전하 저장 층(204)에 유지된다. 소거 처리 동안, 반대로 충전된 전압은 게이트 접촉부(118)에 인가되어 전자들은 터널링 유전체 층(202)을 통하여 전하 저장 층(204)으로부터 기판(102)으로 방전하게 되거나 홀들이 채널(114)로부터 터널 유전체 층(202)을 통하여(또는 채널 핫 홀들을 통해) 전 하 저장 층(204)으로 터널링하게 한다. 제어 유전체 층(208)은 전하 차단 층(206)으로부터 게이트 접촉부(118)를 절연한다.
게이트 접촉부(118)는 바람직하게 전도 재료로 형성된다. 예를 들어, 게이트 접촉부(118)는 다결정 실리콘(폴리실리콘)으로 형성될 수 있다. 다른 실시예에서, 게이트 접촉부(118)는 예를 들어 하나 또는 그 이상의 전이 금속들 같은 하나 또는 그 이상의 금속들을 포함하는 재료 또는 금속으로 형성될 수 있다. 게이트 접촉부(118)에 적당할 수 있는 예시적인 전이 금속들은 Ti, V, Cr, Mn, Fe, Co, Ni, Cu, Zn, Zr, Nb, Mo, Ru, Rh, Pd, Ag, Cd, Hf, Ta, W, Re, Os, Ir, Pt, Au 및 Hg를 포함하지만, 이에 제한되지 않는다. 하나의 실시예에 따라, 게이트 접촉부(118)는 TaN으로 형성될 수 있다.
일반적으로, 게이트 접촉부(118)의 두께는 약 5nm 내지 약 5,000nm 범위이다. 바람직하게, 두께는 약 10nm 내지 약 500nm 범위이다. 하나의 예시적인 실시예에 따라, 게이트 접촉부(118)는 다수의 서브층들을 포함할 수 있다. 각각의 서브층은 다른 전도성 재료로 형성될 수 있다.
게이트 접촉부(118)는 종래에 공지된 기상 증착 기술들에 의해 형성될 수 있다. 스퍼터링 또는 열적 증발 같은 물리 기상 증착(PVD) 기술들, 화학 기상 증착(CVD), 또는 원자 층 층(ALD)은 게이트 접촉부(118)의 증착을 위해 적당할 수 있다.
전하 저장 층(204)은 임의의 타입의 전하 저장 매체를 포함할 수 있다. 바람직하게, 전하 저장 층(204)은 다수의 이산 전하 저장 엘리먼트들을 포함하는 국부 화된 전하 저장 층이다. 이산 전하 저장 엘리먼트들은 질화물 층에서 발견된 바와 같은 하나 또는 그 이상의 국부화된 전하 트랩들, 또는 반도체 금속, 또는 유전체 나노립자들(양자점)일 수 있다. 예를 들어, 전하 저장 층(204)은 루테늄(Ru) 같은 높은 일함수(예를 들어, 4.5eV보다 큰)로 형성되고, 바람직하게 약 5nm 미만의 크기를 가진 나노결정들을 포함할 수 있다. 상기 나노결정들은 종래에 공지된 바와 같이 화학 기상 증착(CVD), 원자 층 증착(ALD) 또는 물리 기상 증착(PVD) 같은 다양한 처리들에 의해 터널링 유전체 층(202) 상에 증착될 수 있다. 전하 저장 층(204)은 터널링 유전체 층(202) 상에 증착된 콜로이드 금속 또는 반도체 또는 유전체 양자점들(나노결정들)을 포함할 수 있다. 예를 들어, 상기 재료들은 전체적으로 본 명세서에 참조 문서로 각각 포함되어 있는 미국 특허 6,586,785, 미국 출원 11/147,670 및 미국 출원 11/495,188에 기술된 바와 같이 스핀 코팅, 스프레이 코팅, 프린팅, 화학적 어셈블리, 폴리머 자기-어셈블리를 사용하는 나노-임프린트 및 등과 같은 방법들에 의해 증착될 수 있다. 전하 저장 층(204)은 인접한 금속 또는 반도체 전도성 층, 비인접 금속 또는 반도체 전도성 층, 나노전도성 질화물 바탕 또는 다른 타입의 절연 전하 트랩핑 층, 그 내부(예를 들어, 실리콘 섬들)에 증착된 전도성 엘리먼트들을 가진 나노전도성 산화물 층(예를 들어, SiO2), 도핑된 산화물층 등을 포함할 수 있다. 질화물들을 포함하는 전하 저장 층을 추가로 기술하기 위해, 전체적으로 본 명세서에 참조 문서로 포함되어 있는 미국 특허 5,768,192를 참조한다. 하나의 예시적인 실시예에 따라, 전하 저장 층은 메모리 셀의 워드 라인 방향을 따라 단면으로 도시될 때 U 모양을 가질 수 있다.
터널링 유전체 층(202)의 표면(또한 "터널 유전체 층"이라 함)은 루테늄(또는 다른 금속 또는 합금) 같은 금속 양자점들이 전하 저장 재료를 위해 사용될 때 금속 이동에 대한 개선된 장벽을 제공하기 위해 변경될 수 있다. 예를 들어, 도 3에 도시된 바와 같이, 게이트 스택(120')은 터널링 유전체 층(202) 및 전하 저장 층(204) 사이 터널링 유전체 층(202) 상에 형성된 장벽 층(302)을 포함할 수 있다. 장벽 층(302)은 예를 들어 질소(Si3N4) 또는 실리콘 산화질화물(SiOXNy) 같은 화합물을 포함하는 질소(여기서 x와 y는 양의 수, 0.8, 1.5 등임), 또는 알루미나(Al2O3) 같은 다른 적당한 장벽 층을 포함할 수 있다. 장벽 층(302)은 금속 이동 효과들이 최소화될 수 있도록 터널링 유전체 층(202)의 표면 구조를 변화시킨다. 장벽 층(302)이 질소 화합물로부터 만들어질 때, 질소 함유 층은 질소 또는 "질소 함유" 화합물(예를 들어, "질화")을 터널링 유전체 층(202)(예를 들어, SiO2일 수 있음)에 부가함으로써 형성될 수 있다. 예시적인 실시예에서, 질소 또는 질소 함유 화합물은 낮은 압력 CVD(LPCVD) 또는 초고진공 CVD(UHVCVD) 같은 화학 기상 증착(CVD) 처리를 사용하여 터널링 유전체 층(202) 상에 증착될 수 있다. 질소 함유 층은 터널링 유전체 층(202)과 직접 접촉할 수 있다.
장벽 층(302)의 UHVCVD는 UHVCVD가 일반적으로 보다 느리게 발생하기 때문에, LPCVD보다 제어 가능할 수 있고, 그러므로 성장율은 보다 엄격하게 조절될 수 있다. 질소 함유 층은 실란(또는 디클로로실란, 또는 디실란 같은 다른 실리콘 소 스 선구체), 및 암모니아(또는 플라즈마 이온화 질소 같은 다른 질소 종들, N2O 또는 NO) 가스들의 반응, 또는 암모니아(또는 플라즈마 이온화 질소 같은 다른 질소 종들, N2O 또는 NO) 같은 반응 가스에 대한 표면 반응으로부터 증착의 결과로서 형성될 수 있다. 몇몇 불화성 가스 및 산소 함유 가스의 공동 흐름과 결합하여 디클로로실란 및 암모니아 가스는 질소 함유 층의 성장에 사용될 수 있다. 장벽 층(302)은 누설을 유발하는 터널 유전체 층(202)의 오염이 방지되도록, 터널링 유전체 층(202)에 전하 저장 층(204)의 금속 나노입자들/양자점들의 침투를 방해한다.
장벽 층(302)의 두께는 질화물 구조에 포함된 캐리어 트랩들이 형성된 반도체 디바이스의 전하 저장 측면들을 좌우하지 않는 것을 보장하도록 바람직하게 구성된다. 예시적인 실시예에서, 장벽 층(302)에 대한 목표된 두께는 약 10 옴스트롱 미만이다. 추가 실시예들에서, 목표된 두께는 약 5 옴스트롱 이하일 수 있다. 터널링 유전체 층(202) 및 장벽 층(302)의 상대적 두께는 전기 성능 및 금속 이동 장벽 기능들을 최적화하기 위해 맞추어질 수 있다. 장벽 층(302)의 두께는 적어도 장벽 층(302)에 의해 터널링 유전체 층(202)의 균일한 커버리지를 일반적으로 보장하도록 요구되어야 한다. 바람직하게, 장벽 층(302)은 적어도 약 1 옴스트롱 두께이다. 실리콘 산화질화물이 장벽 층(302)으로서 사용되는 예시적인 실시예에서, 실리콘 산화질화물 내 질소의 농도는 예를 들어 약 5%보다 클 수 있다. 실리콘 산화질화물에 포함된 질소의 퍼센트지 농도는 질화물 농도로 인한 트랩들의 포함 및 금속 양 자점들(전하 저장 층 204 내에 있을 때)으로부터 금속 이동에 대한 질소층의 장벽 기능 사이의 트레이드 오프가 조절되도록 제어될 수 있다.
예시적인 실시예에서, 터널링 유전체 층(202)은 SiO2이고 기판(102)은 실리콘이다. 제어 유전체 층(208)은 예를 들어 Al2O3 또는 SiO2 같은 단일 성분 산화물로 형성될 수 있다. SiO2는 전자 터널링에 대한 높은 에너지 장벽을 취하기 때문에(예를 들어, 도 4b 참조) 제어 유전체 층(208)으로서 바람직할 수 있다는 것이 믿어진다. 또한, SiO2는 몇몇 전하 트랩들을 포함하고, 층 내에 존재하는 것들이 충분히 깊어서 디바이스의 전하 보존력을 방해하지 않는다는 것이 믿어진다. 다른 실시예에 따라, 제어 유전체 층(208)은 다중성분 산화물 같은 다중성분 재료로 형성될 수 있다.
제어 유전체 층(208)이 약 20nm 이하의 두께를 갖는 것이 바람직하다. 제어 유전체 층의 두께는 보다 작은 측면 크기들로 메모리 디바이스의 새로운 생성물들의 스케일링으로 인해 중요한 것으로 믿어진다. 메모리 셀의 채널 깊이 및 디바이스 폭이 약 30nm 아래로 감소될 때, 제어 게이트가 전하 저장 층에 결합을 유지할 수 있도록 채널 길이보다 작게 유전체 층의 두께를 감소시키는 것은 바람직하다. 예시적인 실시예에 따라, 제어 유전체 층(208)은 약 15nm 이하의 두께이다. 제어 유전체 층(208)은 약 10nm 이하의 두께일 수 있다. 바람직한 실시예에 따라, 제어 유전체 층(208)은 약 5nm 이하의 두께를 가진다. 예를 들어, 제어 유전체 층(208)은 약 4nm 이하의 두께, 약 3nm 이하의 두께, 약 2nm 이하의 두께, 또는 약 1nm 이 하의 두께일 수 있다. 제어 유전체 층(208)의 두께가 적어도 아래 놓인 층의 균일한 커버리지를 일반적으로 보장하기 위하여 요구되는 것은 바람직하다. 따라서, 제어 유전체 층(208)의 두께는 바람직하게 적어도 약 0.1nm이다.
바람직하게, 제어 유전체 층(208)의 두께는 전하 차단 층(206)의 약 200% 이하이다. 보다 바람직하게, 제어 유전체 층(208)의 두께는 전하 차단 층(206) 두께의 약 150% 이하이다. 예를 들어, 하나의 예시적인 실시예에 따라, 전하 차단 층(206)의 두께는 약 4nm이고, 제어 유전체 층(208)의 두께는 전하 차단 층(206) 두께의 약 5nm 또는 약 125%이다. 다른 예시적인 실시예들에서, 제어 유전체 층(208)의 두께는 전하 차단 층(206) 두께의 약 125% 이하이거나, 전하 차단 층(206) 두께의 약 100%보다 작다. 또한, 제어 유전체 층(208)의 두께는 전하 차단 층(206) 두께보다 작을 수 있다는 것이 고려된다.
예시적인 실시예에서, 전하 차단 층(206)은 높은 k 유전체 재료로 형성된다. 이런 개시를 위해, 높은 k 유전체 재료는 SiO2보다 높은 유전 상수(예를 들어, 3.9)를 가진다. 전하 차단 층(206)의 높은 k 유전체 재료는 예를 들어 Al2O3, HfO2, HfSiO2, ZrO2, Hf1-xAlxOy일 수 있고, 여기서 x는 0과 1 사이의 양의 수이고, y는 양의 수이고, 예를 들어 HfAlO3, 바람직하게 HfO2 또는 Hf1-xAlOy일 수 있고, 여기서 x는 0과 1 사이의 양의 수이고, y는 음의 수이고, 예를 들어 HfAlO3이다. 다른 실시예들에서, 전하 차단 층(206)은, Gd2O3, Yb2O3, Dy2O3, Nb2O5, Y2O3, La2O3, ZrO2, TiO2, Ta2O5, SrTiO3, BaxSr1-xTiO3, ZrxSi1-xOy, HfxSi1-xOy, AlxZr1-xO2, 또는 Pr2O로 형성될 수 있다.
예시적인 실시예에서, 전하 차단 층(206)은 제어 유전체 층(208)보다 높은 유전 상수를 가진다. 예를 들어, 일 실시예에서, 제어 유전체 층(208)은 유전 상수가 약 9인 Al2O3이고, 전하 차단 층(206)은 증착시 유전 상수가 약 25 미만, 예를 들어 22 정도인 HFO2이다. 다른 실시예에서, 제어 유전체 층(208)은 유전 상수가 약 4인 SiO2인 반면, 전하 차단 층은 HfO2이다.
도 4a ~ 4c는, 보다 낮은 유전 상수의 유전체 층(예를 들어, 제어 유전체 층 208)에 인접한 높은 유전 상수의 유전체 층(예를 들어, 전하 차단 층 206)을 포함하는 것이 터널링 저항을 개선할 수 있는 방법을 개략적으로 도시하는 도면(400,410,420)을 포함한다. 도 4a의 도면(400)은 보다 높은 유전 상수만을 가진 유전체 층(예를 들어, HfO2)의 에너지 장벽(eV)을 도시하고, 도 4b의 도면(410)은 보다 낮은 유전 상수만을 가진 유전체 층(예를 들어, SiO2)의 에너지 장벽을 도시한다. 보다 낮은 k 유전체 층(SiO2)은 보다 높은 k 유전체 층(HfO2)보다 터널링에 보다 높은 에너지 장벽을 제공하지만, 보다 높은 k 유전체 층(HfO)은 보다 넓은 장벽을 제공한다. 도 4c의 도면(420)은, 보다 높은 k 유전체 층(예를 들어, HfO2)이 보다 낮은 k 유전체 층(예를 들어, SiO2)에 인접하게 배치될 때 터널링 장벽의 크기를 개선하는 것을 도시한다. 따라서, 터널링 전류는 감소될 수 있다. 보다 높은 k 유전체와 보다 낮은 k 유전체의 임의의 결합은 전하 차단 층(206) 및 제어 유전체 층(208)에 적당할 수 있다. 바람직하게, 상기된 바와 같이, 전하 차단 층(206)은 보다 높은 유전 상수(예를 들어, 보다 낮은 장벽 높이)를 갖고, 제어 유전체 층(208)은 보다 낮은 유전 상수(예를 들어, 보다 높은 장벽 높이)를 가진다.
예시적인 실시예에서, 에너지 차단 층(206)은 층(206)의 두께를 통하여 조성 기울기, 대역 갭 값 및/또는 유전 상수를 포함할 수 있다. 상기 기울기는 전하 차단 층(206)의 제 1 표면(예를 들어 전하 저장 층 204에 인접한 전하 차단 층 206의 표면)으로부터 전하 차단 층(206)(예를 들어, 제어 유전체 층 208에 인접한 전하 차단 층 206의 표면)으로 증가 또는 감소할 수 있다.
예를 들어, 조성 기울기를 가진 전하 차단 층(206)은 유전체 재료를 포함할 수 있고, 유전체 재료의 적어도 하나의 성분 양은 전하 차단 층(206)의 두께를 가로질러 변할 수 있다. 바람직하게, 유전체 재료는 높은 k 유전체 재료이다. 상기 성분의 양은 전하 차단 층(206)의 두께를 가로질러 선형적으로, 비선형적으로, 또는 계단 방식으로 변할 수 있다. 바람직하게, 성분의 양은 제어 유전체 층(208) 근처에 최소값을 갖고 전하 차단 층(206)의 두께를 가로질러 증가한다. 상기 성분은 엘리먼트 또는 성분일 수 있다. 예를 들어, 상기 성분은 하프늄 또는 하프늄 산화물일 수 있다. 예시적인 실시예에 따라, 조성 기울기를 가진 전하 차단 층(206)은 다중성분 유전체 재료로 형성된다. 예를 들어, 전하 차단 층(206)은 HfxAl1-xOy, HfxSi1-xOy, ZrxSi1-xOy, BaxSr1-xTiOy, 또는 AlxZr1-xOy 같은 다중 성분 산화물로 형성될 수 있다. 다중성분 유전체 재료는 성분(예를 들어, 하프늄) 및 제 2 성분을 포함할 수 있고, 제 2 성분에 대한 성분의 비율은 예시적인 실시예에 따라 전하 차단 층(206)의 두께를 가로질러 변할 수 있다. 다중성분 유전체 재료는 질소를 포함할 수 있다. 예를 들어, 다중성분 유전체 재료는 예시적인 실시예에 따라 HfxSi1-xO2-yNy일 수 있다. 조성 기울기를 가진 전하 차단 층(206)은 메모리 디바이스(100)의 전하 저장 층(204) 및 제어 유전체 층(208) 사이, 또는 제어 유전체 층(208) 및 게이트 접촉부(118) 사이에 배치될 수 있다.
다른 예시적인 실시예에서, 전하 차단 층(206)은 다수의 재료 층들을 포함한다. 도 5는 예를 들어 3개의 층들을 포함하는 전하 차단 층(206)을 도시한다. 이런 예시적인 실시예에 따라, 전하 차단 층(206)은 전하 저장 층(204)에 가장 밀접한 제 1 층(210), 제 2(중간) 층(212), 및 제 3 층(214)(전하 저장 층 204에서 가장 먼)을 포함한다. 일 실시예에 따라, 전하 저장 층(204)에 가장 가까운 층은 비교적 높은 대역 갭 재료로 형성되지만, 전하 저장 층(204)으로부터 먼 층(들)은 점진적으로 낮은 대역 갭을 가진 재료(들)로 형성된다. 이것은 전하 저장 층(204)이 절연 입자들(예를 들어, 나노입자들, 양자점들)을 포함할 때 바람직한데, 그 이유는 비교적 높은 대역 갭 재료는 보다 낮은 대역 갭 재료보다 입자들 사이에 더 작은 터널링을 허용하기 때문이다. SiO2, Al2O3, HfAlO3는 비교적 높은 대역 갭을 가진 예시적인 재료들이다. 당업자 중 하나가 인식할 바와 같이, 대안적인 실시예는 비교적 작은 대역 갭 재료로 형성된 전하 저장 층(204)에 가장 가까운 층, 및 점진적으로 보다 높은 대역 갭을 가진 재료(들)로 형성된 전하 저장 층(204)으로부터 먼 층(들)을 포함한다.
전하 차단 층(206)에 대한 예시적인 3개의 층 실시예에 따라, 제 1 층(210)은 Al2O3일 수 있고, 제 2(중간) 층(212)은 HfAlO3일 수 있고, 제 3 층(214)은 HfO2(비교적 낮은 대역 갭을 가짐)일 수 있다. 전하 차단 층(206)에 대한 예시적인 두 개의 층 실시예에서, 제 1 층(전하 저장 층 204에 대해 가장 근접함)은 SiO2일 수 있고, 제 2 층은 HfO2일 수 있고, 상기 제 2 층은 비교적 높은 유전 상수(효과적인 전하 차단을 위해) 및 낮은 대역 갭을 가진다. 상기된 바와 같이, 제어 유전체 층(208)은 Al2O3 또는 SiO2 같은 재료일 수 있다.
예시적인 실시예에서, 전하 차단 층(206)은 도핑될 수 있다. 예를 들어, 전하 차단 층(206)은 희토류 금속, 전이 금속, 실리콘, 산소, 또는 질소 같은 도판트 재료들로 도핑될 수 있다. 하나의 예시적인 실시예에 따라, 전하 차단 층(206)은 Hf1-xSixO2-yNy일 수 있다. 질소는 포스트 증착 질화 처리에 의해 도입될 수 있다. 예를 들어, Hf1 - xSixO2 층은 Hf1 - xSixO2 - yNy 층을 형성하기 위하여 NH3, N2O, 또는 NO을 포함하는 환경에서 어닐링될 수 있다.
예시적인 실시예에서, 전하 차단 층(206)은 약 10nm 미만, 예를 들어 약 5nm 미만, 예를 들어 약 2nm 미만 같은 비교적 얇게 형성되어, 전하 차단 층(206)의 높 은 유전체 재료에 의해 전자들의 트랩핑을 감소시킨다. 바람직하게, 전하 차단 층(206)은 아래 놓인 층의 균일한 커버리지를 일반적으로 보장하기에 충분한 두께를 가진다. 예를 들어, 전하 차단 층(206)은 적어도 0.1nm 두께일 수 있다. 바람직하게, 전하 차단 층(206)은 적어도 0.5nm 두께이다.
도 6은 예시적인 실시예에 따른 게이트 스택(120")의 다른 단면도를 도시한다. 도 6의 게이트 스택(120")의 구성은 일반적으로 도 2와 유사하고, 도 6만 제외하고, 게이트 스택(120")은 제어 유전체 층(208) 상에 형성된 제 2 전하 차단 층(402)을 더 포함한다. 도 6에서, 게이트 접촉부(118)는 제 2 전하 차단 층(402)에 형성된다. 예시적인 실시예에서, 제 2 전하 차단 층(402)은 Al2O3, HfO2, ZrO2, Hf1-xAlxOy 같은 높은 유전체 재료로 형성되고, 여기서 x는 0과 1 사이의 양의 수이고, y는 양의 수이고, 예를 들어 HfAlO3, Hf1-xSixO2, Hf1-xSixO2-yNy 등, 바람직하게 HfO2이다. 제 2 전하 차단 층(402)은 제 1 전하 차단 층(206)을 위해 상기된 재료들 중 임의의 재료로 형성될 수 있고, 단일 층 구성(균일하거나 재료 기울기) 또는 다중층 구성 같이 유사하게 구성될 수 있다.
제 2 전하 차단 층(402)이 조성 기울기(gradient of composition)를 포함하는 예시적인 실시예에 따라, 제 2 전하 차단 층(402)은 유전체 재료를 포함할 수 있고, 상기 유전체 재료의 적어도 하나의 성분 양은 전하 차단 층(402)의 두께를 가로질러 변할 수 있다. 바람직하게, 유전체 재료는 높은 k 유전체 재료이다. 상기 성분의 양은 제 2 전하 차단 층(402)의 두께를 가로질러 선형적으로, 비선형적으 로, 또는 계단 방식으로 변할 수 있다. 바람직하게, 상기 성분의 양은 제어 유전체 층(208) 근처에서 최대이고 제 2 전하 차단 층(402)의 두께를 가로질러 증가한다. 상기 성분은 엘리먼트이거나 화합물일 수 있다. 예를 들어, 상기 성분은 하프늄 또는 하프늄 산화물일 수 있다.
예시적인 실시예에 따라, 조성 기울기를 가진 제 2 전하 차단 층(402)은 다중성분 유전체 재료로 형성된다. 예를 들어, 제 2 전하 차단 층(402)은 HfxAl1-xOy, HfxSi1-xOy, ZrxSi1-xOy, BaxSr1-xTiOy, 또는 AlxZr1-xOy와 같은 다중성분 산화물로 형성될 수 있다. 다중성분 유전체 재료는 성분(예를 들어 Hf) 및 제 2 성분을 포함할 수 있고, 제 2 성분에 대한 상기 성분의 비율은 예시적인 실시예에 따라 제 2 전하 차단 층(402)의 두께를 가로질러 변할 수 있다. 다중성분 유전체 재료는 질소를 포함할 수 있다. 예를 들어, 다중성분 유전체 재료는 예시적인 실시예에 따라, HfxSi1-xO2-yNy일 수 있다. 조성 기울기를 가진 제 2 전하 차단 층(402)은 메모리 디바이스(100)의 제어 유전체 층(208) 및 게이트 접촉부(118) 사이, 또는 전하 저장 층(204) 및 제어 유전체 층(208) 사이에 배치될 수 있다.
제어 유전체 층(208)을 샌드위치하는 전하 차단 층들(206 및 402)은 제어 유전체 층(208)을 통하여 전하 전달을 효과적으로 차단할 수 있다. 예를 들어, 제 1 전하 차단 층(206)(예를 들어, HfO2)은 프로그래밍 동작 동안 전하 저장 층(204)으로부터 게이트 접촉부(118)로 전자 전류를 차단할 수 있다. 제 2 전하 차단 층(402)(예를 들어 HfO2)은 소거 동작 동안 게이트 접촉부(118)로부터 전하 저장 층(402)으로 전자 전류를 차단할 수 있다. 게다가, 제 1 및/또는 제 2 전하 차단 층들(206,402)은 다른 기능들을 가질 수 있다. 예시적인 실시예에서, 제 1 및 제 2 전하 차단 층들(206 및 402)의 두께는 10nm 미만, 예를 들어 5nm 미만 같이 얇다.
제 1 및 제 2 전하 차단 층(206 및 402)의 다른 장점은, 비록 높은 k 유전체 층들이 자체적으로 트랩들을 가질 수 있지만, 제 1 및 제 2 전하 차단 층들(206 및 402)이 약 4nm 미만, 예를 들어 2nm 미만 같이 매우 얇게 만들어지므로, 전류 흐름을 효과적으로 차단하면서 전하 트랩들의 총 양을 감소시킨다는 것이다. 게다가, 제 2 전하 차단 층(402)은 게이트 접촉부(118)에 인접하에 배치된다. 따라서, 비록 비교적 큰 양의 전하가 제 2 전하 차단 층(402) 내에 트랩되더라도, 플랫 대역 전압상 효과는 최소(바로 인접하여 서로(접촉하여) 있을 수 있기 때문)인 제 2 전하 차단 층(402)에서 게이트 접촉부(118)로의 거리에 비례한다.
제 1 및 제 2 전하 차단 층들(206 및 402)이 HfO2이고, 제어 유전체 층(208)이 Al2O3인 경우 도 6의 실시예의 추가 예시적인 몇몇 장점들은:
(1) 메모리 프로그램/소거 윈도우의 강화가 달성될 수 있다는 장점을 포함한다. 여기에 사용된 바와 같이, 프로그램/소거(P/E) 윈도우는 프로그램 상태 및 소거 상태의 임계 상태들 사이에서 전압 차이다. 게이트 스택(120")으로 인해, 메모리 디바이스(100)는 소거될 수 있고(예를 들어, -6V 까지), 12.8V 또는 그 이상의 P/E 윈도우를 가진다. 예시적인 실시예들에서, P/E 윈도우는 약 8V 내지 약 16V의 범위를 가질 수 있다(예를 들어, 약 9V 내지 약 14V, 약 10V 내지 약 13V의 범위를 가지거나, 또는 약 9V, 약 10V, 약 11V, 약 12V, 또는 약 13V의 값들을 가진다). +/-20V P/E 제한에서 터널링 유전체 층(202)을 6nm로 스케일링하여, P/E 윈도우는 14.2V만큼 클 수 있고, 3 비트 또는 심지어 4 비트 메모리 셀들 같은 다중 상태 메모리 전압 요구조건들에 접근한다;
(2) P/E 윈도우는 100,000P/E 사이클들 후 상당한 드리프트를 나타내지 않을 수 있는 장점을 가진다; 및
(3) 전하는 12V P/E 윈도우에서 전하 저장 층(204)에 보존될 수 있고, 보다 중요하게 100,000 P/E 사이클들은 전하 보존 특성들의 품질을 떨어뜨리지 않을 수 있는 장점을 가진다.
메모리 디바이스(100)의 몇몇 예시적인 실시예들에서, 전하 저장 층(204)은 단일 연속 영역이다. 예를 들어, 도 7은 편평하고, 연속적인 구성을 가진 전하 저장 층(204)의 평면도를 도시한다. 예를 들어, 전하 저장 층(204)은 실리콘(또는 폴리실리콘), 금속 등등의 연속적인 필름으로 형성될 수 있다. 상기 구성에서, 만약 연속적인 영역의 단일 포인트가 브레이크 다운되고 전하를 잃어버리기 시작하면, 전체 영역은 전하를 잃어버릴 수 있어서, 메모리 디바이스(100)가 프로그램된 상태를 손실하게 된다. 그러나 몇몇 실시예들은 이런 문제로부터 몇몇 보호를 제공할 수 있다. 예를 들어, 도 8은 예시적인 실시예에 따라 비-인접 구성을 가진 전하 저장 층(204)의 평면도를 도시한다. 도 8의 실시예에서, 전하 저장 층(204)은 다수의 나노입자들(802)을 포함한다. 전하 저장 층(204)의 나노입자들(802)이 각각 별개로 전하를 저장하고, 서로 절연되기 때문에, 비록 단일 나노입자가 전하를 손실하더라도, 이것은 전하 저장 층(204)의 나노입자들을 유지하는 것에 영향을 주지않을 것이다. 동일한 장점은 국부적인 전하 트랩 영역들에 전하를 저장하는 비전도성 질소 바탕 전하 저장 층들로 얻어질 수 있다. 따라서, 본 개시물에 따라 전하 저장 층(204)을 통합하는 메모리 디바이스는 통상적인 메모리 디바이스보다 긴 시간에 걸쳐 일정한 프로그램 상태를 유지할 수 있다.
예시적인 실시예에서, 나노입자들(802)은 전기적으로 절연된 나노입자들이다. 나노입자들은 서로 전기적으로 절연된 전도성 재료의 작은 클러스터들 또는 결정들이다. 일반적으로, 나노결정은 대략 100nm 이하의 결정 크기를 가진다. 전하 저장 층(204)에 대해 나노결정들을 사용하는 것의 하나의 장점은 연속적인 필름을 형성하는 것이고, 따라서 나노결정들로 형성된 전하 저장 층들은 자기 절연된다. 나노결정들이 비-연속적 필름을 형성하기 때문에, 전하 저장 층들은 바로 위 또는 아래(즉, 수직으로 인접함)에 놓이는 인접한 셀들의 전하 저장 매체에 하나의 셀 레벨의 전하 저장 매체를 단락하는 것에 관계없이 형성될 수 있다. 전하 저장 층들에 대해 나노결정들 사용의 다른 장점은 연속적인 필름 전하 저장 층들에서 수행하는 것보다 작은 전하 누설을 경험할 수 있다는 것이다.
나노결정들은 팔라듐(Pd), 이리듐(Ir), 니켈(Ni), 백금(Pt), 금(Au), 루테늄(Ru), 코발트(Co), 텅스텐(W), 텔루르(Te), 레늄(Re), 몰리브덴(Mo), 철 백금 합금(FePt), 탄탈륨(Ta), 탄탈륨 질화물(TaN) 등과 같은 전도성 재료로 형성될 수 있다. 상기 재료들은 일반적으로 다중 전자 저장에 바람직한 실리콘 같은 많은 반도 체들보다 높은 일함수(예를 들어, 약 4.5eV 또는 그 이상)를 가진다. 상기 재료들은 보다 높은 용융점(보다 높은 열적 경비)을 갖고, 보다 긴 보존 시간들을 갖고, 양 및 음의 전하 저장을 위한 높은 밀도의 상태들을 가진다.
나노결정들을 형성하기 위한 방법들은 2006년 8월 18일에 출원된 미국 출원 11/506,769에 개시된 바와 같은 기술에 잘 공지되었고, 그 개시물은 전체적으로 참조 문서로 본 명세서에 포함된다. 금속 나노결정 전하 저장 층은 물리 기상 증착(PVD) 또는 원자 층 증착(ALD)에 의해 형성될 수 있고 여기서 박막은 기판 표면 상에 우선 증착되고(예를 들어, PVD를 사용한 스퍼터링에 의해) 그 다음 짧은 시간(예를 들어, 약 10초) 동안 고온(예를 들어, 약 900℃ 이상)에서 어닐링되어 나노스케일 크기들의 금속 입자들을 합체한다. 금속 입자들의 균일성 및 크기는 스퍼트된 금속 층의 두께, 어닐링 온도 및 어닐링 시간, 압력, 및 주위 가스 종들 등등을 가변함으로써 제어될 수 있다. 실리콘 나노결정들이 전하 저장 층(204)에 사용될 때, 실리콘 나노결정들은 예를 들어 미국 특허 6,297,095에서 기술된 바와 같이 CVD 같은 처리에 의해 형성될 수 있고, 상기 특허는 전체 기재내용이 본 명세서에 참조 문서로 포함된다. 전하 저장 층(204)은 스핀 코팅, 스프레이 코팅, 프린팅, 화학 자기 어셈블리 등과 같은 방법들에 의해 터널링 유전체 층(202) 상에 증착된 콜로이드 금속 또는 반도체 양자점들을 포함할 수 있다. 예를 들어, 상기 처리들은 미국 특허 6,586,785, 미국 출원 11/147,670, 및 미국 출원 11/495,188에 기술되고, 상기 문헌은 그 전체 기재내용이 본 명세서에 참조 문서로 각각 포함되어 있다.
부가적으로, 메모리 디바이스(100)에 전하 저장을 위한 유전체 절연 전하 저장 층을 포함하는 대신, 게이트 스택의 유전체 스택에 포함된 비전도성 트랩핑 층은 사용될 수 있다. 예를 들어, 전하 저장 매체는 채널 영역(114)에 인접한 제 1 산화물 층(예를 들어, 터널링 유전체 층 202), 제 1 산화물 층에 인접한 비전도성 질화물 층, 및 질화물 층에 인접하고 게이트 접촉부(118)에 인접한 제 2 산화물 층을 포함한다. 상기 유전체 스택은 때때로 ONO 스택(즉, 산화물-질화물-산화물) 스택이라 불린다. 제 2 산화물 층은 종래 ONO 스택의 성능을 개선하기 위하여 게이트 스택들(120, 120', 또는 120") 중 하나로 대체될 수 있다. H+ 함유 산화물 필름 같은 다른 적당한 전하 트랩핑 유전체 필름들은 만약 바람직하다면 사용될 수 있다.
예시적인 실시예
예시적인 실시예에서, 전하 저장 층(204)은 금속 도트들을 포함하고, 전하 차단 층(206)은 HfO2를 포함하고, 제어 유전체 층(208)은 Al2O3이다. 도 9a는, 전하 차단 층(206)(HfO2) 및 제어 유전체 층(208)(Al2O3)의 결합된 제어 유전체에 대한 에너지(eV) 대 두께(nm)의 시뮬레이션 도면(900)을 도시한다. 도 9b는, 전류(A/cm2) 대 전기장(V/cm)의 시뮬레이션 도면(920)을 도시한다. 상기 도면은 HfO2만을 포함하는 결합된 제어 유전체에 대한 도시 라인(902), 및 Al2O3 만을 포함하는 결합된 제어 유전체에 대한 도시 라인(904)을 포함한다. 도시 라인들(902 및 904)에 대해, 장벽 강하는 표시되지 않는다. 도 9a 및 9b의 데이터는, 금속과 Al2O3의 인터페이스에서 HfO2 얇은 층을 포함하는 것이 많은 크기 자리수만큼 전자 터널링 전류를 감소시키는 것을 도시한다. 이것은 만약 HfO2 층이 1nm 두께 미만이면 사실이다.
도 10a ~ 10c는 도 2에 도시된 게이트 스택(120)과 유사한 예시적인 게이트 스택에 관련된 도면들(1000, 1010 및 1020)을 도시한다. 도 10b에 도시된 바와 같이, 소거 전압은 대략 -3.7V이고 프로그램 전압은 13V의 총 P/E 윈도우에 대해 대략 9.3V이다.
도 11a 및 11b는 도 6에 도시된 게이트 스택(120")과 유사한 예시적인 게이트 스택에 대한 프로그램 및 소거 전압의 도면(1100,1120)을 도시한다. 이 실시예에서, 전하 저장 층(204)은 양자점들로 형성되고, 제 1 전하 차단 층(206)은 4nm의 두께를 가진 HfO2로 형성되고, 제어 유전체 층(208)은 12nm의 두께로 Al2O3로 형성되고, 제 2 전하 차단 층(402)은 4nm의 두께로 HfO2로 형성된다. 도 11a 및 11b의 데이터에 의해 표시된 바와 같이, P/E 선형 윈도우는 대략 11.39V이다.
도 11c 및 11d는 도 6에 도시된 게이트 스택(120")과 유사한 예시적인 게이트 스택에 대한 프로그램 및 소거 전압의 도면들(1130 및 1140)을 각각 도시한다. 이 실시예에서, 전하 저장 층(204)은 양자점들로 형성되고, 제 1 전하 차단 층(206)은 4nm의 두께를 가진 HfO2로 형성되고, 제어 유전체 층(208)은 12nm의 두께로 Al2O3로 형성되고, 제 2 전하 차단 층(402)은 8nm의 두께로 HfO2로 형성된다. 도 11c 및 11d에서 데이터에 의해 표시된 바와 같이, P/E 선형 윈도우는 대략 12.76V이다.
다른 예시적인 실시예에서, 메모리 디바이스의 게이트 스택은 전하 저장 층으로서 질화물 층, 제어 유전체 층으로서 Al2O3, 및 전하 차단 층으로서 HfO2 같은 하프늄 함유 화합물을 포함한다. 도 12에 도시된 바와 같이, 전하 차단 층(206)은 이 실시예에 따라 제어 유전체 층(208) 위 및 제어 게이트(118)에 인접하여 형성될 수 있다. 상기 주지된 바와 같이, 게이트 스택은 제어 유전체 층 아래 및 질화물 층에 인접한 전하 차단 층 같은 하나(또는 그 이상) 다른 전하 차단 층들을 포함할 수 있다. 도 13은 하나(또는 그 이상)의 전하 차단 층들 없이 통상적인 게이트 스택(참조 번호 1304), 대 전하 트랩핑 층으로서 질화물 층 및 제어 유전체 층(예를 들어, Al2O3)에 인접하여 형성된 전하 차단 층(예를 들어, HfO2)을 사용하는 상기된 개선된 게이트 스택(참조 번호 1302)을 비교하는 소거 시간(x 축) 대 플랫 대역 전압(y 전압)의 차트(1300)를 도시한다. 도 14는 도 13의 참조 번호 1302에 의해 표현된 개선된 게이트 스택을 사용하는 프로그램 및 소거 사이클들의 수(x 축) 대 플랫 대역 전압(y 축)을 비교하는 차트(1400)를 도시한다. 도 14는 개선된 게이트 스택을 사용하는 실온 온도 전하 보존 맵핑 시간(x 축) 대 플랫 대역 전압(y 축)의 차트를 도시한다.
도 13에 우선 도시된 바와 같이, 질화물 전하 트랩핑 층을 가진 제어 유전체 층(예를 들어, Al2O3) 위에 형성된 전하 차단 층(예를 들어, HfO2)을 포함하는 개선 된 게이트 스택(1302)의 사용은 전하 차단 층 없이 Al2O3 제어 유전체 층만을 포함하는 통상적인 게이트 스택(1304)과 비교하여 메모리 P/E 윈도우(예를 들어, 약 2 볼트 또는 그 이상 정도)의 개선을 나타낸다. 상기 개선된 게이트 스택을 가진 메모리 디바이스는 약 8 볼트보다 큰 총 P/E 윈도우를 갖고, 상기 윈도우는 전하 트랩핑 층으로서 질화물 층을 사용하는 오늘날 문헌에서 보고된 가장 높은 P/E 윈도인 것으로 믿어진다. 게다가, 도 14의 도면(1400)에서 도시된 바와 같이, P/E 윈도우는 개선된 게이트 스택 실시예를 사용하여 100,000 P/E 사이클들 후 큰 드리프트를 나타내지 않는다. 그리고 도 15의 도면 1500에서 나타난 바와 같이, 전하는 개선된 게이트 스택을 사용하여 8V P/E 윈도우보다 크게 보존되고, 100,000 P/E 사이클들은 메모리 디바이스의 전하 보존 특성들의 품질을 떨어뜨리지 않는다.
다른 예시적인 실시예에서, 전하 차단 층(206)은 HfO2이고, 제어 유전체 층(208)은 SiO2이다. 도 16a는 SiO2 단독(데이터 라인 1602), HfO2 단독(데이터 라인 1604), 및 HfO2와 SiO2의 결합(데이터 라인들 1606,1608,1612,1614)을 포함하는 다양한 유전체 층들에 대한 에너지(eV) 대 두께(nm)의 시뮬레이션 도면(1600)을 도시한다. 도 16b는 동일한 유전체 층들에 대한 파울러-노드하임 터널링 전류 밀도(A/cm2) 대 전기장(V/cm)의 시뮬레이션 도면(1610)을 도시한다. 계산된 데이터는 전도체(예를 들어, 4.8eV의 일함수를 가진 금속) 및 SiO2 사이의 인터페이스에서 HfO2의 얇은 층을 포함하는 것이 몇 자리수의 크기만큼 전자 터널링을 감소시킬 수 있다는 것을 나타낸다.
다른 예시적인 실시예에서, 전하 차단 층(206)은 HfxSi1-xO2이고 Hf의 양(x)은 도 17a의 도면(1700)에서 도시된 바와 같이 전하 차단 층의 두께(z)를 가로질러 변한다. 이 도면에서, Hf의 양은 비선형 방식으로 인터페이스(z=0)로부터 멀어질수록 감소한다. 전자 터널링을 억제하기 위한 전하 차단 층의 최적 조성 및 두께는 전기장 세기에 따른다. 데이터는 20 MV/cm의 전기장 세기(EsiO2)에 대해 최적화되었다. 도 17b는 HfO2 및 SiO2 층들에 대한 장벽 높이와 비교하여 가변하는 Hf 함량의 HfxSi1-xO2 층에 대한 인터페이스로부터 장벽 높이(eV) 대 거리(z)의 시뮬레이션 도면(1710)을 도시한다. 유사하게, 도 17c는 가변하는 Hf 함량의 HfxSi1-xO2에 대한 층(z)을 가로질러 유전 상수(ε)의 변화의 시뮬레이션 도면(1720)을 도시한다. HfO2 및 SiO2 층들의 유전 상수들은 또한 도시된다. HfxSi1-xO2, HfO2 및 SiO2에 대한 데이터 라인들은 각각 참조 번호들(1702,1704 및 1706)에 의해 표현된다.
도 18의 도면(1800)은 HfxSi1-xO2 층의 최적 Hf 함량(f)이 주어진 전기장 세기에 대해 전압의 함수로서 어떻게 변하는지 도시한다.
도 19a의 도면(1900)은 다음 조성(HfxSi1-xO2/SiO2/HfxSi1-xO2)의 전하 차단 층/제어 유전체 층/전하 차단 층을 가로질러 다양한 전기장 세기에 대한 최적 Hf 함량들(x)을 도시한다. 데이터 라인들(1902,1904,1906, 및 1908)은 15MV/cm, 20MV/cm, 25MV/cm, 및 30MV/cm의 전기장 세기에 각각 대응한다. 7nm의 등가 산화물 두께(EOT)에 대해, 최적 필름 조성은 20 MV/cm의 전기장 세기에서 대략 Hf2/3Si1/3O2(4.5nm)/SiO2(5nm)/Hf2/3Si1/3O2(4.5nm)이다.
도 19b의 도면(1910)은 도 19a와 같은 동일한 층 구조와 조성 및 또한 SiO2, HfO2, 및 HfO2(4nm)/SiO2(5.4nm)/HfO2(4nm)(각각 데이터 라인들 1912,1914, 및 1916)에 대한 전기장 세기의 함수로서 파울러-노드하임 터널링 전류 밀도를 도시한다. 터널링 전류는 전하 차단 층으로서 조성 등급 유전체를 사용하여 크기면에서 2개 이상의 자리수만큼 감소될 수 있다. 데이터는 SiO2에서 2.5 × 107V/cm의 전기장 세기와 같은 전기장 세기에서 약 10-4A/cm2 미만으로 유지될 수 있다는 것을 나타낸다. 따라서, 메모리 디바이스의 총 동적 선형 범위는 최적화된 전하 차단 층을 사용하여 ±10V의 Vg~±25V를 갖는 것으로 확장될 수 있다.
도 19c 및 19d의 도면들(1920 및 1930) 각각은 상기된 층 구조와 조성에 대한 다양한 전기장 세기에 대해 계산된 에너지 대역을 도시한다.
이전 도면들에 제공된 다양한 데이터는 WKB(Wentzel-Kramers-Brilouin)을 사용하여 계산되었고, 여기서 
는 터널링 장벽의 파 함수를 나타내고 k(z)는 웨이브 벡터의 허수 부분을 나타낸다:
터널링 전류(
)를 최소화하기 위하여, 
은 최소화된다.
따라서, 
는 각각 V(z)에 대해 최대화된다. 성분들(A 및 B)을 포함하는 재료(M)에 대해, 여기서 x는 A의 비율을 나타내고 (1-x)는 B의 비율을 나타내고, 예를 들어 
이고, 필요한 재료 상수는 선형 중첩(superposition)에 의해 얻어질 수 있다. 예를 들어, 재료(M)의 유전 상수(ε)는 
로부터 얻어질 수 있다. 재료(M)의 유효 질량(meff)은 
로부터 얻어질 수 있다. 전자 친밀도(
)는 
로부터 얻어질 수 있다. EF는 페르미 에너지이다.
상기된 계산 과정이 여기에 기술된 유전체 층들, 게이트 스택들, 및/또는 메모리 디바이스의 작용을 예측하는데 유용하다는 것이 믿어진다; 그러나, 이런 계산 과정은 본 발명의 범위를 제한하기 위해 사용되지 않는다.
다중상태 메모리 실시예
메모리 디바이스는 임의의 수의 메모리 셀들을 가질 수 있다. 통상적인 단일-비트 메모리 셀에서, 하나의 메모리 셀은 두 개의 정보 저장 상태 중 하나, 즉 "온" 상태 또는 "오프" 상태 중 어느 하나를 취한다. "온" 또는 "오프"의 이진 조건 은 정보의 1 비트를 정의한다. 결과적으로, n 비트의 데이터를 저장할 수 있는 통상적인 메모리 디바이스는 (n)개의 별개의 메모리 셀들을 요구한다.
셀 메모리 디바이스 당 1 비트를 사용하여 저장될 수 있는 비트들의 수는 메모리 셀들의 수에 좌우된다. 따라서, 메모리 용량을 증가시키는 것은 보다 많은 메모리 셀들을 포함하는 보다 큰 다이 크기들을 요구하거나, 보다 작은 메모리 셀들을 생성하기 위하여 개선된 포토리소그래피 기술들을 사용하는 것을 요구한다. 보다 작은 메모리 셀들은 보다 많은 메모리 셀들이 단일 다이의 주어진 영역 내에 배치되게 한다.
1 비트 메모리 셀에 대한 대안은 1 이상의 데이터 비트를 저장할 수 있는 다중 비트 또는 다중상태 메모리 셀이다. 다중비트 또는 다중상태 플래시 메모리 셀은 예를 들어 미국 특허 5,583,812에 기술된 바와 같은 다중, 별개의 임계 전압 레벨들(Vt1-n)을 가진 메모리 셀을 생성함으로써 형성될 수 있고, 상기 특허는 여기에 전체적으로 참조로써 통합된다. 각각의 별개의 임계 전압 레벨(Vt1-n)은 한 세트의 데이터 비트들의 값에 대응하고, 데이터 양을 나타내는 비트들의 수는 다중상태 메모리 셀에 저장될 수 있다. 따라서, 이진 데이터의 다중 비트들은 동일한 메모리 셀 내에 저장될 수 있다.
다중상태 메모리 셀에 저장될 수 있는 각각의 이진 데이터 값은 다중상태 메모리 셀이 전류를 전도하는 임계 전압 값 또는 상기 값들의 범위에 대응한다. 다중상태 메모리 셀의 다중 임계값 전압 레벨들은 다중상태 메모리 셀의 레벨이 명백한 방식으로 프로그램 또는 소거될 수 있도록 상당량만큼 서로 분리된다. 메모리 셀에 프로그램된 데이터 및 셀의 임계 전압 레벨들 사이의 특정 관계는 다중상태 메모리 셀에 대해 채택된 데이터 인코딩 방법에 따른다.
다중상태 메모리 셀을 프로그래밍할 때, 프로그래밍 전압은 다중상태 메모리 셀의 임계 전압을 목표된 레벨로 이동하기 위하여 전하 저장 층에 충분한 전하를 저장하도록 충분한 시간 기간에 걸쳐 인가된다. 이런 레벨은 다중상태 메모리 셀에 프로그램된 데이터의 인코딩에 대응하는 다중상태 메모리 셀의 상태를 나타낸다.
다양한 예시적인 실시예들에 따라, 다중상태 메모리 셀/디바이스에 대한 다중 임계 전압 레벨들은 전기적으로 절연된 나노입자들(도 8에 도시된 바와 같은) 또는 도 7에 도시된 바와 같이 인접하거나 인접하지 않은 금속(또는 실리콘) 층에 의해 전하 저장 층(204)에 제공될 수 있다.
전체적으로 여기에 참조로써 통합된 미국 특허 5,768,192에서 예를 들어 기술된 바와 같이 다중비트 메모리 셀들의 다른 실시예에서, 전하는 디바이스의 소스 및 드레인 영역들 근처 메모리 셀의 대향 측면들 상에 두 개의 물리적으로 별개의 영역들에 비전도성 전하 트랩핑 층(예를 들어, 질화물 층)에 저장된다. 셀에서 대칭이고 상호교환할 수 있는 소스 및 드레인 영역들을 개발함으로써, 두 개의 비반복적이고 물리적으로 별개의 전하 저장 영역들은 생성되고, 각각의 영역은 메모리 어레이에 직접 맵핑되는 1 비트의 정보를 나타내고 이에 따라 각각의 셀은 2 비트의 정보를 포함한다. 셀의 프로그래밍은 순방향으로 수행되고 전기 전하가 전하 트랩핑 재료에서 비대칭적으로 트랩되도록 충분한 시간 지속 기간 동안 핫 전자 주입 을 사용하여 게이트 내의 전하 트랩핑 재료에 전기 전하를 주입하는 것을 포함하고, 전기 전하는 게이트의 임계 전압이 미리 결정된 레벨에 도달할 때까지 주입된다. 그 다음 셀은 프로그램되었던 것으로부터 역방향으로 판독된다. 이런 타입의 다중상태 메모리 셀은 전체적으로 여기에 참조로써 통합된 미국 출원 2004/0130941에 기술된 바와 같이, 전하 저장 매체로서 이산 금속 나노결정들을 사용하는 전하 저장 층 메모리 디바이스로 확장될 수 있다.
본 발명자들은 상기된 바와 같은 비대칭 전하 저장을 사용하는 다중 비트 저장이 콜로이드 금속 나노결정들(예를 들어, 미국 특허 6,586,785 및 미국 출원 11/147,670 및 11/495,188에 기술된 바와 같이)을 사용하여 달성될 수 있다는 것을 발견하였다. 상기 콜로이드 금속 점들의 크기 및 균일성(예를 들어 PVD 또는 CVD를 사용하여 다르게 증착된 나노결정들에 걸쳐)의 엄격한 제어는 충전 비대칭성을 형성하기 위하여 디바이스의 소스 및/또는 드레인 근처 나노결정들의 작은 부분을 선택적으로 충전할 때 인접한 점들 사이의 측면 전하 전도를 최소화함으로써 임계 확산 요구조건을 완화하는 장점을 가진다.
여기에 기술된 디바이스들 및 방법들 사용의 중요 특징은 여기에 기술된 바와 같은 다중상태 메모리를 생성하기 위하여 임의의 종래 기술들을 사용하여 단일 디바이스에 다중 비트들의 신뢰성 있는 저장을 수행할 수 있다는 것이다. 다중 레벨 방법 같은 상기된 방법들을 통하여 달성된 다중 비트 저장을 사용하는 통상적인 플래시 메모리들은 임계 확산 제어에 대한 엄격한 요구조건들로부터 고통받는다. 그러나 본 예시적인 실시예들은 큰 프로그래밍/소거 윈도우(예를 들어 8 볼트 또는 그 이상, 또는 12 볼트 또는 그 이상 정도), 증가된 프로그래밍/소거 속도 및 우수한 전하 보존력을 제공함으로써 통상적인 플래시 메모리 디바이스의 많은 제한들을 극복할 수 있다. 이것은 다중상태 메모리 셀의 레벨이 명백한 방식으로 프로그램되거나 소거될 수 있도록 다양한 임계 전압 상태들 사이에서 서로 보다 큰 분리를 허용할 수 있다.
본 실시예는 예를 들어 전하 저장 층에 각각 두 개의 다른 저장 위치들에 전하를 저장하고 추가로 예를 들어 상기된 바와 같은 다중 전압 임계 레벨들을 사용하여 두 개의 위치들 각각에 다른 양들 또는 전하 상태들을 저장하기 위한 능력을 부가함으로써 셀당 3 또는 그 이상(예를 들어, 4) 비트들 같은 다중 비트들의 저장을 추가로 수행할 수 있다. 전하 저장 층은 상기된 바와 같이 예를 들어 나노결정 층 또는 비전도성 질화물 층일 수 있다. 각각의 위치에서 전하의 4개의 다른 양들을 저장함으로써 메모리는 셀당 4개의 비트들의 등가물들을 제공하는 전하의 4×4=16개의 다른 결합들을 저장할 수 있다. 전하 보존력을 타협하지 않고 여기에 기술된 지침들에 의해 제공된 프로그램/소거 윈도우의 개선은 저장 매체에 전하의 주입 및 검출시 보다 큰 융통성 및 임계 확산시 완화된 요구조건들을 제공함으로써 다중상태 저장 능력을 추가로 수행할 수 있다.
여기에 기술된 예시적인 실시예들은 잘 공지된 반도체 제조 기술들에 따라 어셈블리될 수 있다. 도 20은 메모리 디바이스 같은 전자 디바이스를 형성하기 위한 예시적인 과정을 제공하는 흐름도(2000)를 도시한다. 흐름도(2000)는 도시를 위해 제공되고, 제한하지 않는다. 추가 구조 및 동작 실시예들은 다음 논의를 바탕으 로 당업자들에게 명백할 것이다. 흐름도(2000)는 필수적으로 도시된 순서에 따르지 않는다.
흐름도(2000)는 기판(2002)에 소스 영역을 형성하는 것에서 시작한다. 예를 들어, 도 1에 도시된 바와 같이, 소스 영역(112)은 기판(102)에 형성될 수 있다. 소스 영역(112)은 통상적인 도핑 또는 다른 기술들에 따라 형성될 수 있다. 게다가, 예시적인 실시예에서, 소스 접촉부(104)는 통상적인 증착 또는 다른 기술들에 따라 소스 영역(112)에 형성될 수 있다.
다음, 드레인 영역은 기판(2004)에 형성될 수 있다. 예를 들어, 도 1에 도시된 바와 같이, 드레인 영역(116)은 기판(102)에 형성될 수 있다. 드레인 영역(116)은 통상적인 도핑 또는 다른 기술들에 따라 형성될 수 있다. 게다가, 실시예에서, 드레인 접촉부(106)는 통상적인 증착 또는 다른 기술들에 따라 드레인 영역(116) 상에 형성될 수 있다.
터널링 유전체 층은 기판(2006) 상에 형성될 수 있다. 예를 들어, 도 2 및 6에 도시된 바와 같이, 터널링 유전체 층(202)은 기판(102)의 채널 영역(114) 상에 형성될 수 있다. 터널링 유전체 층(202)은 통상적인 산화물 성장 도는 다른 기술들에 따라 형성될 수 있다.
전하 저장 층은 터널링 유전체 층(2008) 상에 형성될 수 있다. 예를 들어, 도 2 및 6에 도시된 바와 같이, 전하 저장 층(2040은 터널링 유전체 층(202) 상에 형성될 수 있다. 예시적인 실시예에서, 전하 저장 층(204)은 터널링 유전체 층(202) 상에 직접 형성된다. 다른 실시예에서, 전하 저장 층(204)은 도 3에 도시 된 장벽 층(302) 같은 터널링 유전체 층(202) 상에 형성된 중간층 상에 형성된다.
전하 저장 층(204)은 상기에 추가 기술된 바와 같이 금속 또는 반도체 재료 층(연속적 또는 비연속적) 또는 입자들의 층일 수 있다. 전하 저장 층(204)은 물리 기상 증착(PVD), 화학 기상 증착(CVD), 전기화학 증착(ECD), 분자 빔 에피텍시(MBE), 원자 층 증착(ALD), 또는 여기에 기술되거나 공지된 다른 기술들 같은 증착 기술들에 의해 형성될 수 있다.
전하 차단 층은 전하 저장 층(2010) 상에 형성될 수 있다. 예를 들어, 도 2 및 6에 도시된 바와 같이, 전하 차단 층(206)은 전하 저장 층(204) 상에 형성된다. 전하 차단 층(206)은 여기에 기술되거나 공지된 원자 층 증착 같은 임의의 증착 시루에 따라 형성될 수 있다. 예시적인 실시예에서, 상기된 바와 같이, 전하 차단 층(206)은 도핑될 수 있다. 게다가, 다른 예시적인 실시예에서, 상기된 바와 같이, 전하 차단 층(206)은 기울기를 가지고 형성되거나 다중 층들을 가진다.
원자 층 증착은 조성 기울기 또는 다중 층들을 포함하는 전하 차단 층(206)을 형성하기에 특히 적당할 수 있다. 예를 들어, 전하 차단 층(206)의 두께를 가로질러 농도가 가변하는 성분을 가진 유전체 재료로 만들어진 전하 차단 층(206)을 형성하기 위하여, 유전체 재료의 하나 또는 그 이상의 제 1 모노층들은 제 1 화학물의 제 1 선구체를 사용하여 증착될 수 있고, 그 다음 유전체 재료의 하나 또는 그 이상의 제 2 모노층들은 제 2 화학물의 제 2 선구체를 사용하여 증착될 수 있고, 그 다음 유전체 재료의 하나 또는 그 이상의 제 3 모노층들은 제 3 화학물의 제 3 선구체를 사용하여 증착될 수 있고, 기타 등등이 가능하다. 다른 말로, 하나 또는 그 이상의 모노층들의 연속적인 증착들은 조성 기울기 또는 다중 층들을 포함하는 전하 차단 층(206)을 형성하기 위하여 다른 선구체들을 사용하여 수행될 수 있다. 또한, 균일한 조성의 전하 차단 층(206)이 처음에 증착될 수 있고 그 다음 급속 열적 어닐링(RTA)이 조성 등급 층 효과를 달성하기 위하여 이용될 수 있다는 것은 예상된다.
제어 유전체 층은 전하 차단 층(2012) 상에 형성될 수 있다. 예를 들어, 도 2 및 6에 도시된 바와 같이, 제어 유전체 층(208)은 전하 차단 층(206) 위에 형성된다. 제어 유전체 층(208)은 원자 층 증착 같은 여기에 기술되거나 공지된 임의의 증착 기술에 따라 형성될 수 있다.
제 2 전하 차단 층은 제어 유전체 층(2014) 위에 형성될 수 있다. 도 6에 도시된 바와 같이, 제 2 전하 차단 층(402)은 제어 유전체 층(208) 위에 형성된다. 제 2 전하 차단 층(402)은 원자 층 증착 같은 여기에 기술되거나 공지된 임의의 증착 기술에 따라 형성될 수 있다. 일 실시예에서, 제 1 전하 차단 층(206)과 유사한 방식으로, 제 2 전하 차단 층(402)은 도핑될 수 있다. 게다가, 일 실시예에서, 제 1 전하 차단 층(206)과 유사한 방식으로, 제 2 전하 차단 층(402)은 기울기 또는 다중 층들을 갖는 것으로 형성될 수 있다.
제 2 전하 차단 층(402)은 필수적으로 모든 실시예들에 형성되지 않는다. 예를 들어, 도 2는 제 2 전하 차단 층을 포함하지 않는 게이트 스택(120)을 도시한다. 다른 실시예에서, 도 11에 도시된 바와 같이, 게이트 스택(120)은 제 2 유전체 층(208) 상 전하 차단 층(206)을 포함할 수 있고, 제 2 전하 차단 층은 형성되지 않을 수 있다.
제어 게이트는 게이트 스택(2016) 위에 형성될 수 있다. 예를 들어, 도 2에 도시된 바와 같이, 게이트 접촉부(118)는 게이트 스택(120)의 제어 유전체 층(208) 위에 형성된다. 도 6에 도시된 바와 같이, 게이트 스택(118)은 게이트 스택(120")의 제 2 전하 차단 층(402) 위에 형성된다. 게이트 접촉부(118)는 통상적인 증착 또는 다른 기술들에 따라 게이트 스택들(120 및 120") 상에 형성될 수 있다.
향상된 특성들을 갖고, 증가된 전하 보존력, 향상된 메모리 프로그램/소거 윈도우, 개선된 신뢰성 및 안정성을 포함하며 단일 또는 다중상태(예를 들어, 2, 3 또는 4 비트) 동작을 실행하는 메모리 디바이스 같은 개선된 전자 디바이스를 위한 방법들, 시스템들 및 장치들은 여기에 기술되었다.
비휘발성 메모리 디바이스에서 이중 또는 삼중 층 제어 유전체 같은 다중 층 제어 유전체의 사용은 개시되었다. 다중 층 제어 유전체는 알루미늄 산화물(Al2O3), 하프늄 산화물(HfO2), 및/또는 하프늄 알루미늄 산화물의 혼성 필름들(HfAlOx, 여기서 x는 양의 정수이다, 예를 들어 1,2,3,4 등이다) 같은 높은 k 유전체 재료들의 결합물을 포함할 수 있다.
메모리 디바이스에 대한 이중 제어 유전체 층은 기술되었고 예를 들어, Al2O3의 제어 유전체 층, 및 HfO2의 전하 차단 층(또는 Hf1-xAlxOy, 여기서 x는 0과 1 사이의 양의 수이고, y는 양의 수이다, 예를 들어, HfAlO3)을 포함한다. HfO2의 층은 메모리 디바이스의 프로그래밍 동작 동안 전하 저장 층으로부터 제어 게이트로 전자 전류 흐름을 차단하기 위한 효과적인 전하 차단 층을 제공할 수 있다.
예를 들어 Al2O3의 제어 유전체 층 및 제어 유전체 및 제어 게이트 사이의 HfO2 같은 하프늄 함유 화합물 층을 포함하는 메모리 디바이스에 대한 이중 제어 유전체 층은 개시되었다. HfO2의 층은 큰 과-소거 전압을 유도할 수 있는 소거 동작들 동안 메모리 디바이스의 제어 게이트로부터 터널링 전류를 억제할 수 있다.
예를 들어 Al2O3의 제어 유전체 층 및 제어 유전체 및 전하 저장 층 사이의 HfO2 같은 하프늄 함유 화합물 층을 포함하는 메모리 디바이스에 대한 이중 제어 유전체 층은 또한 개시된다. HfO2의 층은 프로그래밍 동작들 동안 메모리 디바이스의 전하 저장 층으로부터 제어 게이트로 터널링 전류를 억제할 수 있다.
메모리 디바이스에 대한 삼중 제어 유전체 층은 기술되었다. 예를 들어, 삼중 제어 유전체 층은 디바이스의 전하 저장 층에 인접한 HfO2(또는 Hf1-xAlxOy, 여기서 x는 0과 1 사이의 양의 수이고, y는 양의 수이다, 예를 들어, HfAlO3) 같은 하프늄 함유 화합물의 제 1 층, 메모리 디바이스의 제어 게이트에 인접한 HfO2 같은 하프늄 함유 화합물의 제 2 층, 및 HfO2의 제 1 및 제 2 층들 사이의 Al2O3의 층을 포함할 수 있다. HfO2의 제 2 층은 메모리 디바이스의 소거 동작 동안 제어 게이트로부터 전하 저장 층으로 전자 전류를 차단할 수 있다.
전하 차단 층의 단일 또는 이중 층들의 두께는 충분히 전류 흐름을 차단하면 서 매우 얇게 유지될 수 있다. 예를 들어, 일 실시예에서, 두께는 약 10nm 미만, 예를 들어 약 5nm 미만, 예를 들어 약 4nm 미만이다. 다른 예시적인 실시예에서, 두께는 약 2nm 미만이다. 바람직하게, 두께는 약 0.1nm보다 크다.
이중 또는 삼중 층 제어 유전체의 사용은 보다 작은 노드 크기들로 스케일링하는 신뢰성 있는 다중 비트/셀 메모리 디바이스를 제조하는데 중요한 우수한 전하 보존력 및 프로그래밍/소거 속도를 제공하면서, 매우 큰 프로그램/소거 윈도우(예를 들어, 적어도 8 볼트 또는 그 이상, 예를 들어 약 9 볼트, 예를 들어 약 10 볼트, 예를 들어 약 11 볼트, 예를 들어 약 12 볼트 또는 그 이상 정도)를 달성하는 예상하지 못한 결과를 제공할 수 있다. 게다가, 전하 차단 층은 프로그램, 소거, 및 판독 동작들 동안 제어 유전체를 통하여 흐르는 전류 양을 크게 감소시킬 수 있고, 이것은 플래시 메모리 디바이스가 동작 전압의 큰 드리프트 없이 다수의 프로그램/소거 사이클들을 보장할 수 있게 한다.
예시적인 실시예들에서, Gd2O3, Yb2O3, Dy2O3, Nb2O5, Y2O3, La2O3, ZrO2, TiO2, Ta2O5, SrTiO3, BaxSr1-xTiO3, ZrxSi1-xOy, HfxSi1-xOy, HfxSi1-xO2-yNy, AlxZr1-xO2, 또는 Pr2O 같은 다양한 높은 k 유전체 재료들은 전하 차단 층에 사용될 수 있다.
전하 차단 층의 두께를 가로질러 조성 기울기를 포함하는 전하 차단 층은 또한 여기에 기술되었다. 예를 들어, 전하 차단층은 유전체 재료로 만들어질 수 있고, 유전체 재료의 적어도 하나의 성분의 양은 전하 차단 층의 두께를 가로질러 변할 수 있다. 예를 들어, 성분은 하프늄 또는 하프늄 산화물일 수 있다. 예시적인 실시예에 따라, 조성 기울기를 가진 전하 차단 층은 예를 들어 HfxAl1-xOy, HfxSi1-xOy, ZrxSi1-xOy, BaxSr1-xTiOy 및 AlxZr1-xOy 같은 다중성분 산화물로 형성될 수 있다. 다중성분 산화물은 예시적인 실시예에 따라 질소(예를 들어, HfxSi1-xO2-yNy)를 포함할 수 있다. 조성 기울기를 가진 전하 차단 층은 메모리 디바이스의 전하 저장 층 및 제어 유전체 층 사이, 또는 제어 유전체 층 및 게이트 접촉부 사이에 배치될 수 있다. 몇몇 예시적인 실시예에 따라, 게이트 스택은 제 1 및 제 2 전하 차단 층 모두를 포함할 수 있다. 하나 또는 양쪽 전하 차단 층들은 여기에 기술된 바와 같이 조성 기울기를 가질 수 있다.
본 발명의 다양한 실시예들이 상기되었지만, 이들 실시예들이 도시만을 위한 것이고 제한하지 않는 것이 이해되어야 한다. 당업자에게 다양한 형태 및 항목들의 변화가 본 발명의 사상 및 범위에서 벗어나지 않고 이루어질 수 있다는 것은 명백할 것이다. 따라서, 본 발명의 넓이 및 범위는 임의의 상기된 예시적인 실시예들로 제한되지 않고, 다음 청구항들 및 등가물들에 따라 정의되어야 한다.
상술한 바와 같이, 본 발명은, 플래시 메모리 디바이스를 제공하는데 사용된다.
Claims (40)
- 메모리 디바이스의 게이트 스택(gate stack)으로서,터널링 유전체 층 상의 국부화된 전하 트랩을 포함하는 전하 저장 층과,상기 전하 저장 층 상의 제 1 유전 상수를 갖는 제 1 유전체 층과,상기 제 1 유전체 층 상에 있고 상기 메모리 디바이스의 게이트 접촉부에 인접하게 배열되어 있는, 제 2 유전 상수를 갖는 제 2 유전 층으로서, 상기 제 2 유전 상수는 상기 제 1 유전 상수보다 더 큰, 제 2 유전 층을 포함하는,상기 제 2 유전체 층의 제 2 유전체 재료의 적어도 제 1 성분의 양은, 그 두께를 가로질러 미리 결정된 방식으로 변하는, 게이트 스택.
- 제 1항에 있어서, 상기 전하 저장 층은 질화물 층을 포함하는, 게이트 스택.
- 제 1항에 있어서, 상기 제 1 유전체 층은 15nm 이하의 두께를 갖고, 상기 제 2 유전체 층은 10nm 이하의 두께를 갖는, 게이트 스택.
- 제 1항에 있어서, 상기 제 1 유전체 층의 두께는 상기 제 2 유전체 층의 200% 이하인, 게이트 스택.
- 제 1항에 있어서, 상기 제 2 유전체 층은 하프늄을 포함하는, 게이트 스택.
- 제 5항에 있어서, 상기 제 2 유전체 층은, HfO2, HfAlO3, HfSiO2, Hf1-xAlxOy, Hf1-xSixOy, Hf1-xSixO2-yNy으로 이루어진 그룹으로부터 선택되는 하프늄 함유 화합물을 포함하고, x는 0과 1 사이의 양의 수이고, y는 양의 수인, 게이트 스택.
- 제 1항에 있어서, 상기 제 1 유전체 층은 Al2O3를 포함하고, 상기 제 2 유전체 층은 HfO2를 포함하는, 게이트 스택.
- 제 1항에 있어서, 상기 제 1 유전체 층은 SiO2를 포함하고, 상기 제 2 유전체 층은 HfO2를 포함하는, 게이트 스택.
- 삭제
- 제 1항에 있어서, 상기 제 2 유전체 재료는 제 1 성분과 제 2 성분을 포함하고, 상기 제 1 성분 대 상기 제 2 성분의 비율은 상기 제 2 유전체 층의 두께를 가로질러 미리 결정된 방식으로 변하는, 게이트 스택.
- 제 1항에 있어서, 상기 제 2 유전체 층은 복수의 층을 포함하는, 게이트 스 택.
- 제 1항에 있어서, 상기 게이트 접촉부는 금속을 포함하는, 게이트 스택.
- 제 12항에 있어서, 상기 게이트 접촉부는 TaN을 포함하는, 게이트 스택.
- 제 1항에 있어서, 상기 메모리 디바이스는 8 볼트보다 큰 프로그램/소거 윈도우를 갖는, 게이트 스택.
- 제 14항에 있어서, 상기 메모리 디바이스는 9 볼트보다 큰 프로그램/소거 윈도우를 갖는, 게이트 스택.
- 제 15항에 있어서, 상기 메모리 디바이스는 10 볼트보다 큰 프로그램/소거 윈도우를 갖는, 게이트 스택.
- 제 1항에 있어서, 상기 제 1 유전체 층을 통과하는 터널링 전류는, SiO2에서 2.5 × 107 V/cm와 등가인 전기장 세기에서 10-4A/cm2보다 작은, 게이트 스택.
- 메모리 디바이스의 게이트 스택으로서,터널링 유전체 층과,상기 터널링 유전체 층 상의 복수의 나노결정을 포함하는 전하 저장 층과,상기 전하 저장 층 상의 제 1 유전 상수를 갖는 제 1 유전체 재료를 포함하는 제 1 유전체 층과,상기 제 1 유전체 층 상의 제 2 유전 상수를 갖는 제 2 유전체 재료를 포함하는 제 2 유전체 층과,상기 제 2 유전체 층 상의 제 3 유전 상수를 갖는 제 3 유전체 재료를 포함하는 제 3 유전체 층을포함하고,상기 제 1 및 제 3 유전 상수는 상기 제 2 유전 상수보다 큰,상기 제 1 유전체 층의 제 1 유전체 또는 제 3 유전체 재료의 적어도 제 1 성분의 양은, 그 두께를 가로질러 미리 결정된 방식으로 변하는, 게이트 스택.
- 제 18항에 있어서, 상기 제 1 유전체 층은 하프늄을 포함하는, 게이트 스택.
- 제 19항에 있어서, 상기 제 1 유전체 층은, HfO2, HfAlO3, HfSiO2, Hf1-xAlxOy, Hf1-xSixOy, Hf1-xSixO2-yNy으로 이루어진 그룹으로부터 선택된 하프늄 함유 화합물을 포함하고, x는 0과 1 사이의 양의 수이고, y는 양의 수인, 게이트 스택.
- 제 18항에 있어서, 상기 제 2 유전체 층은 Al2O3와 SiO2 중 하나를 포함하는, 게이트 스택.
- 제 18항에 있어서, 상기 제 3 유전체 층은 하프늄을 포함하는, 게이트 스택.
- 제 22항에 있어서, 상기 제 3 유전체 층은, HfO2, HfAlO3, HfSiO2, Hf1-xAlxOy, Hf1-xSixOy, Hf1-xSixO2-yNy으로 이루어진 그룹으로부터 선택된 하프늄 함유 화합물을 포함하고, x는 0과 1 사이의 양의 수이고, y는 양의 수인, 게이트 스택.
- 제 18항에 있어서, 상기 제 2 유전체 층은 Al2O3를 포함하고, 상기 제 1 및 제 3 유전체 층은 HfO2를 포함하는, 게이트 스택.
- 제 18항에 있어서, 상기 제 2 유전체 층은 SiO2를 포함하고, 상기 제 1 및 제 3 유전체 층은 HfO2를 포함하는, 게이트 스택.
- 삭제
- 제 18항에 있어서, 상기 제 1 유전체 재료는 제 1 성분과 제 2 성분을 포함하고, 상기 제 1 성분 대 상기 제 2 성분의 비율은 상기 제 2 유전체 층의 두께를 가로질러 미리 결정된 방식으로 변하는, 게이트 스택.
- 삭제
- 제 18항에 있어서, 상기 제 3 유전체 재료는 제 1 성분과 제 2 성분을 포함하고, 상기 제 1 성분 대 상기 제 2 성분의 비율은 상기 제 3 유전체 층의 두께를 가로질러 미리 결정된 방식으로 변하는, 게이트 스택.
- 제 18항에 있어서, 상기 제 2 유전체 층의 두께는 상기 제 1 및 제 3 유전체 층 두께의 200% 이하인, 게이트 스택.
- 제 18항에 있어서, 상기 제 3 유전체 층 상에 게이트 접촉부를 더 포함하고, 상기 게이트 접촉부는 금속을 포함하는, 게이트 스택.
- 제 31항에 있어서, 상기 게이트 접촉부는 TaN을 포함하는, 게이트 스택.
- 제 18항에 있어서, 상기 메모리 디바이스는 8 볼트보다 큰 프로그램/소거 윈도우를 갖는, 게이트 스택.
- 제 18항에 있어서, 상기 메모리 디바이스는 9 볼트보다 큰 프로그램/소거 윈도우를 갖는, 게이트 스택.
- 제 34항에 있어서, 상기 메모리 디바이스는 10 볼트보다 큰 프로그램/소거 윈도우를 갖는, 게이트 스택.
- 제 18항에 있어서, 상기 제 1 유전체 층을 통과하는 터널링 전류는, SiO2에서 2.5 × 107 V/cm와 등가인 전기장 세기에서 10-4A/cm2보다 작은, 게이트 스택.
- 제 18항에 있어서, 상기 나노결정은 금속을 포함하는, 게이트 스택.
- 제 37항에 있어서, 상기 나노결정은 루테늄, 니켈, 백금 및 팔라듐으로 이루어진 그룹으로부터 선택되는 금속을 포함하는, 게이트 스택.
- 메모리 디바이스를 형성하기 위한 방법으로서,기판상에 터널링 유전체 층을 형성하는 단계와,상기 터널링 유전체 층 상에 국부화된 전하 트랩을 포함하는 전하 저장 층을 형성하는 단계와,상기 전하 저장 층 상에 제 1 유전 상수를 포함하는 제 1 유전체 층을 형성하는 단계와,상기 제 1 유전체 층 상에 제 2 유전 상수를 포함하는 제 2 유전체 층을 형성하는 단계로서, 상기 제 2 유전 상수는 상기 제 1 유전 상수보다 더 큰, 단계와,상기 제 2 유전체 층 상에 게이트 접촉부를 형성하는 단계를포함하는,상기 제 2 유전체 층의 제 2 유전체 재료의 적어도 제 1 성분의 양은, 그 두께를 가로질러 미리 결정된 방식으로 변하는, 메모리 디바이스 형성 방법.
- 메모리 디바이스를 형성하기 위한 방법으로서,기판상에 터널링 유전체 층을 형성하는 단계와,상기 터널링 유전체 층 상에 복수의 나노결정을 포함하는 전하 저장 층을 형성하는 단계와,상기 전하 저장 층 상에 제 1 유전 상수를 포함하는 제 1 유전체 층을 형성하는 단계와,상기 제 1 유전체 층 상에 제 2 유전 상수를 포함하는 제 2 유전체 층을 형성하는 단계와,상기 제 2 유전체 층 상에 제 3 유전 상수를 포함하는 제 3 유전체 층을 형성하는 단계로서, 상기 제 1 및 제 3 유전 상수는 상기 제 2 유전 상수보다 더 큰, 단계와,상기 제 3 유전체 층 상에 게이트 접촉부를 형성하는 단계를포함하는,상기 제 1 유전체 층의 제 1 유전체 또는 제 3 유전체 재료의 적어도 제 1 성분의 양은, 그 두께를 가로질러 미리 결정된 방식으로 변하는, 메모리 디바이스 형성 방법.
Applications Claiming Priority (11)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US11/641,956 | 2006-12-20 | ||
| US11/641,956 US20080150003A1 (en) | 2006-12-20 | 2006-12-20 | Electron blocking layers for electronic devices |
| US11/688,087 US20080150004A1 (en) | 2006-12-20 | 2007-03-19 | Electron Blocking Layers for Electronic Devices |
| US11/688,087 | 2007-03-19 | ||
| US11/743,085 | 2007-05-01 | ||
| US11/743,085 US20080150009A1 (en) | 2006-12-20 | 2007-05-01 | Electron Blocking Layers for Electronic Devices |
| US93148807P | 2007-05-23 | 2007-05-23 | |
| US60/931,488 | 2007-05-23 | ||
| EP07252410A EP1936672A1 (en) | 2006-12-20 | 2007-06-14 | Electron blocking layers for gate stacks of nonvolatile memory devices |
| EP07252410.1 | 2007-06-14 | ||
| PCT/US2007/087167 WO2008079684A2 (en) | 2006-12-20 | 2007-12-12 | Electron blocking layers for electronic devices |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20090113253A KR20090113253A (ko) | 2009-10-29 |
| KR101443731B1 true KR101443731B1 (ko) | 2014-09-23 |
Family
ID=39563160
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020097012821A KR101443731B1 (ko) | 2006-12-20 | 2007-12-12 | 전자 디바이스용 전자 차단 층 |
Country Status (2)
| Country | Link |
|---|---|
| KR (1) | KR101443731B1 (ko) |
| WO (1) | WO2008079684A2 (ko) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8686490B2 (en) | 2006-12-20 | 2014-04-01 | Sandisk Corporation | Electron blocking layers for electronic devices |
| US7847341B2 (en) | 2006-12-20 | 2010-12-07 | Nanosys, Inc. | Electron blocking layers for electronic devices |
| US8383479B2 (en) | 2009-07-21 | 2013-02-26 | Sandisk Technologies Inc. | Integrated nanostructure-based non-volatile memory fabrication |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004281662A (ja) | 2003-03-14 | 2004-10-07 | Toshiba Corp | 半導体記憶装置及びその製造方法 |
| JP2004363329A (ja) | 2003-06-04 | 2004-12-24 | Toshiba Corp | 半導体記憶装置 |
| KR20060093383A (ko) * | 2005-02-21 | 2006-08-25 | 삼성전자주식회사 | 비휘발성 메모리 소자 및 그 제조 방법 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2002003472A2 (en) * | 2000-06-29 | 2002-01-10 | California Institute Of Technology | Aerosol silicon nanoparticles for use in semiconductor device fabrication |
| US6844604B2 (en) * | 2001-02-02 | 2005-01-18 | Samsung Electronics Co., Ltd. | Dielectric layer for semiconductor device and method of manufacturing the same |
| US7138680B2 (en) * | 2004-09-14 | 2006-11-21 | Infineon Technologies Ag | Memory device with floating gate stack |
| US7352631B2 (en) * | 2005-02-18 | 2008-04-01 | Freescale Semiconductor, Inc. | Methods for programming a floating body nonvolatile memory |
-
2007
- 2007-12-12 WO PCT/US2007/087167 patent/WO2008079684A2/en active Application Filing
- 2007-12-12 KR KR1020097012821A patent/KR101443731B1/ko active IP Right Grant
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004281662A (ja) | 2003-03-14 | 2004-10-07 | Toshiba Corp | 半導体記憶装置及びその製造方法 |
| JP2004363329A (ja) | 2003-06-04 | 2004-12-24 | Toshiba Corp | 半導体記憶装置 |
| KR20060093383A (ko) * | 2005-02-21 | 2006-08-25 | 삼성전자주식회사 | 비휘발성 메모리 소자 및 그 제조 방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| WO2008079684A3 (en) | 2008-09-04 |
| KR20090113253A (ko) | 2009-10-29 |
| WO2008079684B1 (en) | 2008-10-23 |
| WO2008079684A2 (en) | 2008-07-03 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US9214525B2 (en) | Gate stack having electron blocking layers on charge storage layers for electronic devices | |
| US7847341B2 (en) | Electron blocking layers for electronic devices | |
| CN101589461B (zh) | 用于电子装置的电子阻断层 | |
| EP1936672A1 (en) | Electron blocking layers for gate stacks of nonvolatile memory devices | |
| KR101950135B1 (ko) | 비휘발성 메모리 소자 및 이의 제조방법 | |
| US7602011B2 (en) | Semiconductor memory device having charge storage layer and method of manufacturing the same | |
| US8030161B2 (en) | Gate electrode for a nonvolatile memory cell | |
| TW200935606A (en) | Memory cells, electronic systems, methods of forming memory cells, and methods of programming memory cells | |
| KR100996191B1 (ko) | 비휘발성 메모리 소자 및 그 제조 방법 | |
| US20080150004A1 (en) | Electron Blocking Layers for Electronic Devices | |
| CN101192532B (zh) | 电荷捕获层及其制造方法和电荷捕获型半导体存储装置 | |
| EP2166571B1 (en) | Memory device and its reading method | |
| KR101443731B1 (ko) | 전자 디바이스용 전자 차단 층 | |
| KR100652135B1 (ko) | 안정된 다층 양자점을 가지는 유기 비휘발성 메모리 소자및 이의 제조 방법 | |
| JP2009076764A (ja) | 不揮発性半導体メモリおよびその書き込み方法ならびにその消去方法 | |
| US20100044775A1 (en) | Semiconductor memory device and semiconductor device | |
| TWI361494B (en) | Electron blocking layers for electronic devices | |
| US11818895B2 (en) | Semiconductor device including ferroelectric layer and metal particles embedded in metal-organic framework layer | |
| KR100652134B1 (ko) | 비휘발성 메모리 소자 및 이의 제조 방법 | |
| Oh et al. | SONOS-Type Flash Memory with HfO 2 Thinner than 4 nm as Trapping Layer Using Atomic Layer Deposition | |
| CN116548079A (zh) | 非易失性存储装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| N231 | Notification of change of applicant | ||
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| AMND | Amendment | ||
| E601 | Decision to refuse application | ||
| AMND | Amendment | ||
| J201 | Request for trial against refusal decision | ||
| B701 | Decision to grant | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20170818 Year of fee payment: 4 |
|
| FPAY | Annual fee payment |
Payment date: 20180816 Year of fee payment: 5 |