KR20040087929A - 양방향 판독/프로그램 비휘발성 부동 게이트 메모리 셀 및그 어레이와 형성 방법 - Google Patents

양방향 판독/프로그램 비휘발성 부동 게이트 메모리 셀 및그 어레이와 형성 방법 Download PDF

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실리콘 스토리지 테크놀로지 인크
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Abstract

양방향 판독/프로그램 비휘발성 메모리 셀 및 어레이는 높은 밀도를 달성할 수 있다. 각 메모리 셀은 그 위에 전하들을 저장하기 위한, 두 개의 이격된 부동 게이트들을 가진다. 셀은 그 사이에 채널을 가지는 이격 배치된 소스/드레인 영역들을 구비하며, 이 채널을 3 부분들을 가진다. 부동 게이트 중 하나는 제 1 부분 위에 있고, 다른 부동 게이트는 제 2 부분 위에 있으며, 게이트 전극이 제 1 및 제 2 부분들 사이의 제 3 부분내의 채널의 도전을 제어한다. 제어 게이트는 소스/드레인 영역들 각각에 접속되며, 또한 부동 게이트에 용량적으로 결합된다. 셀은 핫 채널 전자 주입에 의해 프로그램하고, 부동 게이트로부터 게이트 전극으로의 전자들의 Fowler-Nordheim 터널링에 의해 소거한다. 양방향 판독은 각 부동 게이트내에 1 비트로 셀이 비트를 저장하도록 프로그램될 수 있게 한다.

Description

양방향 판독/프로그램 비휘발성 부동 게이트 메모리 셀 및 그 어레이와 형성 방법{Bi-directional read/program non-volatile floating gate memory cell and array thereof, and method of formation}
기술 분야
본 발명은 전하들을 저장하기 위해 부동 게이트를 사용하는 양방향 판독/프로그램 비휘발성 메모리 셀에 관한 것이다. 특히, 본 발명은 단일 셀에 복수의 비트들을 저장할 수 있는 비휘발성 메모리 셀 및 그러한 셀들의 어레이와 제조 방법에 관한 것이다.
발명의 배경
저장용 양방향 판독/프로그램 비휘발성 메모리 셀은 이미 공지되어 있다. 예를 들어, 본 양수인에게 양도된 US 특허 제5,029,130호를 참조한다. 통상적으로, 이러한 유형들의 메모리 셀들 각각은 1 비트를 저장하는데 도전성 부동 게이트를 사용한다. 즉, 부동 게이트는 전하들을 저장하거나, 또는 그렇지 않을 수도 있다. 부동 게이트에 저장된 전하들은 트랜지스터의 채널의 전하 도전을 제어한다. 이러한 비휘발성 메모리 셀들의 저장 용량을 증가시키기 위해서, 이러한 메모리 셀의 부동 게이트가 일부 전하들을 저장하도록 프로그래밍되고, 저장되는 전하들의 양은그 셀의 상태들에 따라 다르게 결정되며, 이에 의하여 복수 비트들이 단일 셀에 저장되게 된다. 다중레벨 상태 중 한 레벨로 셀을 프로그래밍하고 이러한 상태를 판독하는데 있어서의 문제점은, 어떤 상태와 또 다른 상태를 구별짓는 부동 게이트에 저장된 전하의 양이 매우 신중히 제어되어야 한다는 것이다.
단일 셀에 복수 비트들을 저장할 수 있는 양방향 판독/프로그램 비휘발성 메모리 셀들도 또한 이미 공지되어 있다. 예를 들면, 미국 특허 6,011,725호에 공지되어 있다. 통상적으로, 이러한 타입들의 메모리 셀들은 실리콘 질화물 등의 절연 포획(trapping) 재료를 사용하며, 이것은 실리콘 이산화물과 같은 2개의 절연층들 간에 있어 전하들을 포획하게 된다. 상기 전하들은 트랜지스터의 채널에서의 전하들의 도전을 제어하기도 하는 소스/드레인 부근에서 포획된다. 상기 셀은 한 방향으로 판독되어 소스/드레인 영역들 중 한 영역 부근에서 포획되는 전하들의 상태를 결정하고, 또 그와 반대 방향으로 판독되어 다른 소스/드레인 영역 부근에서 포획되는 전하들의 상태를 결정하게 된다. 상기 이러한 타입들의 셀들에 있어서의 문제점은, 반대 도전성의 전하들 또는 정공들을 소거하기 위해서, 그 프로그래밍 전하들을 "중화"시키기 위해 그 프로그래밍 전하들이 초기에 포획되었던 정확히 동일한 위치에서 포획 재료내로 "프로그램" 또는 주입되어야 한다는 것이다. 상기 프로그래밍 전하들 및 상기 소거 전하들이 비도전성 포획 재료에 주입되기 때문에, 상기 전하들은 도전성 재료에서와 같이 이동하지 않는다. 따라서, 상기 프로그래밍 전하들의 위치에 상기 소거 전하들은 주입하는데 있어서 에러가 발생하는 경우, 상기 소거 전하들은 상기 프로그래밍 전하들을 중화시키지 못하게 되어, 상기 셀은 완벽하게 소거되지 못하게 된다. 또한, 상기 소거 전하들을 주입하기 위하여 상기 셀은 양방향으로 소거되어야 하며, 이에 의하여 1개 셀을 소거하는데 요구되는 시간이 증가하게 된다.
따라서, 상기의 문제점들을 해결하는 비휘발성 메모리 셀 및 어레이가 요구된다.
발명의 개요
본 발명에서, 복수 비트를 저장하기 위한 비휘발성 메모리 셀은 단결정 실리콘과 같은 제 1 도전형의 실질적인 단결정의 반도체 재료를 포함한다. 상기 제 1 도전형과는 다른 제 2 도전형의 제 1 영역이 기판내에 있다. 제 2 도전형의 제 2 영역도 상기 기판내에 있으며, 상기 제 1 영역과는 이격되어 있다. 제 1 부분, 제 2 부분 및 제 3 부분을 갖는 채널 영역은 전하들의 전도를 위해 제 1 영역과 제 2 영역을 접속시킨다. 유전체는 그 채널 영역 상에 있다. 제 1 부동 게이트는 상기 유전체 상에 있으며, 상기 채널 영역의 제 1 부분과는 이격되어 있다. 상기 채널 영역의 제 1 부분은 상기 제 1 영역에 인접한다. 제 1 부동 게이트는 복수 비트들 중 적어도 한 비트의 저장을 위한 것이다. 제 2 부동 게이트는 상기 유전체 상에 있으며, 상기 채널 영역의 제 2 부분과는 이격되어 있다. 상기 채널 영역의 제 2 부분은 상기 제 2 영역과 인접한다. 상기 제 2 부동 게이트는 복수 비트의 적어도 또 다른 비트의 저장을 위한 것이다. 게이트 전극은 상기 유전체 상에 있으며, 상기 채널 영역의 제 3 부분과는 이격되어 있다. 상기 채널 영역의 제 3 부분은 상기제 1 부분과 상기 제 2 부분 사이에 있다. 제 1 게이트 전극이 제 1 영역에 전기적으로 접속되고 또한 제 1 부동 게이트에 용량적으로 결합된다. 제 2 게이트 전극이 제 2 영역에 전기적으로 접속되고 또한 제 2 부동 게이트에 용량적으로 결합된다.
본 발명은 또한 전술된 비휘발성 메모리 셀들의 어레이와, 상기 비휘발성 메모리 셀 및 어레이의 제조 방법에 관한 것이다.
도 1a는 격리 영역들을 형성하기 위한 본 발명의 방법의 제 1 단계에 사용되는 반도체 기판의 상면도.
도 1b는 본 발명의 초기 처리 단계들을 도시하는 1B-1B 선을 따라 취한 구조체의 단면도.
도 1c는 격리 영역들이 형성되어 있는, 도 1b의 구조체의 처리의 다음 단계를 도시하는 구조체의 상면도.
도 1d는 구조체에 형성된 격리 트렌치들을 도시하는, 1D-1D 선을 따라 취한 도 1c의 구조체의 단면도.
도 1e는 격리 트렌치들내의 재료의 격리 블록들의 형성을 도시하는 도 1d의 구조의 단면도.
도 1f는 격리 영역들의 최종 구조체를 도시하는 도 1e의 구조체의 단면도.
도 2a 내지 도 2p는 본 발명의 부동 게이트 메모리 셀들의 비휘발성 메모리 어레이의 형성시 반도체 구조체의 처리의 단계들을 순서대로 도시하는 2A-2A 선을 따라 취한 도 1f의 반도체 구조체의 단면도.
도 3은 본 발명의 메모리 셀 어레이의 개략적인 회로도.
* 도면의 주요 부분에 대한 부호의 설명 *
15: 메모리 셀 62: 워드 라인
52: 소스 영역 54: 제어 게이트
발명의 상세한 설명
본 발명의 방법은 도 1a 내지 도 1f 및 도 2a 내지 도 2p에 도시되어 있으며, 이 도면들은 본 발명의 메모리 셀 어레이를 제조하는 공정 단계들을 도시하고 있다. 상기 방법은 이미 공지되어 있는 바람직하게는 P형인 반도체 기판(10)에서 시작한다. 후술되는 층들의 두께는 설계 방식들 및 공정 기술 세대에 따라 다르다. 후술되는 것은 0.10미크론 공정을 위한 것이다. 그러나, 본 발명은 어떠한 특정 공정 기술 세대에 한정되지 않고, 후술되는 공정 파라미터들 중 소정의 파라미터에서의 어떠한 특정치에도 한정되지 않는다는 것을 본 기술의 숙련자들은 이해할 것이다.
절연 영역 형성
도 1a 내지 도 1f는 기판 상에 절연 영역들을 형성하는 잘 알려진 공지된 ST1 방법을 도시하고 있다. 도 1a에 관련하여, 이미 공지되어 있는 바람직하게는 P 형인 반도체 기판의 정면도가 도시되고 있다. 제 1 및 제 2 층의 재료(12, 14)는 상기 기판 상에 형성(예를 들면, 성장 또는 증착)된다. 예를 들면, 제 1 층(12)은실리콘 이산화물(이후, 산화물이라 지칭됨)일 수 있으며, 산화물, 즉 산화물 증착(예를 들면, 화학 기상 증착, 즉 CVD) 등의 임의 공지 기법에 의해 상기 기판 상에 약 60-150Å의 두께로 형성된다. 제 2 층(14)은 실리콘 질화물(이후, 질화물로 칭해짐)일 수 있으며, 약 1000-2000 Å의 두께로 바람직하게는 CVD에 의해 산화물층(12) 위에 형성된다. 도 1b는 그 결과로 생성된 구조의 단면도를 도시하고 있다.
일단, 상기 제 1 및 제 2 층들(12/14)이 형성되면, 적절한 포토 레지스터 재료(16)가 상기 질화물 층(14)에 도포되고, 도 1c에 도시된 바와 같이, Y, 즉 열 방향으로 연장하는 소정의 영역(스트라이프들(18))으로부터 상기 포토 레지스터 재료를 선택적으로 제거하도록 마스킹 단계가 실행된다. 상기 포토-레지스트 재료(16)가 제거되는 경우, 상기 노출된 질화물 층(14) 및 산화물층(12)은 상기 구조에서 트렌치들(20)을 형성하도록 표준 에칭 기법들(즉, 비등방성 질화물 및 산호 에칭 공정들)을 사용하여 스트라이프들(18)에서 떨어져 에칭된다. 인접 스트라이프들(18)간의 거리 W는 사용되는 공정의 가장 작은 리소그래피 형상부(feature)만큼 작게 될 수 있다. 그런 다음, 도 1d에 도시되는 바와 같이 약 500-4000Å 깊이로 트렌치들(20)이 상기 실리콘 기판(10)에서 아래로 연장하도록 실리콘 에칭 공정을 사용한다. 상기 포토 레지스트(16)가 제거되지 않은 경우, 질화물 층(14) 및 산화물층(12)은 그대로 유지된다. 그 결과 생성된 구조는 도 1d에 기술되고 있으며, 절연 영역들(24)과 교번되는 활성 영역들(22)을 규정하고 있다.
또한, 상기 구조는 잔존하는 포토 레지스트(16)를 제거하도록 공정 처리된다. 그런 다음, 도 1e에 도시되는 바와 같이, 실리콘 이산화물과 같은 절연 재료는 두꺼운 산화물 층을 증착함으로써 트렌치들(20)에 형성되고, 트렌치들(20)에 산화물 블록들(26)을 제외한 산화물 층을 제거하기 위해 화학-기계-연마, 즉 CMP 에칭(에칭 정지부로서 질화물 층(14)을 사용)이 행해진다. 그런 다음, 도 1f에 도시된 바와 같이, 잔존하는 질화물 및 산화물층(14/12)은 질화물/산화물 에칭 공정들을 사용하여 제거되고, 절연 영역들(24)을 따라 연장하는 ST1 산화물 블록들(26)은 남게 된다.
전술되는 ST1 절연 방법은 절연 영역들(24)을 형성하는 바람직한 방법이다. 그러나, 공지되어 있는 LOCOS 절연 방법(예를 들면, 리세스 LOCOS, 폴리 버퍼 LOCOS 등)이 대안적으로 사용될 수 있으며, 여기서 상기 트렌치들(20)은 상기 기판에서 연장되지 않고, 절연 재료는 스트라이프 영역들(18)에서 상기 기판 표면에 형성될 수 있다. 도 1a 내지 1F는 상기 기판의 상기 메모리 셀 어레이를 도시하고 있으며, 메모리 셀들의 열들은 상기 절연 영역들(24)에 의해 분리되는 활성 영역들(22)에 형성되게 된다. 또한, 상기 기판(10)은 제어 회로가 형성되는 적어도 하나의 주변 영역을 포함하며, 이 회로는 상기 메모리 셀 어레이 영역에 형성되는 상기 메모리 셀들을 동작하는데 사용되는 것에 주의해야 한다. 바람직하게는, 절연 블록들(26)은 전술되는 동일 ST1 또는 LOCOS 공정동안에 상기 주변 영역에 형성될 수도 있다.
메모리 셀 형성
도 1f에 도시되는 구조는 또한 다음과 같이 공정 처리된다. 도 2a 내지 2Q는(도 1c 및 1F에 도시되는 선 2A-2A를 따라) 도 1f의 시점과 직교하는 시점으로부터 상기 활성 영역들(22)의 구조 단면도를 도시하고 있다.
절연 층(30)(바람직하게는 산화)이 먼저 도 2a에 도시된 바와 같이 상기 기판(10) 위에 형성된다. 상기 기판의 활성 영역(22) 부분은 주변 영역에 관한 메모리 장치의 셀 어레이 부분의 독립적인 제어를 보다 양호하게 하기 위하여 이 때 도핑될 수 있다. 이러한 도핑은 V1 이식 또는 셀 우물 이식(cell well implant)으로 종종 언급되기도 하며, 이미 공지되어 있다. 이러한 이식 동안에, 상기 주변 영역은 전체 구조 상에 증착되고 상기 기판의 메모리 셀 어레이 영역으로부터 제거되는 포토 레지스트 층에 의해 보호된다.
다음, 질화물과 같은 두꺼운 층의 하드 마스크 재료(32)는 산화물 층(30)(예를 들면, ~3500Å 두께) 상에 형성된다. 복수의 평행한 제 2 트렌치들(34)은, 상기 질화물 층(32)에 포토 레지스트(마스킹) 재료를 도포하고 선택된 평행한 스트라이프 영역들로부터 상기 포토 레지스트 재료를 제거하도록 마스킹 단계를 실행함으로써 상기 질화물 층(32)에 형성된다. 비등방성 질화물 에칭은 스트라이프 영역들에서 상기 질화물 층(32)의 노출된 부분들을 제거하며, 아래로 연장하는 제 2 트렌치들(34)은 남기고 산화물층(30)을 노출시키는데 사용된다. 포토 레지스트 제거 후에, 이방성 산화물 에칭은 산화물층(30)의 노출 부분을 제거하고 상기 기판(10) 아래로 제 2 트렌치들(34)은 연장하는데 사용된다. 실리콘 등방성 에칭 공정은 활성 영역들(22) 각각에서 상기 기판(10) 아래로(예를 들면, 대략 일 형상부 사이즈 깊이 아래로, 0.15um 테크놀로지를 갖는 약 0.15 um 깊이로) 제 2 트렌치들(34)을 연장시키는데 사용된다. 선택적으로, 상기 포토 레지스트는 트렌치들(34)이 상기 기판(10)에 형성된 후에 제거될 수 있다. 그 결과의 활성 영역(22)은 도 2b에 도시되어 있다.
다음에, 절연 재료 층(36)이 제 2 트렌치들(34)의 기저부 및 하부 측벽(예를 들면, ~70Å 내지 120Å 두께)을 형성하는 제 2 트렌치들(34)의 노출된 실리콘을 따라 형성된다(바람직하게는, 열적 산화 공정을 사용함). 두꺼운 층의 폴리실리콘(38)(이후 "폴리"라 지칭됨)은 상기 구조 위해 형성되며, 제 2 트렌치들(34)을 충전한다. 폴리 층(38)은 이온 이식에 의해, 또는 현장(in-situ) 공정에 의해 도핑(예를 들면, n+)될 수 있다. 그 결과 생성된 활성 영역(22)은 도 2c에 도시되고 있다.
폴리 에칭 공정(예를 들면, 에칭 정지부로서 질화물 층을 이용하는 CMP 공정)은 제 2 트렌치(34)의 좌측에 남아 있는 폴리실리콘(38)의 블록들(40)을 제외하고 폴리 층(38)을 제거하는데 사용된다. 제어 폴리 에칭은 폴리 블록들(40)의 높이를 낮추는데 사용될 수 있다. 도 2d에 도시되는 바와 같이, 폴리 블록들(40)의 정상들은 상기 기판의 표면 위에 배치되지만, 절연 영역들(24)에서는 ST1 블록들(26)의 정상들 아래에 배치된다.
또 다른 폴리 에칭을 실행하여, 폴리 블록들(40)(제 2 트렌치 측벽들과 인접한)의 정상들에 경사진 부분들(42)을 생성하게 한다. 그런 다음, 질화물 스페이서(44)는 제 2 트렌치 측벽들을 따라 그리고 폴리 블록들(40)의 경사진 부분들(42) 위에 형성된다. 스페이서 형성 방법은 이미 공지되어 있으며, 구조의 윤곽위에 재료를 증착하는 공정과, 등방성 에칭 공정을 포함하며, 이로 인해 상기 재료는 상기 구조의 수평 표면들로부터는 제거되고, 상기 구조의 수직 방향의 표면들 상에서는 그대로 남아있게 된다. 스페이서(44)는 산화물, 질화물 등과 같은 임의 유전체 재료로 형성될 수 있다. 본 발명의 실시예에서, 절연 스페이서(44)는 전체 구조 위에 질화물 층을 증착함으로써 형성되고, 스페이서(44)를 제외하고 상기 증착된 질화물 층을 제거하기 위하여 공지된 반응성 론 에칭(Reactive Lon Etch:RIE)과 같은 등방성 질화물 에칭 공정을 실행하게 된다. 그 결과 생성된 활성 영역(22)은 도 2e에 도시되고 있다. 스페이서(44)가 폴리 블록들(40)의 경사진 부분들(42)에 의해 형성되는 팁들의 날카로움을 강화하는데 사용되는 경우, 질화물 스페이서(44)의 형성은 선택적이다. 따라서, 도 2f 내지 2Q는 선택적인 질화물 스페이서들(44)이 없는 나머지 공정 처리 단계들을 도시하고 있다.
열적 산화 공정이 실행되며, 도 2f에 도시된 바와 같이 상기 폴리 블록들(40)의 노출된 정상 표면들을 산화시킨다(그 위에 산화물 층(46)을 형성함). 산화물 스페이서(48)(도 2g에 도시됨)는 상기 구조 위에 산화물을 증착함으로써 제 2 트렌치들(34)의 측벽을 따라 형성되고(예를 들면, 약 350Å 두께), 등방성 산화물 에칭이 행해진다. 또한, 산화물 에칭은 상기 제 2 트렌치들(34) 각각에서 산화물층(46)의 중앙 부분을 제거한다. 그 결과의 활성 영역(22)은 도 2g에 도시되고 있다.
등방성 폴리 에칭이 다음에 실행되어, 도 2h에 도시된 바와 같이, 산화물 스페이서(48)에 의해 보호되지 않는 폴리 블록들(40)의 중앙 부분들을 제거하고, 제2 트렌치들(34) 각각에 한 쌍의 대향 폴리 블록들(40a)을 남긴다. 절연 배치 및 등방성 에칭-백 공정은 제 2 트렌치들(34) 내부에 폴리 블록들(40a)의 노출 측을 따라 절연 층(50)을 형성하는데 사용된다(도 2i에 도시됨). 절연 재료는 임의 절연 재료(예, ONO-산화물/질화물/산화물, 또는 다른 높은 유전체 재료들)일 수 있다. 바람직하게는, 절연 재료는 산화물 증착/에칭 공정이 또한 산화물 스페이서(48)를 두껍게 하도록 산화물로 되며, 도 2k에 도시된 바와 같이, 각각의 제 2 트렌치(34)의 기저부에서 산화물 층(36)의 노출 부분의 제거를 야기하여 상기 기판(10)을 노출시키게 된다.
적절한 이온 이식(및 가능하게는 열처리)은 제 2 트렌치들(34)의 기저부에서 노출된 기판 부분들에 제 1(소스) 영역들(52)을 형성하도록 상기 구조의 표면을 거쳐 행해진다. 상기 소스 영역(52)은 상기 제 2 트렌치들(34)에 자기 정열되며, 상기 기판의 제 1 도전형(예, P형)과는 상이한 제 2 도전형(예, N형)을 가진다. 상기 이온들은 상기 질화물 층(32)에 현저한 영향을 미치지 않는다. 결과적인 활성 영역(22)이 도 2k에 도시되어 있다.
(에칭 스탑으로서 질화물층(32)을 사용함으로써) 폴리 CMP 에칭에 선행되는 폴리 침착 단계가 도 2l에 도시된 바와 같이 폴리 블록들(54)을 제 2 트렌치들(34)에 채우는데 사용된다. 질화물층(32)을 제거하는 질화물 에칭이 이어지며, 폴리 블록(40a)의 상부 가장자리들을 노출시킨다. 다음에, 열 산화, 산화물 증착 중 어느 하나 또는 양자 모두에 의해, 터널 산화물층(56)이 블록들(40a)의 노출된 상부 가장자리들상에 형성된다. 또한, 이 산화물 형성 단계는 폴리 블록들(54)의 노출된상단 표면들상에 산화물층(58)을 형성하며, 기판(10)을 초과하여 산화물층(30)을 두껍게 만들 수 있다. 이 시점에서 활성 영역들(22)을 차폐함으로써, 주변 영역의 선택적 Vt주입이 수행될 수 있다. 결과적인 활성 영역(22)이 도 2m 및 도 2n에 도시되어 있다.
산화물층(30)은 활성 영역들내의 메모리 셀들 및 주변 영역들내의 제어 회로 양자 모두를 위한 게이트 산화물로서 기능한다. 각 디바이스를 위해, 게이트 산화물의 두께는 그 최대 동작 전압을 규정한다. 따라서, 제어 회로가 메모리 셀들 또는 제어 회로의 다른 디바이스들과 다른 전압에서 동작하기를 원하는 경우, 이때, 게이트 산화물(32)의 두께는 이 프로세스의 이 지점에서 변경될 수 있다. 제한이 아닌 예시로서, 포토 레지스트(60)가 구조체 위에 형성되고, 산화물층(30)의 부분들을 노출시키기 위해 주변 영역에서 포토 레지스트의 부분들을 선택적으로 제거하기 위한 마스킹 단계가 이어진다. 산화물층(30)의 노출된 부분들은 얇아지거나(예로서, 제어된 에칭을 사용하여) 도 2o에 예시된 바와 같이 원하는 두께를 가지는 산화물층(30a)으로 대체(예로서, 산화물 에칭 및 산화물 증착에 의해)될 수 있다.
포토 레지스트(60)의 제거 이후, 폴리 증착 단계가 사용되어 구조체 위에 폴리층(62)을 형성한다(예로서, 약 500Å 두께). 포토 레지스트 증착 및 마스킹 단계들이 이어져 활성 영역(22) 위에 각각 서로 이격 배치된 폴리층(62)의 스트립들을 형성한다. 결과적인 활성 영역(22)이 도 2p에 도시되어 있다. 각 폴리층(62)은 메모리 어레이를 위한 워드 라인으로서 기능한다.
도 2p에 도시된 바와 같이, 본 발명의 프로세스는 각 메모리 셀(15)이 한 쌍의 이격 배치된 소스/드레인 영역들(52(a, b)) 사이에 존재하는 상태로, 메모리 셀들의 어레이를 형성한다(본 기술의 숙련자들은 동작 동안 용어 소스 및 드레인이 상호교체될 수 있다는 것을 인지할 것이다). 비평면 채널 영역은 두 소스 영역들(52(a,b))을 연결하며, 채널 영역은 세 부분들, 즉, 제 1 부분, 제 2 부분 및 제 3 부분을 가진다. 채널 영역의 제 1 부분은 트렌치들(34) 중 하나의 측벽 중 하나를 따라 존재하며, 제 1 소스 영역(52a)에 인접한다. 채널 영역의 제 2 부분은 다른 트렌치(34)의 측벽 중 하나를 따라 존재하며, 제 2 소스 영역(52b)에 인접한다. 채널 영역의 제 3 부분은 제 1 부분과 제 2 부분 사이에 존재하며, 실질적으로 기판(10)의 상단면을 따른다. 유전체층이 채널 영역 위에 존재한다. 채널 영역의 제 1 부분위에서, 유전체는 층 36a이다. 채널의 제 2 부분 위에서, 유전체는 층 36b이다. 채널 영역의 제 3 부분 위에서, 유전체는 층 30이다. 제 1 부동 게이트(40a)는 층 36a상에 존재하며, 제 1 소스 영역(52a)에 인접한 채널 영역의 제 1 부분 위에 존재한다. 제 2 부동 게이트(40b)는 층 36b상에 존재하며, 제 2 소스 영역(52b)에 인접한 채널 영역의 제 2 부분 위에 존재한다. 폴리층(62)에 의해 형성된 게이트 전극(62)은 유전체층(30)위에 존재하며, 채널 영역의 제 3 부분 위에 존재한다. 제 1 제어 게이트(54a)는 제 1 소스 영역(52a)으로부터 절연되며, 제 1 부동 게이트(40a)에 용량 결합된다. 제 2 제어 게이트(54b)는 제 2 소스 영역(52b)으로부터 절연되며, 제 2 부동 게이트(40b)에 용량 결합된다. 또한, 부동 게이트들(40a 및 40b) 각각은 게이트 전극(62) 및 기판(10)의 표면에 실질적으로수직이다. 마지막으로, 각 소스 영역, 예로서, 제 1 소스 영역(52a) 및 그 연관된 제어 게이트, 예로서, 제 1 제어 게이트(54a)는 동일 활성 영역(22)내의 인접 메모리 셀(15)과 공유된다.
부동 게이트(40(a,b))는 트렌치들(34)내에 배치되며, 각 부동 게이트는 채널 영역의 일부에 면하며, 그로부터 절연된다. 또한, 각 부동 게이트(40(a,b))는 기판 표면 위에서 연장하면서 게이트 전극들(62) 중 하나에 면하여 절연된 가장자리에서 종결하는 상부 부분을 포함하고, 따라서, 산화물층(56)을 통한 Fowler-Nordheim 터널링을 위한 경로를 제공한다. 각 제어 게이트(54)는 그 사이의 향상된 전압 결합을 위해 부동 게이트들(44)을 따라 연장하며 그로부터 절연(산화물층(50)에 의해)된다.
어레이를 형성하는 복수의 메모리 셀들(15)에 관련하여, 상호접속은 다음과 같다. 동일 열, 즉, 동일 활성 영역(22)내에 있는 메모리 셀들(15)을 위해, 각 메모리 셀(15)을 위한 게이트 전극을 형성하는 워드 라인(62)은 메모리 셀들(15) 각각으로 Y 방향으로 연장된다. 동일 행내에 있는, 즉, 활성 영역들(22) 및 STI(26)를 가로지르는 메모리 셀들(15)에 대하여, 소스 살인들(52(a,b)) 및/또는 연관된 제어 게이트들(54(a,b))은 이들 메모리 셀들(15) 각각으로 X 방향으로 연속적으로 연장한다. 소스 영역들(52(a, b))이 트렌치(34)에 있기 때문에, 이들은 단지 STI(26)에 결합된 활성 영역들(22)에 존재할 수 있으며, 따라서 아일랜드(island)들을 형성한다. 이 경우에, X 방향으로 연장하고 기판(10)의 표면 위에 있는 연관된 제어 게이트들(54(a, b))은 동일 행 내에 있는 메모리 셀들(15) 간의 접속을 형성한다. 대안으로, 도 2k에 도시되고 기재된 바와 같이 소스 영역들(52)의 형성 바로 이전에, STI(26)는 절연 영역들로부터 제거될 수 있다. 소스 영역들(52)의 형성은 그 이후 행 방향으로 존재하고 X 방향으로 연장하는 메모리 셀들(15) 간의 다음의 접속을 형성할 것이다. 물론, 그 연관된 제어 게이트들(54(a, b))의 다음의 형성 또한 행 방향으로 그 메모리 셀(15)를 접속할 것이다. 마지막으로, 앞서 말한 것으로부터 알 수 있는 바와 같이, 인접한 행들의 메모리 셀들(15)은 동일한 소스 영역(52) 및 동일한 연관 제어 게이트(54)를 공유한다. 마지막으로, 상술한 바로부터 알 수 있는 바와 같이, 인접 행들내의 메모리 셀들(15)은 동일 소스 영역(52) 및 동일 연관된 제어 게이트(54)를 공유한다.
메모리 셀 동작
도 2p에 도시된 메모리 셀(15)의 동작이 이후 기재될 것이다.
소거
메모리 셀(15)은 제어 게이트들(54(a,b))에 0전압들을 인가함으로써 소거되고, 이는 소스 영역들(52(a,b))에 접속된다. 양 소스 영역들(52(a,b))에 동일 전압이 인가되기 때문에, 어떠한 전하들도 채널 영역에서 도전하지 않는다. 또한, 제어 게이트들(54(a,b))이 부동 게이트들(40(a,b))에 매우 용량적으로 결합되기 때문에, 부동 게이트들(40(a,b))은 저 전압을 받게 된다. 8 내지 12 볼트 사이의 전압이 워드 라인(62)에 인가된다. 이는 부동 게이트들(40(a,b))과 워드 라인(62) 사이에 큰 전압차를 유발한다. 부동 게이트들(40(a,b))상에 저장된 소정의 전자들은 워드 라인(62)에 인가된 양 전압에 의해 당겨지고, Fowler-Nordheim 터널링의 메카니즘을통해, 전자들은 부동 게이트들(40(a,b))로부터 제거되며, 터널링 산화물(56)을 통해 워드 라인(62)상으로 터널링한다. 이 소거를 위한 폴리-투-폴리 터널링의 메카니즘은 여기서 그 전문을 참조하고 있는 미국 특허 제 5,029,130 호에 기술되어 있다.
프로그래밍
메모리 셀(15)의 프로그래밍은 두 메카니즘들 중 하나: 즉, 제 1 부동 게이트(40a)가 프로그램되거나, 또는 제 2 부동 게이트(40b)가 프로그램되어 발생할 수 있다. 먼저, 제 1 부동 게이트(40a)를 프로그래밍하는 동작, 즉, 제 1 부동 게이트(40a) 상에 전자들의 저장을 설명하기로 한다. 제 1 소스 영역(52a) 및 제 1 제어 게이트(54a)는 10 내지 15 볼트 사이의 양 전압에서 유지된다. 워드 라인은 1-2볼트의 양 전압으로 유지된다. 제 2 소스 영역(52b) 및 제 2 제어 게이트(54b)는 2-5볼트의 양 전압으로 유지된다. 제 2 소스 영역(52b) 및 제 2 제어 게이트(54b)상의 2-5 볼트의 양 전압은 비록 제 2 부동 게이트(40b)가 프로그램될 지라도, 즉, 그 위에 저장된 전자들을 가질지라도, 채널 영역의 제 3 부분을 턴온하기에 충분하다. 워드 라인(62)상의 1-2볼트의 양 전압은 채널 영역의 제 3 부분을 턴 온하기에 충분하다. 제 1 소스 영역(52a) 및 제 1 제어 게이트(54a) 상의 10-15볼트의 양 전압은 채널 영역의 제 1 부분을 턴 온하기에 충분하다. 따라서, 전자들은 제 2 소스 영역(54b)으로부터 제 1 소스 영역(54a)으로 채널 영역을 횡단할 것이다. 그러나, 채널 영역이 평면 표면으로부터 제 1 트렌치(34a)로 실질적으로 90°회전하는 채널 영역의 접합부에서, 전자들은 제 1 제어 게이트(54a)의 양의높은 전압에 의해 유발된 전압의 급격한 증가를 받게될 것이다. 이는 전자들이 제 1 부동 게이트(40a)상으로 핫 채널 주입되게 한다. 프로그래밍을 위한 핫 채널 전자 주입의 메카니즘은 본 명세서에 그 전문을 참조로 포함하고 있는 US 특허 제 5,029,130호에 설명되어 있다.
제 2 부동 게이트(40b)를 프로그램하기 위해, 제 1 제어 게이트(54a) 및 제 1 소스 영역(52a)에 인가된 전압들이 제 2 제어 게이트(54b)/제 2 소스 영역(52b)에 인가된 것들로부터 반전된다.
판독
메모리 셀(15)의 판독은 두 메카니즘들 중 하나, 즉, 제 1 부동 게이트(40a)가 판독되는 상태 또는 제 2 부동 게이트(40b)가 판독되는 상태 중 어느 하나로 이루어질 수 있다. 먼저, 제 1 부동 게이트(40a)의 상태, 즉 전자들이 제 2 부동 게이트(40b)상에 저장되어 있는 지의 여부를 판독하는 동작을 설명하기로 한다. 제 1 소스 영역(52a) 및 제 1 제어 게이트(54a)은 0 내지 1볼트 사이의 양 전압으로 유지된다. 워드 라인은 1.5-2.5볼트의 양 전압으로 유지된다. 제 2 소스 영역(52b) 및 제 2 제어 게이트(54b)는 2-5볼트의 양전압으로 유지된다. 제 2 소스 영역(52b) 및 제 2 제어 게이트(54b) 상의 2-5볼트의 양 전압은, 비록 제 2 부동 게이트(40b)가 프로그램될지라도, 즉, 그 위에 저장된 전자들을 가질지라도, 채널 영역의 제 2 부분을 턴 온하기에 충분하다. 워드 라인(62)상의 1.5-2.5 볼트의 양 전압은 채널 영역의 제 3 부분을 턴 온하기에 충분하다. 제 1 소스 영역(52a) 및 제 1 제어 게이트(54a) 상의 0 내지 1 볼트 사이의 양 전압은 제 1 부동 게이트(40a)가 프로그램되어 있지 않은 경우에만 채널 영역의 제 1 부분을 턴 온하기에 충분하다. 이 경우에, 전자들은 제 1 소스 영역(54a)으로부터 제 2 소스 영역(54b)으로 채널 영역을 횡단할 것이다. 그러나, 제 1 부동 게이트(40a)가 프로그램된다면, 0 내지 1 볼트 사이의 양 전압은 채널 영역의 제 1 부분을 턴 온하기에 불충분하다. 이 경우에, 채널은 비도전 상태로 남는다. 따라서, 제 2 소스 영역(52b)에서 감지된 전류의 존재/부재 또는 전류의 양은 제 1 부동 게이트(40a)의 프로그래밍 상태를 결정한다.
제 2 부동 게이트(40b)를 판독하기 위해서, 제 1 제어 게이트(54a) 및 제 1 소스 영역(52a)에 인가되는 전압들이 제 2 제어 게이트(54b)/제 2 소스 영역(52b)에 인가된 것들로부터 반전된다.
메모리 셀 어레이 동작
이제, 메모리 셀들(15)의 어레이의 동작이 설명된다. 개략적으로, 메모리 셀들의 어레이가 도 3에 도시되어 있다. 도 3에 도시된 바와 같이, 메모리 셀들(15)의 어레이는 복수의 열들(15a(1-k), 15b(1-k) 및 15c(1-k)) 및 행들(15(a-n)1, 15(a-n)2 및 15(a-n)3)로 배열된 복수의 메모리 셀들을 포함한다. 메모리 셀(15)에 연결된 워드 라인(62)은 동일 열내의 다른 메모리 셀들(15)에도 연결된다. 메모리 셀(15)에 연결된 제 1 및 제 2 소스 영역들(52) 및 제 1 및 제 2 제어 게이트들(54)은 동일 행내의 다른 메모리 셀들에도 연결된다.
소거
소거 동작에서, 공통 워드 라인(62)에 의해 연결된 동일 열내의 메모리셀들(15)은 동시에 소거된다. 따라서, 예로서, 열(15b(1-n))내의 메모리 셀들(15)을 소거하기를 원하는 경우에, 워드 라인(2)은 8과 12 볼트 사이에서 유지된다. 비선택 워드 라인들(1 및 3)은 0 볼트로 유지된다. 모든 소스 영역/제어 게이트 라인들(54), 즉 라인들 52a, 52b, 52c는 0 볼트로 유지된다. 이 방식으로, 모든 메모리 셀들(15b(1-n))이 동시에 소거되고, 모든 다른 열들내의 메모리 셀들(15)로의 5 단자들 모두가 접지 전압이기 때문에, 다른 열들내의 메모리 셀들(15)에 관하여 어떠한 소거 교란도 발생하지 않는다.
프로그램
메모리 셀(15b1)의 제 1 부동 게이트(40a)가 프로그램되는 것으로 가정한다. 이때, 상술한 설명에 기초하여, 다양한 라인들에 인가되는 전압들은 다음과 같다 : 라인 2는 1 내지 2 볼트 사이의 양 전압으로 존재하고, 라인 54A는 2 내지 5 볼트 사이의 양 전압으로 존재하며, 라인 52b는 10과 15 볼트 사이의 양 전압으로 존재한다.
비선택 워드 라인들(62) 및 비선택 소스 영역들/제어 게이트들에 인가된 전압들은 다음과 같다: 라인들 1과 3에서는 0 볼트, 라인 52c에서 0볼트. 비선택 메모리 셀들(15)상의 "교란(disturbance)"은 다음과 같다:
비선택 열들내의 메모리 셀들(15)에 대하여, 라인들(1 및 3)에 대한 0 볼트의 인가는 이들 메모리 셀들(15c(1-n) 및 15a(1-n))을 위한 채널 영역들 중 어떠한 것도 턴 온되지 않는 것을 의미한다. 따라서, 어떠한 교란도 존재하지 않는다. 동일 선택된 열내에 있지만 비선택 행에 있는 메모리 셀(15b2)에 대하여, 라인 54c에대한 0 볼트의 인가는 소스 영역(52c)에 인접한 메모리 셀(15b2)의 채널 영역의 부분이 턴 온되지 않는 것을 의미한다. 이 경우, 라인 52c에 접속된 소스 영역과 라인 52b에 접속된 소스 영역 간의 채널은 턴 오프될 것이다. 따라서, 메모리 셀(15b2)에 어떠한 교란도 발생하지 않는다.
메모리 셀(15b1)의 제 2 부동 게이트의 프로그래밍은 다양한 라인들에 인가된 다음 전압들을 가질 것이다: 라인 2에서 1.5 내지 2.5 볼트 간의 양 전압을; 라인 52a에서 10과 15볼트 사이의 양 전압을 가지며, 모든 비선택 워드 라인들 및 비선택 행 라인들에서 0 전압으로 유지될 것이다.
판독
메모리 셀(15b1)의 제 2 부동 게이트(40b)가 판독되는 것으로 가정한다. 이어서 앞서 말한 설명에 기초하여, 다양한 라인들에 인가된 전압들은 다음과 같다: 라인 2에 1.5 내지 2.5 볼트의 양 전압; 라인 52a에 0과 1 볼트 사이의 양 전압, 그리고 라인 52b에 2와 5 볼트 사이의 양 전압이 인가된다.
비선택된 워드 라인들(62) 및 비선택된 소스 영역들/제어 게이트들에 인가된 전압들은 다음과 같다: 라인들 1과 3에 0볼트, 라인 52c에 0볼트가 인가된다. 비선택된 메모리 셀들(15) 상의 "교란"은 다음과 같다:
비선택 열 내의 메모리 셀들(15)에 대해, 라인들 1과 3에의 0볼트의 인가는 그 메모리 셀들(15c(1-n), 15a(1-n))에 대한 채널 영역들 중 아무것도 턴 온되지 않음을 의미한다. 그러므로, 어떠한 교란도 없다. 동일 선택 열들, 그러나 비선택 행에 존재하는 메모리 셀(15b2)에 대해, 라인 52b에의 0볼트의 인가는 소스영역(52c)에 인접한 메모리 셀(15b2)의 채널 영역의 부분이 턴 온되지 않을 것임을 의미한다. 이 경우, 소스 영역(52c)와 소스 영역(52b) 사이의 채널은 턴 오프될 것이다. 그러므로, 메모리 셀(15b2)에 교란이 거의 없거나 어떠한 교란도 발생하지 않을 것이다.
메모리 셀(15b1)의 제 1 부동 게이트(40a)의 판독은 다양한 라인들에 인가된 다음의 전압들을 가질 것이다: 라인 2에 1.5 내지 2.5 볼트의 양 전압; 라인 52a에 2과 5 볼트 사이의 양 전압, 그리고 라인 52b에 0와 1 볼트 사이의 양 전압이 인가되며, 모든 비선택 워드 라인들 및 비선택 행 라인들이 0볼트로 유지될 것이다.
본 기술분야의 숙련자들에 의해 이해될 수 있는 바와 같이, 라인들 52a, 52b, 52c는 매장된 확산 라인들이며, 메모리 셀들의 어레이의 외부에서 그 라인들에 대한 접촉들이 이루어져야 한다. 한가지 접근법은 매장된 확산에 전기적으로 접속되고 메모리 어레이에서 제어 게이트에 접속된 그 매장된 확산 라인(52)를 접촉하기 위해 제어 게이트(54)를 이용하는 것이다.
상술한 바로부터, 신규한, 고밀도 비휘발성 메모리 셀, 어레이 및 제조 방법이 기술되어 있다는 것을 알 수 있다. 비록, 메모리 셀의 두 부동 게이트들 각각에 단일 비트가 저장되는 양호한 실시예가 기술되었지만, 단일 메모리 셀내의 부동 게이트들 중 각각의 것상에 다수의 비트를 저장하여 저장 밀도를 추가로 증가시키는 것도 본 발명의 개념내에 있다는 것을 인지하여야 한다.
본 발명은 단일 셀에 복수의 비트들을 저장할 수 있다.

Claims (47)

  1. 복수의 비트들의 저장을 위한 비휘발성 메모리 셀에 있어서,
    제 1 도전형의 실질적으로 단결정 반도체 재료와;
    상기 제 1 도전형과는 다른 제 2 도전형이며, 상기 재료에 있는 제 1 영역과;
    상기 제 2 도전형이며, 상기 제 1 영역으로부터 이격되어 상기 재료에 있는 제 2 영역과;
    상기 전하들의 도전을 위해 상기 제 1 및 제 2 영역들을 접속하는, 제 1 부분, 제 2 부분 및 제 3 부분을 갖는 채널 영역과;
    상기 채널 영역 상의 유전체와;
    상기 채널 영역의 상기 제 1 부분으로부터 이격된 상기 유전체 상의 제 1 부동 게이트로서, 상기 채널 영역의 상기 제 1 부분은 상기 제 1 영역에 인접하고, 상기 제 1 부동 게이트는 상기 복수의 비트들 중 적어도 하나를 저장하는, 상기 제 1 부동 게이트와;
    상기 채널 영역의 상기 제 2 부분으로부터 이격된 상기 유전체 상의 제 2 부동 게이트로서, 상기 채널 영역의 상기 제 2 부분은 상기 제 2 영역에 인접하고, 상기 제 2 부동 게이트는 상기 복수의 비트들 중 적어도 하나를 저장하는, 상기 제 2 부동 게이트와;
    상기 채널 영역의 상기 제 3 부분으로부터 이격된 상기 유전체 상의 게이트전극으로서, 상기 채널 영역의 상기 제 3 부분은 상기 제 1 부분과 상기 제 2 부분 사이에 있는, 상기 게이트 전극과;
    상기 제 1 영역에 전기적으로 접속되고 상기 제 1 부동 게이트에 용량적으로 결합된 제 1 게이트 전극과;
    상기 제 2 영역에 전기적으로 접속되고 상기 제 2 부동 게이트에 용량적으로 결합된 제 2 게이트 전극을 포함하는, 비휘발성 메모리 셀.
  2. 제 1 항에 있어서,
    상기 실질적으로 단결정 반도체 재료는 평면 표면을 갖는 단결정 실리콘인, 비휘발성 메모리 셀.
  3. 제 2 항에 있어서,
    상기 채널 영역의 상기 제 1 부분은 상기 평면 표면에 실질적으로 수직인, 비휘발성 메모리 셀.
  4. 제 3 항에 있어서,
    상기 채널 영역의 상기 제 2 부분은 상기 평면 표면에 실질적으로 수직인, 비휘발성 메모리 셀.
  5. 제 4 항에 있어서,
    상기 채널 영역의 상기 제 3 부분은 상기 평면 표면에 실질적으로 평행인, 비휘발성 메모리 셀.
  6. 제 5 항에 있어서,
    상기 실리콘은 측벽(sidewall) 및 하벽(bottom wall)을 구비하고 상기 측벽을 따라 상기 채널 영역의 상기 제 1 부분을 갖는 제 1 트렌치를 갖는, 비휘발성 메모리 셀.
  7. 제 6 항에 있어서,
    상기 실리콘은 측벽 및 하벽을 구비하고 상기 측벽을 따라 상기 채널 영역의 상기 제 2 부분을 갖는 제 2 트렌치를 갖는, 비휘발성 메모리 셀.
  8. 제 7 항에 있어서,
    상기 제 1 부동 게이트는 상기 제 1 트렌치의 상기 측벽으로부터 이격된 상기 제 1 트렌치에 있고, 상기 제 1 부동 게이트는 상기 게이트 전극에 실질적으로 수직인 팁 부분(tip portion)을 갖는, 비휘발성 메모리 셀.
  9. 제 8 항에 있어서,
    상기 제 2 부동 게이트는 상기 제 2 트렌치의 상기 측벽으로부터 이격된 상기 제 2 트렌치에 있고, 상기 제 2 부동 게이트는 상기 게이트 전극에 실질적으로수직인 팁 부분을 갖는, 비휘발성 메모리 셀.
  10. 제 9 항에 있어서,
    상기 제 1 영역은 상기 제 1 트렌치의 상기 하벽을 따라 존재하는, 비휘발성 메모리 셀.
  11. 제 10 항에 있어서,
    상기 제 2 영역은 상기 제 2 트렌치의 상기 하벽을 따라 존재하는, 비휘발성 메모리 셀.
  12. 제 11 항에 있어서,
    상기 제 1 게이트 전극은 상기 제 1 부동 게이트로부터 이격되고 상기 제 1 영역에 전기적으로 접속된 상기 제 1 트렌치 내에 존재하는, 비휘발성 메모리 셀.
  13. 제 12 항에 있어서,
    상기 제 2 게이트 전극은 상기 제 2 부동 게이트로부터 이격되고 상기 제 2 영역에 전기적으로 접속된 상기 제 2 트렌치 내에 존재하는, 비휘발성 메모리 셀.
  14. 복수의 행들과 열들로 배열된 비휘발성 메모리 셀들의 어레이로서,
    제 1 도전형의 실질적으로 단결정 반도체 기판 재료와;
    복수의 비트들을 저장하기 위한 각각의 셀을 갖는 상기 반도체 기판 재료에 복수의 행들 및 열들로 배열된 복수의 비휘발성 메모리 셀들로서, 상기 각각의 셀은:
    상기 제 1 도전형과는 다른 제 2 도전형이며, 상기 재료에 있는 제 1 영역과;
    상기 제 2 도전형이며, 상기 제 1 영역으로부터 이격되어 상기 재료에 있는 제 2 영역과;
    전하들의 도전을 위해 상기 제 1 및 제 2 영역들을 접속하는, 제 1 부분, 제 2 부분 및 제 3 부분을 갖는 채널 영역과;
    상기 채널 영역 상의 유전체와;
    상기 채널 영역의 상기 제 1 부분으로부터 이격된 상기 유전체 상의 제 1 부동 게이트로서, 상기 채널 영역의 상기 제 1 부분은 상기 제 1 영역에 인접하고, 상기 제 1 부동 게이트는 상기 복수의 비트들 중 적어도 하나를 저장하는, 상기 제 1 부동 게이트와;
    상기 채널 영역의 상기 제 2 부분으로부터 이격된 상기 유전체 상의 제 2 부동 게이트로서, 상기 채널 영역의 상기 제 2 부분은 상기 제 2 영역에 인접하고, 상기 제 2 부동 게이트는 상기 복수의 비트들 중 적어도 하나를 저장하는, 상기 제 2 부동 게이트와;
    상기 채널 영역의 상기 제 3 부분으로부터 이격된 상기 유전체 상의 게이트 전극으로서, 상기 채널 영역의 상기 제 3 부분은 상기 제 1 부분과 상기 제 2 부분사이에 있는, 상기 게이트 전극과;
    상기 제 1 영역에 전기적으로 접속되고 상기 제 1 부동 게이트에 용량적으로 결합된 제 1 게이트 전극과;
    상기 제 2 영역에 전기적으로 접속되고 상기 제 2 부동 게이트에 용량적으로 결합된 제 2 게이트 전극을 포함하는, 상기 복수의 비휘발성 메모리 셀들을 포함하는, 상기 비휘발성 메모리 셀들의 어레이에 있어서,
    동일 행 내의 상기 셀들은 공통의 상기 게이트 전극을 갖고;
    동일 열 내의 상기 셀들은 공통의 상기 제 1 영역, 공통의 상기 제 2 영역, 공통의 상기 제 1 게이트 전극, 및 공통의 상기 제 2 게이트 전극을 가지며,
    인접한 열들의 상기 셀은 공통의 상기 제 1 영역 및 공통의 상기 제 1 게이트 전극을 갖는, 비휘발성 메모리 셀들의 어레이.
  15. 제 14 항에 있어서,
    상기 실질적으로 단결정 반도체 재료는 평면 표면을 갖는 단결정 실리콘인, 비휘발성 메모리 셀들의 어레이.
  16. 제 15 항에 있어서,
    상기 채널 영역의 상기 제 1 부분은 상기 평면 표면에 실질적으로 수직인, 비휘발성 메모리 셀들의 어레이.
  17. 제 16 항에 있어서,
    상기 채널 영역의 상기 제 2 부분은 상기 평면 표면에 실질적으로 수직인, 비휘발성 메모리 셀들의 어레이.
  18. 제 17 항에 있어서,
    상기 채널 영역의 상기 제 3 부분은 상기 평면 표면에 실질적으로 평행인, 비휘발성 메모리 셀들의 어레이.
  19. 제 18 항에 있어서,
    상기 실리콘은 측벽 및 하벽을 갖는 제 1 트렌치를 가지며, 상기 채널 영역의 상기 제 1 부분은 상기 측벽을 따라 존재하는, 비휘발성 메모리 셀들의 어레이.
  20. 제 19 항에 있어서,
    상기 실리콘은 측벽 및 하벽을 갖는 제 2 트렌치를 가지며, 상기 채널 영역의 상기 제 2 부분은 상기 측벽을 따라 존재하는, 비휘발성 메모리 셀들의 어레이.
  21. 제 20 항에 있어서,
    상기 제 1 부동 게이트는 상기 제 1 트렌치의 상기 측벽으로부터 이격된 상기 제 1 트렌치에 존재하며, 상기 제 1 부동 게이트는 상기 게이트 전극에 실질적으로 수직인 팁 부분을 갖는, 비휘발성 메모리 셀들의 어레이.
  22. 제 21 항에 있어서,
    상기 제 2 부동 게이트는 상기 제 2 트렌치의 상기 측벽으로부터 이격된 상기 제 2 트렌치에 존재하며, 상기 제 2 부동 게이트는 상기 게이트 전극에 실질적으로 수직인 팁 부분을 갖는, 비휘발성 메모리 셀들의 어레이.
  23. 제 22 항에 있어서,
    상기 제 1 영역은 상기 제 1 트렌치의 상기 하벽을 따라 존재하는, 비휘발성 메모리 셀들의 어레이.
  24. 상기 제 2 영역은 상기 제 2 트렌치의 상기 하벽을 따라 존재하는, 비휘발성 메모리 셀들의 어레이.
  25. 제 24 항에 있어서,
    상기 제 1 게이트 전극은 상기 제 1 부동 게이트로부터 이격되고 상기 제 1 영역에 전기적으로 접속된 상기 제 1 트렌치에 존재하는, 비휘발성 메모리 셀들의 어레이.
  26. 제 25 항에 있어서,
    상기 제 2 게이트 전극은 상기 제 2 부동 게이트로부터 이격되고 상기 제 2영역에 전기적으로 접속된 상기 제 2 트렌치에 존재하는, 비휘발성 메모리 셀들의 어레이.
  27. 제 1 도전형의 실질적으로 단결정 반도체 기판 내에 비휘발성 메모리 셀들의 어레이를 제조하는 방법으로서, 상기 비휘발성 메모리 셀들의 어레이는 상기 반도체 기판에 복수의 행들 및 열들로 배열된 복수의 비휘발성 메모리 셀들을 갖고, 상기 셀 각각은 복수의 비트들을 저장하는, 상기 비휘발성 메모리 셀들의 어레이를 제조하는 방법에 있어서,
    실질적으로 서로에 평행하고 상기 열 방향으로 연장하는 이격된 고립 영역들을 상기 반도체 기판 상에 형성하는 단계로서, 인접한 고립 영역들의 각각의 쌍 사이에 활성 영역이 있고, 상기 반도체 기판은 표면을 갖는, 상기 형성 단계와;
    상기 활성 영역들 각각에 복수의 메모리 셀들을 형성하는 단계로서, 각각의 메모리 셀은 복수의 비트들을 저장하며, 상기 각각의 메모리 셀들의 형성은:
    - 상기 기판의 표면에 제 1 및 제 2의 이격된 트렌치들을 형성하는 단계로서, 상기 제 1 및 제 2 트렌치들 각각은 측벽과 하벽을 갖는, 상기 형성 단계와;
    - 상기 제 1 및 제 2 트렌치들의 상기 하벽에 제 1 영역 및 제 2 영역을 각각 형성하는 단계로서, 상기 제 1 영역 및 상기 제 2 영역은 상기 제 1 도전형과는 다른 제 2 도전형이고, 전하들의 도전을 위한 채널 영역은 상기 제 1 영역 및 상기 제 2 영역을 접속하고, 상기 채널 영역은 제 1 부분, 제 2 부분 및 제 3 부분을 갖는, 형성 단계와;
    - 상기 채널 영역 상에 유전체를 형성하는 단계와;
    - 상기 제 1 트렌치의 상기 측벽으로부터, 그리고 상기 채널 영역의 상기 제 1 부분으로부터 이격된 상기 제 1 트렌치의 상기 유전체 상에 제 1 부동 게이트를 형성하는 단계로서, 상기 채널 영역의 상기 제 1 부분은 상기 제 1 영역에 인접하고, 상기 제 1 부동 게이트는 상기 복수의 비트들 중 하나를 저장하는, 상기 형성 단계와;
    - 상기 제 2 트렌치의 상기 측벽으로부터, 그리고 상기 채널 영역의 상기 제 2 부분으로부터 이격된 상기 제 2 트렌치의 상기 유전체 상에 제 2 부동 게이트를 형성하는 단계로서, 상기 채널 영역의 상기 제 2 부분은 상기 제 2 영역에 인접하고, 상기 제 2 부동 게이트는 상기 복수의 비트들 중 하나를 저장하는, 상기 형성 단계와;
    - 상기 채널 영역의 상기 제 3 부분으로부터 이격된 상기 유전체 상에 게이트 전극을 형성하는 단계로서, 상기 채널 영역의 상기 제 3 부분은 상기 제 1 부분 및 상기 제 2 부분 사이에 존재하는, 상기 형성 단계와;
    - 상기 제 1 트렌치에 제 1 게이트 전극을 형성하는 단계로서, 상기 제 1 게이트 전극이 상기 제 1 영역에 전기적으로 접속되고 상기 제 1 부동 게이트에 용량적으로 결합되는, 상기 형성 단계와;
    - 상기 제 2 트렌치에 제 2 게이트 전극을 형성하는 단계로서, 상기 제 2 게이트 전극이 상기 제 2 영역에 전기적으로 접속되고 상기 제 2 부동 게이트에 용량적으로 결합되는, 상기 형성 단계를 포함하는, 상기 복수의 메모리 셀들을 형성하는 단계를 포함하는, 비휘발성 메모리 셀들의 어레이를 제조하는 방법.
  28. 제 27 항에 있어서,
    상기 제 1 게이트 전극을 형성하는 상기 단계는 복수의 열들을 가로질러 상기 행 방향으로 상기 제 1 게이트 전극을 연속적으로 형성하는 단계를 포함하는, 비휘발성 메모리 셀들의 어레이를 제조하는 방법.
  29. 제 28 항에 있어서,
    상기 제 2 게이트 전극을 형성하는 상기 단계는 복수의 열들을 가로질러 상기 행 방향으로 상기 제 2 게이트 전극을 연속적으로 형성하는 단계를 포함하는, 비휘발성 메모리 셀들의 어레이를 제조하는 방법.
  30. 제 29 항에 있어서,
    상기 제 1 영역 및 상기 제 2 영역을 형성하는 상기 단계는, 복수의 열들을 가로질러 상기 행 방향으로 상기 제 1 영역 및 상기 제 2 영역을 연속적으로 형성하는 단계를 포함하는, 비휘발성 메모리 셀들의 어레이를 제조하는 방법.
  31. 제 29 항에 있어서,
    상기 제 1 영역 및 상기 제 2 영역을 형성하는 상기 단계는 활성 영역의 단지 하나의 열에 상기 제 1 영역 및 상기 제 2 영역을 형성하는 단계를 포함하는,비휘발성 메모리 셀들의 어레이를 제조하는 방법.
  32. 제 29 항에 있어서,
    상기 제이트 전극을 형성하는 상기 단계는 복수의 메모리 셀들을 가로질러 상기 열 방향으로 상기 게이트 전극을 연속적으로 형성하는 단계를 포함하는, 비휘발성 메모리 셀들의 어레이를 형성하는 방법.
  33. 제 1 도전형의 실질적으로 단결정 반도체 기판에 비휘발성 메모리 셀을 제조하는 방법으로서, 상기 비휘발성 메모리 셀은 복수의 비트들을 저장하기 위한 것인, 상기 비휘발성 메모리 셀을 제조하는 방법에 있어서,
    상기 기판의 표면에 제 1 및 제 2의 이격된 트렌치들을 형성하는 단계로서, 상기 제 1 및 제 2 트렌치들 각각은 측벽 및 하벽을 갖는, 상기 형성 단계와;
    상기 제 1 및 제 2 트렌치들의 상기 하벽에 제 1 영역 및 제 2 영역을 각각 형성하는 단계로서, 상기 제 1 영역 및 상기 제 2 영역은 상기 제 1 도전형과는 다른 제 2 도전형이고, 전하들의 도전을 위한 채널 영역은 상기 제 1 영역 및 상기 제 2 영역을 접속하고, 상기 채널 영역은 제 1 부분, 제 2 부분 및 제 3 부분을 갖는, 형성 단계와;
    상기 채널 영역 상에 유전체를 형성하는 단계와;
    상기 제 1 트렌치의 상기 측벽으로부터, 그리고 상기 채널 영역의 상기 제 1 부분으로부터 이격된 상기 제 1 트렌치의 상기 유전체 상에 제 1 부동 게이트를 형성하는 단계로서, 상기 채널 영역의 상기 제 1 부분은 상기 제 1 영역에 인접하고, 상기 제 1 부동 게이트는 상기 복수의 비트들 중 하나를 저장하는, 상기 형성 단계와;
    상기 제 2 트렌치의 상기 측벽으로부터, 그리고 상기 채널 영역의 상기 제 2 부분으로부터 이격된 상기 제 2 트렌치의 상기 유전체 상에 제 2 부동 게이트를 형성하는 단계로서, 상기 채널 영역의 상기 제 2 부분은 상기 제 2 영역에 인접하고, 상기 제 2 부동 게이트는 상기 복수의 비트들 중 하나를 저장하는, 상기 형성 단계와;
    상기 채널 영역의 상기 제 3 부분으로부터 이격된 상기 유전체 상에 게이트 전극을 형성하는 단계로서, 상기 채널 영역의 상기 제 3 부분은 상기 제 1 부분 및 상기 제 2 부분 사이에 존재하는, 상기 형성 단계와;
    상기 제 1 트렌치에 제 1 게이트 전극을 형성하는 단계로서, 상기 제 1 게이트 전극은 상기 제 1 영역에 전기적으로 접속되고 상기 제 1 부동 게이트에 용량적으로 결합되는, 상기 형성 단계와;
    상기 제 2 트렌치에 제 2 게이트 전극을 형성하는 단계로서, 상기 제 2 게이트 전극은 상기 제 2 영역에 전기적으로 접속되고 상기 제 2 부동 게이트에 용량적으로 결합되는, 상기 형성 단계를 포함하는, 비휘발성 메모리 셀을 제조하는 방법.
  34. 제 33 항에 있어서,
    상기 유전체 상에 게이트 전극을 형성하는 상기 단계는 상기 게이트 전극과상기 제 1 및 제 2 부동 게이트들 사이에 상기 제 1 및 제 2 부동 게이트들로부터 상기 게이트 전극으로 전자들의 파울러-노르드하임 터널링(Fowler-Nordheim tunneling)을 허용하는 두께를 갖는 절연 재료를 형성하는 단계를 포함하는, 비휘발성 메모리 셀을 제조하는 방법.
  35. 제 34 항에 있어서,
    상기 제 1 및 제 2 부동 게이트들을 형성하는 상기 단계는 상기 기판 표면 위에 상기 제 1 및 제 2 부동 게이트들을 형성하는 단계를 포함하는, 비휘발성 메모리 셀을 제조하는 방법.
  36. 비휘발성 메모리 셀에 있어서,
    제 1 도전형을 갖는 실질적으로 단결정 반도체 재료의 기판으로서, 상기 기판은 상기 표면 내에 실질적으로 평면 표면과 제 1 트렌치 및 제 2 트렌치를 가지며, 상기 각각의 트렌치들은 측벽 및 하벽을 갖는, 상기 기판과;
    상기 제 1 트렌치의 상기 하부를 따라 존재하는 상기 제 2 도전형의 제 1 영역과;
    상기 제 2 트렌치의 상기 하부를 따라 존재하는 상기 제 2 도전형의 제 2 영역과;
    상기 제 1 영역 및 상기 제 2 영역 간의 채널 영역으로서, 상기 채널 영역은 상기 제 1 트렌치의 상기 측벽을 따라 존재하는 제 1 부분, 상기 표면을 따라 존재하는 제 2 부분, 및 상기 제 2 트렌치의 상기 측벽을 따라 존재하는 제 3 부분을 갖는, 채널 영역과;
    상기 제 1 트렌치의 상기 측벽을 따라 존재하고 상기 채널 영역의 상기 제 1 부분으로부터 절연된 제 1 부동 게이트로서, 상기 제 1 부동 게이트는 상기 하부로부터 가장 멀리 떨어진 팁(tip)을 갖는, 상기 제 1 부동 게이트와;
    상기 제 2 트렌치의 상기 측벽을 따라 존재하고 상기 채널 영역의 상기 제 2 부분으로부터 절연된 제 2 부동 게이트로서, 상기 제 2 부동 게이트는 상기 하부로부터 가장 멀리 떨어진 팁을 갖는, 상기 제 2 부동 게이트와;
    상기 제 1 및 제 2 부동 게이트들의 상기 팁으로부터 절연되고 상기 채널 영역의 방향으로 상기 부동 게이트들에 실질적으로 수직으로 연장하는 소거 게이트(erase gate)와;
    상기 팁들로부터 상기 소거 게이트로 터널링하기 위해 전하들을 허용하는 상기 팁들과 상기 소거 게이트 간의 절연 재료를 포함하는, 비휘발성 메모리 셀.
  37. 제 36 항에 있어서,
    상기 기판은 단결정 실리콘인, 비휘발성 메모리 셀.
  38. 제 37 항에 있어서,
    상기 절연 재료는 이산화규소(silicon dioxide)인, 비휘발성 메모리 셀.
  39. 제 38 항에 있어서,
    상기 부동 게이트는 이산화규소 층에 의해 상기 기판으로부터 절연된, 비휘발성 메모리 셀.
  40. 제 39 항에 있어서,
    상기 소거 게이트는 이산화규소 층에 의해 상기 평면 표면으로부터 절연된, 비휘발성 메모리 셀.
  41. 제 40 항에 있어서,
    상기 부동 게이트는 상기 제 1 영역에 용량적으로 결합된, 비휘발성 메모리 셀.
  42. 비휘발성 메모리 셀들의 어레이로서,
    제 1 도전형을 갖는 실질적으로 단결정 반도체 재료의 기판으로서, 상기 기판은 상기 표면에 실질적으로 평면 표면 및 복수의 트렌치들을 갖고, 각각의 트렌치는 측벽 및 하부를 갖는, 상기 기판과;
    상기 기판 내의 복수의 열들 및 행들에 배열된 복수의 비휘발성 메모리 셀들로서, 각각의 상기 비휘발성 메모리 셀들은:
    - 각각의 교호 트렌치(alternating trench)의 상기 하부를 따라 존재하는 제 2 도전형의 제 1 영역과;
    - 상기 제 1 영역을 갖는 트렌치들 사이의 각각의 트렌치의 상기 하부를 따라 존재하는 상기 제 2 도전형의 제 2 영역과;
    - 상기 제 1 영역 및 상기 제 2 영역 간의 채널 영역으로서, 상기 채널 영역은 각각의 트렌치의 상기 측벽을 따라 존재하는 제 1 부분 및 상기 표면을 따라 존재하는 제 2 부분을 갖는, 상기 채널 영역과;
    - 각각의 트렌치의 상기 측벽을 따라 각각 존재하고 상기 채널 영역의 상기 제 1 부분으로부터 절연된 두개의 부동 게이트들로서, 상기 각각의 부동 게이트는 상기 하부로부터 가장 멀리 떨어진 팁을 갖는, 상기 두 개의 부동 게이트와;
    - 상기 부동 게이트들의 상기 팁들로 부터 절연되고 상기 채널 영역의 방향으로 상기 부동 게이트들에 실질적으로 수직으로 연장하는 소거 게이트와;
    - 상기 팁으로부터 상기 소거 게이트로 터널링하기 위해 전하들을 허용하는 상기 팁들과 상기 소거 게이트 간의 절연 재료를 포함하는, 상기 복수의 비휘발성 메모리 셀들을 포함하는, 상기 비휘발성 메모리 셀들의 어레이에 있어서,
    동일 행 내의 상기 셀들은 함께 접속된 상기 제 1 영역들을 갖고, 동일 열들 내의 셀들은 함께 접속된 상기 소거 게이트 및 함께 접속된 상기 제 2 영역들을 갖는, 비휘발성 메모리 셀들의 어레이.
  43. 제 42 항에 있어서,
    상기 기판은 단결정 실리콘인, 비휘발성 메모리 셀들의 어레이.
  44. 제 43 항에 있어서,
    상기 절연 몰질은 이산화규소인, 비휘발성 메모리 셀들의 어레이.
  45. 제 44 항에 있어서,
    상기 부동게이트는 이산화규소 층에 의해 상기 기판으로부터 절연된, 비휘발성 메모리 셀들의 어레이.
  46. 제 45 항에 있어서,
    상기 소거 게이느는 이산화규소 층에 의해 상기 평면 표면으로부터 절연된, 비휘발성 메모리 셀들의 어레이.
  47. 제 46 항에 있어서,
    상기 부동 게이트는 상기 제 1 영역에 용량적으로 결합된, 비휘발성 메모리 셀들의 어레이.
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