CN100481458C - 非易失浮栅存储单元及其阵列以及其形成方法 - Google Patents
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Abstract
双向读取/编程非易失存储单元和阵列能实现高密度。每个存储单元具有两个隔开的浮栅，用于在其上存储电荷。该单元具有隔开的源/漏区，其间具有沟道，该沟道具有三个部分。其中一个浮栅位于第一部分上；另一浮栅位于第二部分上，栅电极控制第一和第二部分之间的第三部分中的沟道的导电。控制栅被连接到源/漏区的每一个上，并且还容性耦合到浮栅。该单元通过热沟道电子注入而编程，并通过电子从浮栅到栅电极的Fowler-Nordheim遂穿来擦除。双向读取允许该单元被编程以存储位，其中每个浮栅中有一个位。
Description
技术领域
本发明涉及采用浮栅存储电荷的双向读取/编程非易失存储单元。特别是，本发明涉及能在单一单元中存储多个位的这种非易失存储单元及这种单元的阵列，以及制造方法。
背景技术
采用浮栅来存储电荷的单向读取/编程非易失存储单元在本领域中是公知的.例如，参见转让给本申请受让人的美国专利US 5029130.通常，这些类型的存储单元各采用导电浮栅来存储一个位，即该浮栅存储电荷或不存储电荷.被存储在浮栅上的电荷控制晶体管的沟道中的电荷的传导。在期望增加这种非易失存储单元的存储容量的情况下，以所存储的不同电荷量决定单元的不同状态，来对这种存储单元的浮栅进行编程以存储一些电荷，由此在单个单元中存储多个位。将单元编程为多级状态之一然后读取这一状态所存在的问题是：必须非常小心地控制用以区分一个状态和另一个状态的存储在浮栅上的电荷量。
能在单个单元中存储多个位的双向读取/编程非易失存储单元在本领域中也是公知的，例如，参见美国专利US6011725。通常，这些类型的存储单元采用诸如氮化硅的绝缘捕获材料，其位于两个其它绝缘层如二氧化硅之间，以便捕获电荷。电荷在靠近源/漏的位置被捕获，以便控制晶体管的沟道中的电荷传导。该单元在一个方向被读取，以便确定在源/漏区之一附近捕获的电荷的状态，并且在相反方向被读取，以便确定在另一源/漏区附近捕获的电荷的状态。于是，这些单元可以双向地被读取和编程.这些类型的单元存在的问题是：为了擦除，还必须精确地在最初捕获编程电荷的相同位置上将空穴或相反导电性的电荷“编程”或注入到捕获材料中，以便“中和”该编程电荷。由于编程电荷和擦除电荷注入到非导电捕获材料中，因此电荷不像在导电材料那样移动.因此，如果在将擦除电荷注入到编程电荷的位置时存在任何误差，则擦除电荷将不会中和编程电荷，并且该单元不能完全被擦除.而且，为了注入擦除电荷，该单元必须被双向擦除，由此增加了擦除一个单元所需的时间。
因此，需要提供一种克服这些问题的非易失存储单元和阵列。
发明内容
在本发明中，用于存储多个位的非易失存储单元实质上包括第一导电类型的单晶半导体材料，如单晶硅.不同于第一导电类型的第二导电类型的第一区处于衬底中.第二导电类型的第二区也处于衬底中，并与第一区分隔开.具有第一部分、第二部分和第三部分的沟道区连接用于电荷传导的第一区和第二区.在沟道区上有电介质。第一浮栅处于该电介质上，并与沟道区的第一部分隔开。沟道区的第一部分与第一区相邻。第一浮栅用于存储多个位中的至少一个位。第二浮栅处于该电介质上，并与沟道区的第二部分隔开。沟道的第二部分与第二区相邻.第二浮栅用于存储多个位的中至少另一个位。栅电极位于电介质上，并与沟道区的第三部分隔开。沟道区的第三部分位于第一部分和第二部分之间。第一栅电极电连接到第一部分并还电容性地耦合到第一浮栅。第二栅电极电连接到第二区并还电容性地耦合到第二浮栅.
本发明还涉及前述非易失存储单元的阵列、以及制造该非易失存储单元和阵列的方法.
附图说明
图1A是在为了形成隔离区的本发明方法的第一步骤中使用的半导体衬底的顶视图.
图1B是表示本发明的初始工艺步骤的沿着线1B-1B截取的结构的剖面图。
图1C是表示在处理图1B的结构中的下一步骤的结构的顶视图，其中限定了隔离区.
图1D是表示形成在该结构中的隔离沟槽的沿着线1D-1D截取的图1C中的结构的剖面图。
图1E是表示形成隔离沟槽中的材料的隔离块的图1D所示的结构的剖面图。
图1F是表示隔离区的最终结构的图1E中的结构的剖面图.
图2A-2P是沿着线2A-2A截取的图1F中的半导体结构的剖面图，依次表示在形成本发明的浮栅存储单元的非易失存储阵列中处理半导体结构的步骤。
图3是本发明的存储单元阵列的示意电路图。
具体实施方式
本发明的方法示于图1A-1F和图2A-2P中，这些图示出了制造本发明的存储单元阵列的处理步骤.该方法是以半导体衬底10开始的，该半导体衬底10优选是P型的并且在本领域中是公知的.下述层的厚度将取决于设计规则和工艺技术发展阶段.这里所述的是0.10微米的工艺。然而，本领域普通技术人员都能理解，本发明不限于任何特殊工艺技术时代，也不限于下述任意工艺参数中的任何特殊值。
隔离区的形成
图1A-1F示出了在衬底上形成隔离区的公知STI法。参见图1A，其中示出了半导体衬底10(或半导体阱)的顶部平面图，该半导体衬底是P型的并且是本领域公知的。在衬底上形成(例如生长或淀积)第一和第二材料层12和14。例如，第一层12可以是二氧化硅(以下称为“氧化物”)，它是通过任意公知技术如氧化或氧化物淀积技术(例如，化学汽相淀积或CVD)在衬底10上形成的，并且厚度为约60-150埃.第二层14可以是氮化硅(以下称为“氮化物”)，它是优选通过CVD在氧化物层12上形成的，并且厚度为约1000-2000埃。图1B示出了得到的结构的剖面图。
一旦已经形成第一和第二层12/14，则在氮化物层14上施加合适的光致抗蚀剂材料16，并进行掩蔽步骤，以便从在Y或列方向延伸的特定区域(条18)中选择地除去光致抗蚀剂材料，如图1C所示。在除去光致抗蚀剂材料16的地方，使用标准刻蚀技术(即，各向异性氮化物和氧化物刻蚀工艺)在条18中刻蚀掉暴露的氮化物层14和氧化物层12，以便在该结构中形成沟槽20.相邻条18之间的距离W可以与所使用的工艺的最小光刻特征尺寸一样小。然后使用硅刻蚀工艺将沟槽20向下延伸到硅衬底10中，并到达约500-4000埃的深度，如图1D所示。在没有除去光致抗蚀剂16的地方，保留了氮化物层14和氧化物层12。现在如图1D中所示的得到的结构限定了与隔离区24交错的有源区22.
进一步处理该结构以除去其余的光致抗蚀剂16.然后，通过淀积厚氧化物层，在沟槽20中形成如二氧化硅的隔离材料，然后进行化学机械抛光或CMP刻蚀(使用氮化物层14作为刻蚀停止层)以除去除了沟槽20中的氧化物块26之外的氧化物层，如图1E所示。然后使用氮化物/氧化物刻蚀工艺除去其余氮化物和氧化物层14/12，留下沿着隔离区24延伸的STI氧化物块26，如图1F所示。
上述STI隔离法是形成隔离区24的优选方法。然而，也可以交替使用公知的LOCOS隔离法(例如，凹陷LOCOS、多晶硅缓冲LOCOS等)，其中沟槽20可以不延伸到衬底中，并且隔离材料可以形成在条形区18中的衬底表面上.图1A-1F示出了衬底的存储单元阵列区，其中多列存储单元将形成在由隔离区24隔开的有源区22中。应该指出，衬底10还包括其中形成控制电路的至少一个周边区域，该控制电路将用于操作形成在存储单元阵列区中的存储单元.优选地，在上述相同STI或LOCOS工艺期间，隔离块26也形成在该周边区域中。
存储单元的形成
进一步如下处理图1F中所示的结构.图2A-2Q示出了从垂直于图1F的结构的方向截取的有源区22中的结构的剖面图(沿着图1C和1F中所示的线2A-2A)。
首先在衬底10上形成绝缘层30(优选氧化物)，如图2A所示。为了相对于周边区域更好地独立控制存储器件的单元阵列部分，此时可以对衬底10的有源区22部分进行掺杂。这种掺杂通常称为Vt注入或单元阱注入，并且在本领域中是公知的.在该注入期间，周边区域由光致抗蚀剂层保护，该光致抗蚀剂层被淀积在整个结构上并仅从衬底的存储单元阵列区除去.
接着，在氧化物层30上形成第三层硬掩模材料32如氮化物(例如约
厚)。通过在氮化物层32上施加光致抗蚀剂(掩模)材料，然后进行掩蔽步骤以从被选择的平行条形区除去光致抗蚀剂材料，由此在氮化物层32中形成多个平行的第二沟槽34.使用各向异性氮化物刻蚀除去条形区中的氮化物层32的暴露部分，留下向下延伸到并暴露氧化物层30的第二沟槽34.除去光致抗蚀剂之后，采用各向异性氧化物刻蚀除去氧化物层30的暴露部分并使第二沟槽34向下延伸到衬底10.然后采用硅各向异性刻蚀工艺将第二沟槽34向下延伸到每个有源区22中的衬底10中(例如，向下到约一个特征尺寸的深度，例如利用0.15um技术时约为0.15um的深度).作为选择，可以在将沟槽34形成于衬底10中之后除去光致抗蚀剂。得到的有源区22示于图2B中。
然后沿着第二沟槽34中形成第二沟槽34的底部和下部侧壁的暴露的硅形成(优选使用热氧化工艺)绝缘材料层36(例如约为70到120
的厚度)。然后在该结构上形成一厚层的多晶硅38(以下表示为“多晶硅”)，它填充第二沟槽34。多晶硅层38可以通过离子注入或者通过原位工艺技术进行掺杂(例如n+)。得到的有源区22示于图2C中.
使用多晶硅刻蚀工艺(例如使用氮化物层32作为刻蚀停止层的CMP工艺)除去多晶硅层38，除了多晶硅38的块40保留在第二沟槽34中。然后使用受控的多晶硅刻蚀技术降低多晶硅块40的高度，其中多晶硅块40的顶部设置在衬底的表面之上，但是处于隔离区24中的STI块26的顶部之下，如图2D所示。
然后进行另一多晶硅刻蚀，以便在多晶硅块40的顶部(与第二沟槽侧壁相邻)上形成倾斜部分42.然后沿着第二沟槽侧壁并在多晶硅块40的倾斜部分42上形成氮化物间隔层44。间隔层的形成在本领域中是公知的，包括在结构的轮廓上淀积材料，然后进行各向异性刻蚀处理，由此从该结构的水平表面中除去该材料，而该材料大部分完整地留在该结构的垂直取向的表面上。间隔层44可以由任何电介质材料形成，如氧化物、氮化物等。在本实施例中，通过在整个结构上淀积一层氮化物，然后进行各向异性氮化物刻蚀工艺，如公知的反应离子刻蚀(RIE)，以便除去除了间隔层44以外的淀积的氮化物层，由此形成绝缘间隔层44.得到的有源区22示于图2E中。应该指出，氮化物间隔层44的形成是任选的，因为间隔层44是用于提高由多晶硅块40的倾斜部分42形成的尖端的锐度.这样，图2F-2Q示出了没有任选的氮化物间隔层44的其余处理步骤.
然后进行热氧化工艺，其氧化多晶硅块40的暴露顶表面(在其上形成氧化物层46)，如图2F所示。然后，通过在该结构上淀积氧化物(例如约
厚)，之后进行各向异性氧化物刻蚀，沿着第二沟槽34的侧壁形成氧化物间隔层48(如图2G所示)。氧化物刻蚀也除去了每个第二沟槽34中的氧化物层46的中心部分。得到的有源区22示于图2G中。
接下来进行各向异性多晶硅刻蚀，其除去没有被氧化物间隔层48保护的多晶硅块40的中心部分，在每个第二沟槽34中留下一对相对的多晶硅块40a，如图2H所示。然后采用绝缘淀积和各向异性回刻蚀工艺沿着第二沟槽34内的多晶硅块40a的暴露侧形成绝缘层50(如图2I所示)。该绝缘材料可以是任何绝缘材料(例如ONO--氧化物/氮化物/氧化物，或者其它高介电材料)。优选地，该绝缘材料是氧化物，因此氧化物淀积/刻蚀工艺也增厚了氧化物间隔层48，并除去了在每个第二沟槽34的底部上的氧化物层36的暴露部分以露出衬底10，如图2K所示.
然后跨越该结构的表面进行适当的离子注入(可能的话，并进行退火)，以便在第二沟槽34的底部的暴露衬底部分中形成第一(源)区52。该源区52与第二沟槽34自对准，并具有不同于衬底的第一导电类型(例如P型)的第二导电类型(例如N型)。离子对氮化物层32没有显著的影响.得到的有源区22示于图2K中。
进行多晶硅淀积步骤，然后进行多晶硅CMP刻蚀(使用氮化物层32作为刻蚀停止层)，以便用多晶硅块54填充第二沟槽34，如图2L所示。接着进行氮化物刻蚀，除去氮化物层32，并露出多晶硅块40a的上边缘。接着，通过热氧化、氧化物淀积或两者在多晶硅块40a的暴露的上边缘上形成隧道氧化物层56.这个氧化物形成步骤还在多晶硅块54的暴露的顶表面上形成了氧化物层58，以及可能增厚了衬底10上的氧化物层30.此时可以通过掩蔽掉有源区22而在周边区域中进行任选的Vt注入。得到的有源区22示于图2M和2N中。
氧化物层30用作有源区中的存储单元以及周边区域中的控制电路的栅氧化物.对于每个器件，栅氧化物的厚度规定了其最大工作电压。因此，如果希望某些控制电路在不同于该控制电路的存储单元或其它器件的电压下工作，则可以在工艺中的这一点处更改栅氧化物32的厚度。例如，通过但不限于在该结构上形成光致抗蚀剂60，然后进行掩蔽步骤，用于选择地除去周边区域中的部分光致抗蚀剂，以便露出部分氧化物层30.可以减薄(例如使用受控刻蚀)氧化物层30的暴露部分，或者用具有所希望厚度的氧化物层30a代替(例如通过氧化物刻蚀和氧化物淀积)氧化物层30的暴露部分，如图20所示。
除去光致抗蚀剂60之后，使用多晶硅淀积步骤在该结构上形成多晶硅层62(例如约
厚).接着进行光致抗蚀剂淀积和掩蔽步骤，以形成多晶硅层条62，这些多晶硅层条处于有源区22上并彼此隔开。得到的有源区22示于图2P中。每个多晶硅层62用作存储阵列的字线。
如图2P所示，本发明的工艺形成了存储单元阵列，其中每个存储单元15位于一对隔开的源/漏区52(a，b)之间(本领域技术人员都能理解，术语源和漏在工作期间可以互换).非平面沟道区连接两个源区52(a，b)，其中该沟道区具有三个部分：第一部分、第二部分和第三部分。沟道区的第一部分沿着沟槽34之一的其中一个侧壁，并与第一源区52a相邻.沟道区的第二部分沿着另一沟槽34的其中一个侧壁，并与第二源区52b相邻。沟道区的第三部分位于第一部分和第二部分之间并基本上沿着衬底10的顶表面.在沟道区上形成电介质层。在沟道区的第一部分上，该电介质是层36a.在沟道的第二部分上，该电介质是层36b。在沟道区的第三部分上，该电介质是层30。第一浮栅40a处于层36a上，并位于与第一源区52a相邻的沟道区的第一部分上。第二浮栅40b位于层36b上，并处于与第二源区52b相邻的沟道区的第二部分上。由多晶硅层62形成的栅电极62位于电介质层30上并处于沟道区的第三部分上。第一控制栅54a连接到第一源区52a，并容性耦合到第一浮栅40a。第二控制栅54b连接到第二源区52b，并容性耦合到第二浮栅40b.此外，浮栅40a和40b的每个基本上垂直于栅电极62和衬底10的表面。最后，每个源区，例如第一源区52a，及其相关的控制栅，例如第一控制栅54a，与相同有源区22中的相邻存储单元15共享.
浮栅40(a，b)设置在沟槽34中，其中每个浮栅面对沟道区的一部分并与其绝缘。此外，每个浮栅40(a，b)包括一个上部，该上部在衬底表面上延伸并终止于面向控制栅62之一并与其绝缘的边缘中，由此提供用于穿过氧化物层56进行富尔诺罕(Fowler-Nordheim)隧穿的路径。每个控制栅54沿着浮栅44延伸并与其绝缘(通过氧化物层50)，用于增强其间的电压耦合。
关于形成阵列的多个存储单元15，按如下方式形成互连。对于在相同列，即在同一有源区22中的存储单元15，形成每个存储单元15的栅电极的字线62在Y方向延伸到存储单元15的每一个。对于在相同行中，即跨越有源区22和STI 26的存储单元15，源线52(a，b)和/或相关的控制栅54(a，b)在X方向延伸到这些存储单元15的每一个。由于源区52(a，b)位于沟槽34中，它们可以只位于有源区22中，并以STI 26为界，由此形成岛状物。在这种情况下，在X方向延伸并位于衬底10的表面上方的相关控制栅54(a，b)形成处于同一行中的存储单元15之间的连接。或者，紧接在形成源区52(a，b)之前，如图2K所示，可以从隔离区除去STI 26。之后源区52(a，b)的形成将在处于行方向中并在X方向延伸的存储单元15之间形成连续的连接。当然，相关控制栅54(a，b)的后续形成也将连接行方向中的存储单元15。最后，如从前面的说明中看到的，在相邻行中的存储单元15共享相同的源区52(a，b)和相同的相关控制栅54。
存储单元的操作
现在将介绍在图2P中所示的存储单元15的操作。
擦除
通过给连接到源区52(a，b)的控制栅54(a，b)施加0伏特电压来擦除存储单元15。由于相同的电压施加于两个源区52(a，b)，因此在沟道区中没有电荷传导。此外，由于控制栅54(a，b)高度容性地耦合到浮栅40(a，b)，因此浮栅40(a，b)将经受低电压。8-12伏特之间的电压施加于字线62。这在浮栅40(a，b)和字线62之间产生很大的电压差。存储在浮栅40(a，b)中的任何电子都被施加于字线62的正电压牵引，并通过Fowler-Nordheim隧道效应的机理，电子从浮栅40(a，b)中被除去，并且遂穿隧道氧化物56并到达字线62上。用于擦除的多晶硅-多晶硅(poly-poly)隧穿机理在美国专利US 5029130中有记载，这里引证其全部内容供参考。
编程
存储单元15的编程可能发生在两种机理的其中之一中：对第一浮栅40a编程或对第二浮栅40b编程。让我们首先讨论对第一浮栅40a编程的行为，即在第一浮栅40a上的电子存储。第一源区52a和第一控制栅54a保持在10-15伏特之间的正电压上。字线保持在1-2伏特的正电压上。第二源区52b和第二控制栅54b保持在2-5伏特之间的正电压上。即使第二浮栅40b被编程，即具有存储在其上的电子，第二源区52b和第二控制栅54b上的2-5伏特的正电压也足以开启沟道区的第二部分。字线62上的1-2伏特正电压足以开启沟道区的第三部分。第一源区52a和第一控制栅54a上的10-15伏特的正电压足以开启沟道区的第一部分。这样，电子将从第二源区54b穿越沟道区到达第一源区54a。然而，在沟道区以从平面表面向第一沟槽34a的方向基本上旋转90度的沟道区的结上，电子将经受急剧的电压增加，这是由容性耦合到第一浮栅40a的第一控制栅54a上的正高电压引起的。这使电子成为注入到第一浮栅40a中的热沟道。用于编程的热沟道电子注入的机理在美国专利US5029130中有记载，这里引证其全部内容供参考。
为了对第二浮栅40b编程，施加于第一控制栅54a/第一源区52a的电压与施加于第二控制栅54b/第二源区52b的电压进行颠倒。
读取
存储单元15的读取可能发生在两种机理中的其中一种：读取第一浮栅40a的状态或者读取第二浮栅40b的状态。让我们首先讨论读取第一浮栅40a的状态的行为，无论电子是否存储在第一浮栅40a上。第一源区52a和第一控制栅54a保持在0-1伏特之间的正电压上。字线保持在1.5-2.5伏特的正电压上。第二源区52b和第二控制栅54b保持在2-5伏特之间的正电压上。即使第二浮栅40b被编程，即具有存储在其上的电子，第二源区52b和第二控制栅54b上的2-5伏特的正电压也足以开启沟道区的第二部分。字线62上的1.5-2.5伏特的正电压足以开启沟道区的第三部分。只有第一浮栅40a不被编程时，第一源区52a和第一控制栅54a上的0-1伏特之间的正电压才足以开启沟道区的第一部分。在这种情况下，电子将从第一源区54a穿越沟道区并到达第二源区54b。然而，如果第一浮栅40a被编程，则0-1伏特之间的正电压不足以开启沟道区的第一部分。在这种情况下，沟道区保持不导电。这样，在第二源区52b感测到的电流量或者电流的存在/不存在确定了第一浮栅40a的编程状态。
为了读取第二浮栅40b，施加于第一控制栅54a/第一源区52a的电压与施加于第二控制栅54b/第二源区52b的电压进行颠倒。
存储单元阵列的操作
现在将介绍存储单元15阵列的操作。示意性地，存储单元阵列示于图3中。如图3所示，存储单元15的阵列包括设置在多个列中的多个存储单元：15a(1-k)、15b(1-k)和15c(1-k)，和多个行中的多个存储单元：15(a-n)1和15(a-n)2。连接到存储单元15的字线61还连接到相同列中的其它存储单元15。连接到存储单元15的第一和第二源区52(a，b)以及第一和第二控制栅54还连接到相同行中的其它存储单元。
擦除
在擦除操作中，由公共字线62连接的相同列中的存储单元15同时被擦除。因此，例如，如果希望擦除列15b(1-n)中的存储单元15，则字线2保持在8-12伏特之间。未选中的字线1和3保持在0伏特。所有源区/控制栅线，即，线52a、52b和52C也保持在0伏特。通过这种方式，所有存储单元15b(1-n)被同时擦除，而相对于其它列中的存储单元没有产生擦除干扰。
编程
让我们假设将要对存储单元15b1的第一浮栅40a进行编程。则基于前面讨论的内容，施加于各个线的电压如下：线2处于1-2伏特之间的正电压；线52a处于2-5伏特之间的正电压，并且线52b处于10-15伏特之间的正电压。
施加于未选中字线62和未选中源区/控制栅的电压如下：线1和3为0伏特，线52C为0伏特。未选中存储单元15上的“干扰”如下：
对于未选中的列中的存储单元15，对线1和3施加0伏特的电压意味着用于那些存储单元15c(1-n)和15a(1-n)的沟道区没有任何一个被开启。因此，不存在干扰。对于处于相同的被选中列、但处于未选中行中的存储单元15b2，对线52C施加0伏特电压意味着与源区52C相邻的存储单元15b2的沟道区的部分将不会被开启。在这种情况下，连接到线52C的源区和连接到线52b的源区之间的沟道将关断。因此，对存储单元15b2产生很小的干扰或不会产生干扰。
存储单元15b1的第二浮栅40b的编程将如下电压施加于各个线上：线2处于1.5-2.5伏特之间的正电压上；线52b处于2-5伏特之间的正电压上，和线52a处于10-15伏特之间的正电压上，其中所有未选中字线和未选中行线都保持在0伏特。
读取
让我们假设将读取存储单元15b1的第二浮栅40b。则基于前面讨论的内容，施加于各个线的电压如下：线2处于1.5-2.5伏特之间的正电压上；线52a处于0-1伏特之间的正电压上，线52b处于2-5伏特之间的正电压上。
施加于未选中字线62和未选中源区/控制栅的电压如下：线1和3为0伏特，线52C处于0伏特。对未选中存储单元15的“干扰”如下：
对于未选中的列中的存储单元15，为线1和3施加0伏特电压意味着用于那些存储单元15c(1-n)和15a(1-n)的沟道区中没有任何一个被开启。因此，不存在干扰。对于处于相同的被选中列、但处于未选中行中的存储单元15b2，为线52C施加0伏特电压意味着与源区52C相邻的存储单元15b2的沟道区的部分将不会被开启。在这种情况下，源区52C和的源区52b之间的沟道将被关断。因此，对存储单元15b2产生很小的干扰或不产生干扰。
存储单元15b1的第一浮栅40a的读取将如下电压施加于各个线上：线2处于1.5-2.5伏特之间的正电压上；线52a处于2-5伏特之间的正电压上，线52b处于0-1伏特之间的正电压上，其中所有未选中字线和未选中行线都保持在0伏特。
如本领域技术人员能够理解的，线52a、52b和52C是掩埋扩散线，并且必须形成到达存储单元阵列外部的那些线的接触。一个方案是使用控制栅54来接触掩埋扩散线52(a，b)，该掩埋扩散线52(a，b)电连接到掩埋扩散区和存储阵列中的控制栅。
从前面的说明可以看出，本申请公开了一种新颖的高密度非易失存储单元、阵列及其制造方法。应该理解，尽管已经介绍了在存储单元中的两个浮栅的每一个中存储单一位的优选实施例，但是在单一存储单元中的浮栅的每一个上存储多个位也处于本发明的精神之内，由此进一步提高了存储密度。
Claims (34)
1、一种用于存储多个位的非易失存储单元，包括：
第一导电类型的单晶半导体材料；
在所述材料中的第二导电类型的第一区，该第二导电类型不同于所述第一导电类型；
与所述第一区隔开的、在所述材料中的所述第二导电类型的第二区；
具有第一部分、第二部分和第三部分的沟道区，连接所述第一区和第二区用于传导电荷；
在所述沟道区上的电介质；
在所述电介质上的第一浮栅，它与所述沟道区的所述第一部分隔开；所述沟道区的所述第一部分与所述第一区相邻，所述第一浮栅用于存储所述多个位的中至少一个位；
在所述电介质上的第二浮栅，它与所述沟道区的所述第二部分隔开；所述沟道区的所述第二部分与所述第二区相邻，所述第二浮栅用于存储所述多个位中的至少另一个位；
在所述电介质上并与所述沟道区的所述第三部分隔开的栅电极，所述沟道区的所述第三部分位于所述第一部分和所述第二部分之间；
电连接到所述第一区并容性耦合到所述第一浮栅的第一栅电极；和
电连接到所述第二区并容性耦合到所述第二浮栅的第二栅电极。
2、根据权利要求1的单元，其中所述单晶半导体材料是具有平坦表面的单晶硅。
3、根据权利要求2的单元，其中所述沟道区的所述第一部分垂直于所述平坦表面。
4、根据权利要求3的单元，其中所述沟道区的所述第二部分垂直于所述平坦表面。
5、根据权利要求4的单元，其中所述沟道区的所述第三部分平行于所述平坦表面。
6、根据权利要求5的单元，其中所述硅具有带有侧壁和底壁的第一沟槽，所述沟道区的所述第一部分沿着所述侧壁。
7、根据权利要求6的单元，其中所述硅具有带有侧壁和底壁的第二沟槽，所述沟道区的所述第二部分沿着所述侧壁。
8、根据权利要求7的单元，其中所述第一浮栅处于所述第一沟槽中并与所述第一沟槽的所述侧壁隔开；所述第一浮栅具有垂直于所述栅电极的尖端部分。
9、根据权利要求8的单元，其中所述第二浮栅处于所述第二沟槽中并与所述第二沟槽的所述侧壁隔开；所述第二浮栅具有垂直于所述栅电极的尖端部分。
10、根据权利要求9的单元，其中所述第一区沿着所述第一沟槽的所述底壁。
11、根据权利要求10的单元，其中所述第二区沿着所述第二沟槽的所述底壁。
12、根据权利要11的单元，其中所述第一栅电极处于所述第一沟槽中、与所述第一浮栅隔开并电连接到所述第一区。
13、根据权利要求12的单元，其中所述第二栅电极处于所述第二沟槽中、与所述第二浮栅隔开并电连接到所述第二区。
14、一种非易失存储单元阵列，其中非易失存储单元设置在多个行和列中，所述阵列包括：
第一导电类型的单晶半导体衬底材料；
在所述半导体衬底材料中设置成多个行和列的多个非易失存储单元，其中每个单元用于存储多个位，每个单元包括：
在所述材料中的第二导电类型的第一区，该第二导电类型不同于所述第一导电类型；
与所述第一区隔开的、在所述材料中的所述第二导电类型的第二区；
具有第一部分、第二部分和第三部分的沟道区，连接所述第一和第二区用于传导电荷；
在所述沟道区上的电介质；
在所述电介质上的第一浮栅，它与所述沟道区的所述第一部分隔开；所述沟道区的所述第一部分与所述第一区相邻，所述第一浮栅用于存储所述多个位中的至少一个位；
在所述电介质上的第二浮栅，它与所述沟道区的所述第二部分隔开；所述沟道区的所述第二部分与所述第二区相邻，所述第二浮栅用于存储所述多个位中的至少另一个位；
在所述电介质上并与所述沟道区的所述第三部分隔开的栅电极，所述沟道区的所述第三部分位于所述第一部分和所述第二部分之间；
电连接到所述第一区并容性耦合到所述第一浮栅的第一栅电极；和
电连接到所述第二区并容性耦合到所述第二浮栅的第二栅电极；
其中相同行中的所述单元具有公共的所述栅电极；
其中相同列中的所述单元具有公共的所述第一区、公共的所述第二区、公共的所述第一栅电极和公共的所述第二栅电极；和
其中相邻列中的所述单元具有公共的所述第一区和公共的所述第一栅电极。
15、根据权利要求14的阵列，其中所述单晶半导体材料是具有平坦表面的单晶硅。
16、根据权利要求15的阵列，其中所述沟道区的所述第一部分垂直于所述平坦表面。
17、根据权利要求16的阵列，其中所述沟道区的所述第二部分垂直于所述平坦表面。
18、根据权利要求17的阵列，其中所述沟道区的所述第三部分平行于所述平坦表面。
19、根据权利要求18的阵列，其中所述硅具有带有侧壁和底壁的第一沟槽，所述沟道区的所述第一部分沿着所述侧壁。
20、根据权利要求19的阵列，其中所述硅具有带有侧壁和底壁的第二沟槽，所述沟道区的所述第二部分沿着所述侧壁。
21、根据权利要求20的阵列，其中所述第一浮栅处于所述第一沟槽中并与所述第一沟槽的所述侧壁隔开；所述第一浮栅具有垂直于所述栅电极的尖端部分。
22、根据权利要求21的阵列，其中所述第二浮栅处于所述第二沟槽中并与所述第二沟槽的所述侧壁隔开；所述第二浮栅具有垂直于所述栅电极的尖端部分。
23、根据权利要求22的阵列，其中所述第一区沿着所述第一沟槽的所述底壁。
24、根据权利要求23的阵列，其中所述第二区沿着所述第二沟槽的所述底壁。
25、根据权利要求24的阵列，其中所述第一栅电极处于所述第一沟槽中、与所述第一浮栅隔开并电连接到所述第一区。
26、根据权利要求25的阵列，其中所述第二栅电极处于所述第二沟槽中、与所述第二浮栅隔开并电连接到所述第二区。
27、一种在第一导电类型的单晶半导体衬底中制造非易失存储单元阵列的方法，其中所述非易失存储单元阵列具有在所述半导体衬底中设置成多个行和列的多个非易失存储单元，每个单元用于存储多个位，所述方法包括：
在所述半导体衬底上形成隔开的隔离区，这些隔离区彼此平行并在所述列方向延伸，并且有源区处于每对相邻的隔离区之间，其中所述半导体衬底具有表面；
在每个有源区中形成多个存储单元，其中每个存储单元用于存储多个位，其中每个存储单元的形成包括：
在衬底的表面中形成隔开的第一和第二沟槽，所述第一和第二沟槽的每一个具有侧壁和底壁；
在所述第一和第二沟槽的所述底壁中分别形成第一区和第二区，所述第一区和所述第二区是不同于所述第一导电类型的第二导电类型，用于传导电荷的沟道区连接所述第一区和所述第二区；所述沟道区具有第一部分、第二部分和第三部分；
在所述沟道区上形成电介质；
在所述电介质上、在所述第一沟槽中形成与所述第一沟槽的所述侧壁隔开并与所述沟道区的所述第一部分隔开的第一浮栅；所述沟道区的所述第一部分与所述第一区相邻，所述第一浮栅用于存储所述多个位中的至少一个位；
在所述电介质上、在所述第二沟槽中形成与所述第二沟槽的所述侧壁隔开并与所述沟道区的所述第二部分隔开的第二浮栅，所述沟道区的所述第二部分与所述第二区相邻，所述第二浮栅用于存储所述多个位中的至少另一个位；
在所述电介质上形成栅电极，该栅电极与所述沟道区的所述第三部分隔开，所述沟道区的所述第三部分处于所述第一部分和所述第二部分之间；
在所述第一沟槽中形成第一栅电极，所述第一栅电极电连接到所述第一区并容性耦合到所述第一浮栅；和
在所述第二沟槽中形成第二栅电极，所述第二栅电极电连接到所述第二区并容性耦合到所述第二浮栅。
28、根据权利要求27的方法，其中形成所述第一栅电极的所述步骤包括跨越多个列在所述行方向中连续形成所述第一栅电极。
29、根据权利要求28的方法，其中形成所述第二栅电极的所述步骤包括跨越多个列在所述行方向中连续形成所述第二栅电极。
30、根据权利要求29的方法，其中形成所述第一区和所述第二区的所述步骤包括跨越多个列在所述行方向中连续形成所述第一区和所述第二区。
31、根据权利要求29的方法，其中形成所述栅电极的所述步骤包括跨越多个存储单元在所述列方向中连续形成所述栅电极。
32、一种在第一导电类型的单晶半导体衬底中制造非易失存储单元的方法，其中所述非易失存储单元用于存储多个位，所述方法包括：
在衬底的表面中形成第一和第二隔开的沟槽，所述第一和第二沟槽的每一个具有侧壁和底壁；
在所述第一和第二沟槽的所述底壁中分别形成第一区和第二区，所述第一区和所述第二区是不同于所述第一导电类型的第二导电类型，用于传导电荷的沟道区连接所述第一区和所述第二区；所述沟道区具有第一部分、第二部分和第三部分；
在所述沟道区上形成电介质；
在所述电介质上、在所述第一沟槽中形成与所述第一沟槽的所述侧壁隔开并与所述沟道区的所述第一部分隔开的第一浮栅；所述沟道区的所述第一部分与所述第一区相邻，所述第一浮栅用于存储所述多个位中的至少一个位；
在所述电介质上、在所述第二沟槽中形成与所述第二沟槽的所述侧壁隔开并与所述沟道区的所述第二部分隔开的第二浮栅，所述沟道区的所述第二部分与所述第二区相邻，所述第二浮栅用于存储所述多个位中的至少另一个位；
在所述电介质上形成栅电极，该栅电极与所述沟道区的所述第三部分隔开，所述沟道区的所述第三部分处于所述第一部分和所述第二部分之间；
在所述第一沟槽中形成第一栅电极，所述第一栅电极电连接到所述第一区并容性耦合到所述第一浮栅；和
在所述第二沟槽中形成第二栅电极，所述第二栅电极电连接到所述第二区并容性耦合到所述第二浮栅。
33、根据权利要求32的方法，其中在所述电介质上形成栅电极的所述步骤还包括在该栅电极与所述第一和第二浮栅之间形成绝缘材料，该绝缘材料的厚度允许从所述第一和第二浮栅到所述栅电极发生电子的Fowler-Nordheim隧穿。
34、根据权利要求33的方法，其中形成所述第一和第二浮栅的所述步骤包括在所述衬底表面上形成所述第一和第二浮栅。
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