KR20020033792A - 반도체 디바이스 - Google Patents
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Abstract
반도체 디바이스는 반도체 기판(1) 내의 적어도 1 비트를 저장하는 비휘발성 메모리 셀을 포함하며, 상기 비휘발성 메모리 셀은 상기 상기 기판(1) 내에서 소스 영역(6)과, 드레인 영역(7)과, 상기 소스 영역(6)과 드레인 영역(7) 간의 채널 영역(10)을 포함하며, 상기 기판(1)의 상부 상에서 플로팅 게이트 절연 층에 의해 상기 채널 영역(10)으로부터 분리된 플로팅 게이트(9)와, 상기 플로팅 게이트(9)와 인접하며 선택 게이트 절연 층(8)에 의해 상기 채널 영역(10)으로부터 분리된 선택 게이트(11)와, 제어 게이트 절연 층에 의해 상기 플로팅 게이트(9)로부터 분리된 제어 게이트(5)를 포함하며, 상기 플로팅 게이트(9)는 비도전성 전하 트랩 유전체 층이 된다.
Description
비휘발성 메모리(NVM) 셀은 플래시ROM 및 EEPROM 애플리케이션에서 사용된다. 각각 하나의 트랜지스터를 포함하는 NVM 셀을 포함하는 상기 반도체 디바이스는 US 5612237에 개시된다. 이러한 1T NVM 셀에서, (소스 및 드레인으로 알려진) 제 1 및 제 2 전극은 p-Si 기판 상에 형성된다. 이 두 전극 사이에서, 절연층이 p-Si 기판 상에 형성되어 소스와 드레인 영역 간의 채널 영역을 절연한다. 플로팅 게이트는 상기 절연층 상에 형성된다. 제어 게이트가 플로팅 게이트 구조물의 상부 상에 형성되어 트랜지스터를 제어한다.
본 기술의 당업자에게 잘 알려진 바처럼, 상기 구조물에서, 플로팅 게이트는 고온 전자 주입(hot electron injection)과 같은 프로세스로 인한 하부 p-Si로부터의 전자에 의해 전기적으로 충전될 수 있다. 플로팅 게이트의 절연으로 인해 전자는 플로팅 게이트 내에 트랩된다.
플로팅 게이트의 전위는 플로팅 게이트 상에 트랩된 전하량에 의해 그리고 제어 게이트에 의해 제어된다. 플로팅 게이트 상의 음 전하의 존재는 트랜지스터의 도전 특성에 변화를 주며, 이는 반도체 비휘발성 메모리 셀에서 사용될 수 있다. 반도체 메모리 디바이스 내의 회로가 셀의 로직 상태("0","1")를 결정할 수 있다.
그러나, 상기 개시된 반도체 디바이스의 단점은 플로팅 게이트로부터 전하를 방출함으로 인한 셀의 소거가 과잉 소거(over-erasure)를 초래하여 플로팅 게이트는 양으로 충전되어, 만약 셀이 이어서 충전되지 않는다면, 즉 낮은 임계 전압 상태로 유지된다면 비트 라인 누설을 초래한다는 것이다.
본 기술의 당업자에게 알려진 바처럼, 이러한 문제를 극복하기 위해, 두 트랜지스터를 포함하는 2T NVM 셀이 반도체 비휘발성 메모리 디바이스에 사용된다. 2T NVM 셀은 액세스 트랜지스터와 직렬로 된 플로팅 게이트 트랜지스터(1T 셀로 됨)로 구성된다. 이의 추가적인 장점은 프로그래밍, 소거 및 판독 동안 판독 전압이 비교적 낮으며 고장에 대해 영향을 받는 정도가 감소된다는 것이다. 2T NVM 셀을 포함하는 상기 반도체 디바이스는 미국 특허 5,041,886 및 5,073,513 및5,293,328 및 5,583,811 및 5,910,912 뿐만 아니라 WO99/13513에 개시된다. 미국 특허 5,910,912에 개시된 2T NVM 셀에서, 절연층은 소스 및 드레인 영역 사이에서 p-Si 기판 상에 형성되어 채널 영역을 형성한다. 이 절연 층 상에, 두 게이트, 즉 선택 게이트 및 플로팅 게이트가 형성되며, 상기 두 게이트는 절연 측벽에 의해 분리된다. 이 두 게이트는 절연 층에 의해 피복된다. 이 구조물 상에 제어 게이트가 형성되며 상기 제어 게이트는 플로팅 게이트를 전체적으로 그리고 선택 게이트를 부분적으로 피복한다. 두 선택 게이트 및 플로팅 게이트는 측벽 스페이서로서 형성된다. 이로써, 선택 게이트 및 플로팅 게이트에 의해 형성된 구조물의 크기는 광학 리소그래피로 획득될 수 있는 크기보다 작다. 그러나, 상기 2T NVM 셀 구조물의 셀 크기는 리소그래피 프로세스로 인해 여전히 제한된다. 플로팅 게이트의 상부 상에, 그리고 선택 게이트의 상부 상에서는 부분적으로 제어 게이트를 형성하는 후속 리소그래피 단계에서 관찰된 정렬의 정확성로 인해, 구조물의 중첩이 요구되며, 구조물의 얼마의 추가적인 크기의 초과는 통상적으로 허용된다. 이 때문에, 그리고 제어 게이트의 최소 크기가 피쳐 크기 F에 의해 결정되기 때문에, 셀 크기는 피쳐 크기 F보다 커야 할 것이며, 상기 피쳐 크기는 여기서는 (소정 기술 레벨 및 반도체 디바이스의 소정 세대에 대해) 리소그래피에 의해 전사될 수 있는 최소 크기로 규정된다.
미국 특허 6,011,725에서, 두 실리콘 이산화물 층 간의 가령 실리콘 질화물과 같은 비도전성 전하 트랩 유전체 층 내에 2 비트 정보를 저장할 수 있는 비휘발성 메모리 EEPROM이 개시된다.
발명의 개요
본 발명의 목적은 메모리 셀이 적어도 1 비트를 포함하며 셀 크기가 바람직한 실시예에서는 1F2의 표면적으로 감소될 수 있는, EEPROM 또는 플래시ROM 타입의 반도체 비휘발성 메모리 디바이스를 포함하는 반도체 디바이스를 제공하는 것이다.
제 1 바람직한 실시예에서, 본 발명은 반도체 기판 내의 적어도 1 비트를 저장하는 비휘발성 메모리 셀을 포함하는 반도체 디바이스에 관한 것이며, 상기 메모리 셀은 상기 기판 내에서 소스 영역과, 드레인 영역과, 상기 소스 영역과 드레인 영역 간의 채널 영역을 포함하며, 상기 기판의 상부 상에서 플로팅 게이트 절연 층에 의해 상기 채널 영역으로부터 분리된 플로팅 게이트와, 상기 플로팅 게이트와 인접하며 선택 게이트 절연 층에 의해 상기 채널 영역으로부터 분리된 선택 게이트와, 제어 게이트 절연 층에 의해 상기 플로팅 게이트로부터 분리된 제어 게이트를 포함하며, 상기 제어 게이트는 측벽 스페이서로 형성되며 상기 플로팅 게이트는 비도전성 전하 트랩 유전체 층이다.
이 실시예에서와 다른 실시에에서, 비도전성 전하 트랩 유전체 층은 실리콘 질화물 층으로 구성된다.
또한, 이 제 1 실시예에서, 본 발명은 가상 그라운드 배열로(in a virtual ground arrangement) 구성된, 상술된 바와 같은 적어도 두 개의 인접하는 비휘발성 메모리 셀에 관한 것이다.
상기 반도체 디바이스에서, 1 비트에 할당될 수 있는 비휘발성 메모리 셀의면적은 4F2의 표면적과 동일하며, 여기서 F는 리소그래피에 의해 전사될 수 있는 최대 크기로 규정된다.
제 2 바람직한 실시예에서, 본 발명은 상술된 바와 같은 비휘발성 메모리 셀의 적어도 제 1 및 제 2 서브세트를 포함하는, 상술된 바와 같은 반도체 디바이스에 관한 것이며, 상기 제 1 서브세트는 제 1 방향으로 연장된 제 1 선택 게이트 라인을 공유하는 두 인접하는 메모리 셀을 포함하며, 상기 제 2 서브세트는 상기 제 1 서브세트 옆에서 상기 제 1 방향과 수직인 제 2 방향으로 구성된 다른 두 인접하는 메모리 셀을 포함하며 상기 제 1 방향으로 연장된 제 2 선택 게이트 라인을 공유하며, 상기 제 1 및 제 2 게이트 라인은 얇은 절연층에 의해 분리된다.
또한, 제 2 바람직한 실시예에서, 본 발명은, 제 1 서브 세트의 메모리 셀들이 가상 그라운드 배열로 구성되며 제 2 서브 세트의 메모리 셀들도 가상 그라운드 배열로 구성되는, 반도체 디바이스에 관한 것이다.
이러한 반도체 디바이스에 있어서, 1 비트에 할당될 수 있는 비휘발성 메모리 셀의 면적은 2F2의 표면적과 동일하다.
제 3 실시예에서, 본 발명은 제 1 실시예에서 상술된 메모리 셀을 포함하는 반도체 디바이스에 관한 것이며, 상기 메모리 셀은 두번째 비트를 저장하기 위해, 기판의 상부 상에, 다른 플로팅 게이트 절연 층에 의해 채널 영역으로부터 분리된 다른 플로팅 게이트와, 다른 제어 게이트 절연층에 의해 상기 다른 플로팅 게이트로부터 분리된 다른 제어 게이트를 포함하며, 상기 다른 제어 게이트는 측벽 스페이서로 형성되며 상기 다른 플로팅 게이트는 다른 비도전성 전하 트랩 유전체 층이다.
또한, 이 제 3 실시예에서, 본 발명은 가상 그라운드 배열로 구성된, 상기 제 3 실시예에서 상술된 적어도 두 개의 인접하는 비휘발성 메모리를 포함하는 반도체 디바이스에 관한 것이다.
이러한 반도체 디바이스에서, 1 비트에 할당될 수 있는 비휘발성 메모리 셀의 면적은 2F2의 표면적과 동일하다.
또한, 제 4 실시예에서, 본 발명은 제 1 서브세트의 메모리 셀들이 가상 그라운드 배열로 구성되며, 제 2 서브세트의 메모리 셀들도 가상 그라운드 배열로 구성된, 반도체 디바이스에 관한 것이다.
이러한 반도체 디바이스에서, 1 비트에 할당될 수 있는 비휘발성 메모리 셀의 면적은 1F2의 표면적과 동일하다.
본 발명의 이러한 측면 및 다른 측면은 이후에 기술될 실시예를 참조하여 상세히 설명될 것이다.
본 발명은 반도체 기판 내의 비휘발성 메모리 셀을 포함하는 반도체 디바이스에 관한 것이며, 상기 각 메모리 셀은 상기 기판 내에서 소스 영역과, 드레인 영역과, 상기 소스 영역과 드레인 영역 간의 채널 영역을 포함하며, 상기 기판의 상부 상에서 플로팅 게이트 절연 층에 의해 상기 채널 영역으로부터 분리된 플로팅 게이트와, 상기 플로팅 게이트와 인접하며 선택 게이트 절연 층에 의해 상기 채널 영역으로부터 분리된 선택 게이트와, 제어 게이트 절연 층에 의해 상기 플로팅 게이트로부터 분리된 제어 게이트를 포함한다.
도 1은 피쳐 크기 F를 결정하는 프로세스 단계 후의 메모리 셀의 단면도,
도 2는 NVM 셀의 제어 게이트 및 플로팅 게이트가 형성되는 단계 후의 메모리 셀의 단면도,
도 3은 액세스 게이트의 형성 후의 NVM 셀의 단면도,
도 4는 도 3에 도시된 NVM 셀을 포함하는 메모리 행렬의 일부의 평면도,
도 5는 얇은 절연 측벽에 의해 분리된 인터디지트된(interdigitated) 액세스 게이트의 단면도,
도 6은 본 발명의 제 2 바람직한 실시예에 따른 인터디지트된 액세스 게이트를 갖는 NVM 셀을 포함하는 메모리 행렬의 일부의 평면도,
도 7은 본 발명의 제 3 바람직한 실시예에 따른 비휘발성 메모리의 단면도,
도 8은 도 7에 도시된 NVM 셀을 포함하는 메모리 행렬의 일부의 평면도,
도 9는 본 발명의 제 4 실시예에 따른 인터디지트된 액세스 게이트를 갖는 NVM 셀을 포함하는 메모리 행렬의 일부의 평면도,
도 10은 플로팅 게이트를 소거 및 프로그램하는, 도 3에 도시된 NVM 메모리 셀 내에서의 전자의 이동 메카니즘을 도시한 도면.
본 발명은 가상 그라운드 아키텍쳐에서 바람직하게는 실리콘 질화물 트랩 층으로 구성되는 플로팅 게이트를 갖는 NVM 셀을 제조하는 방법을 제공한다. 가장 조밀한 실시예의 경우에, 저장된 비트 당 실효 면적은 1F2까지 감소될 수 있다. 이러한 고밀도 메모리 셀을 얻기 위해, 상기 방법은 실리콘 이산화물(SiO2), 실리콘 질화물 및 실리콘 이산화물(ONO 층)의 적층된 층 및, 이 ONO 층의 상부 상에 폴리-Si 스페이서에 의해 형성된 제어 게이트를 제공한다. 제어 게이트 스페이서는 NVM 셀의 (비트 라인으로 기능하는) 드레인 라인과, 선택사양적으로는 소스 라인에 대해 평행하게 자기정렬된다. 폴리-Si으로 구성된 액세스 게이트 라인은 드레인 및 소스 라인에 대해 수직으로 정렬되며 NVM 셀 행렬의 워드라인을 구성한다.
다음에, 가령, 증착, 리소그래피, 반응성 이온 에칭, 주입, 화학 기계적 폴리싱과 같은 본 기술의 당업자에게 잘 알려진 프로세싱 기술을 사용하여, 본 발명에 따른 메모리 셀의 행렬을 제조하는 방법이 기술된다. 본 발명에 따른 메모리 셀의 행렬을 제조하기 위해, 본 방법은 임의의 알려진 프로세싱 기술을 사용할 수 있지만, 여기에 한정되는 것만은 아니다.
도 1은 피쳐 크기 F를 결정하는 프로세스 단계 후의 메모리 셀의 단면도이다. 기판(1)은 (가령, 100nm의 두께를 갖는) SiO2층에 의해 피복된다. 다음에, SiO2층을 마스크로 에칭함으로써 도 1의 단면도에 대해 수직인 라인의 패턴이 제공된다. 패터닝 동안, 더미 게이트(2)의 피쳐 크기 F는 리소그래피 프로세스에 의해 제한된다. (가령, 7nm 두께의 바닥 SiO2층, 5nm 두께의 Si3N4층, 10nm 두께의 SiO2상부 층으로 구성된) ONO 층(3)이 층착되어, 상기 ONO 층은 p-Si 기판(1), 더미 게이트(2)를 피복한다. 선택사양적으로, 폴리-Si는 인 주입 및 후속 어닐링에 의해 n 도핑되거나 인으로 인 시츄(in-situ) 도핑된다. 폴리 실리콘 층을 이방성으로 에칭함으로써, 스페이서(4,5)가 형성된다. 본 기술의 당업자는 스페이서(4,5)는 더미 게이트(2)에 대해 자기정렬됨을 이해할 것이다. 다음에, n타입 도펀트(가령, 비소)가 주입되어 소스 및 드레인(6,7)을 형성한다. 이 프로세스 단계에서, 스페이서(4,5)도 도핑된다. 소스 및 드레인 영역(6,7)은 주입 마스크로 기능하는 더미 게이트에 대해 자기 정렬된다. 이러한 방식으로, 소스 및 드레인 영역에 도 1의 단면도에 수직인 라인의 패턴이 제공된다.
도 2는 NVM 셀의 제어 게이트 및 플로팅 게이트가 형성된 단계 후의 메모리 셀의 단면도이다. 먼저, 소스(6)에 인접한 좌측 스페이서(4)가 마스크로 에칭함으로써 제거된다. 다음에, ONO 층(3) 및 더미 게이트(2)가 스페이서(5) 및 이 스페이서(5) 하부 ONO 층은 남겨지도록 하는 프로세스 단계(5)로 제거된다. 스페이서(5)는 제어 게이트 기능을 하며, ONO 층의 Si3N4층은 플로팅 게이트(9)로 기능한다. 제어 게이트(5) 및 플로팅 게이트(9) 모두에 도 2의 단면도에 수직인 라인의 패턴이 제공된다. 여기서, 실리콘 질화물 트랩 층은 플로팅 게이트로 사용되지만, 도핑된 폴리 실리콘 층이 대신 사용될 수 있다. 그러나, 폴리 실리콘이 사용될 경우에는 플로팅 게이트들은 서로 분리되어야 한다. 실리콘 질화물이 사용될 때, 인접하는 플로팅 게이트들을 분리시킬 필요가 없는데, 그 이유는 질화물 층 내에서 전자의 이동도가 낮기 때문이다. 이로써, 단일 선형 ONO 층이 다수의 인접하는 플로팅 게이트로 사용될 수 있다. 채널 영역(10)은 소스 영역(6) 및 드레인 영역(7) 간의 영역으로 규정된다.
도 3은 액세스 게이트(11)의 형성 후의 NVM 셀의 단면도이다. 먼저, 게이트 산화물(8)(가령, 8nm 두께이거나 이보다 작음)이 소스 영역(6), 채널 영역(10),제어 게이트(5) 상에 성장한다. 제어 게이트(5)가 비소로 강 도핑된다면, 제어 게이트(5)의 상부 상의 산화물은 채널 영역(10) 상에서보다 두꺼울 것이다(가령, 20nm 두께). 이는 소스 및 드레인 영역(6,7) 상부 상에서도 동일하게 적용된다. 다음에, 폴리 실리콘 층(가령, 100 nm 두께임)이 증착된다. 이 폴리 실리콘 층은 도핑되고 패터닝되어 액세스 게이트(11)로 기능한다. 액세스 게이트(11)는 도 3의 단면도에 평행이 되는 선형이 되도록 패터닝된다.
도 4는 도 3에 도시된 NVM 메모리 셀을 여러 개 포함하는 메모리 행렬의 일부의 평면도이다. 제어 게이트 라인(5) 및 그 하부 플로팅 게이트(9)(도 4에서는 도시되지 않음)는 화살표 Y로 표시된 수직 방향으로 연장된다. 각 셀에 대한 소스 및 드레인 영역(6,7)도 또한 수직 방향으로 연장되며, 이로써 가상 그라운드 배열로 알려진 셀 배열을 제공한다. 액세스 게이트 라인(11)은 화살표 X로 표시된 수평 방향으로 되어 있다. 점선으로 표시된 정사각형은 4F2의 표면적을 갖는 (셀 당 1 비트를 포함하는) NVM 셀을 나타내며, 여기서 F는 더미 게이트(2)의 패터닝에서 규정된 피쳐 크기이다.
이와 달리, 제 2 바람직한 실시예에서는, 저장된 비트 당 2F2의 셀 면적이, 오직 한 개의 플로팅 게이트(9)가 드레인 영역(7)에 인접하여 제공되는, 도 3 및 도 4에 도시된 NVM 셀 행렬 내의 액세스 게이트의 수를 두배로 증가시킴으로써 획득될 수 있다. 두 액세스 게이트(11)간의 공간은, 얇은 절연 측벽에 의해 분리된 인터디지트된 액세스 게이트의 단면도인 도 5에 도시된 바와 같이, 액세스게이트(14)로 기능하는 폴리 실리콘 라인의 제 2 레벨로 충진될 수 있다. 이는 EPC 조항. 54(3),(4)에 따라 종래 기술이라고 생각될 수 있는 유럽 특허 출원 99200697.3에 개시된 방법에 의해 성취될 수 있다. 인터디지트된 액세스 게이트 라인(11,14)은 바람직하게는 SiO2의 얇은 측벽(15)에 의해 분리된다. 액세스 게이트 라인의 피치는 피쳐 크기 F로 주어진다.
도 6은 도 5에 도시된 인터디지트된 액세스 게이트를 갖는 NVM 셀을 포함하는 메모리 행렬의 일부의 평면도이다. 제어 게이트 라인(5) 및 그 하부 플로팅 게이트(9)는 화살표 Y 로 표시된 수직 방향으로 연장된다. 인터디지트된 액세스 게이트 라인(11,14)은 화살표 X 로 표시된 수평 방향으로 되어 있다. 도 6에서, 점선으로 표시된 직사각형은 1 비트에 할당될 수 있는 2F2의 표면적을 갖는, 도 7에 따른 셀의 구역을 나타내며, 여기서 F는 더미 게이트(2)(및 액세스 게이트 라인(11,14))의 패터닝에서 규정된 피쳐 크기이다.
상기 제 1 및 제 2 실시예에서, 각 NVM 셀은 하나의 플로팅 게이트(9)로 되어, 이는 셀 내의 1 비트의 저장을 용이하게 한다. 그러나, 본 발명의 제 3 바람직한 실시예에서는, 스페이서(4,5) 모두가 도 2에 도시된 바와 유사한 프로세스로 유지된다. 플로팅 게이트(9,12) 및 제어 게이트(5,13)는 소스 및 드레인 영역(6,7) 모두에 형성된다. 이로써, 두 플로팅 게이트(9,12)를 포함하는 각 NVM 셀에 대해, 각 셀 당 2 비트가 저장될 수 있다. 도 7은 본 발명의 제 3 바람직한 실시예에 따른 비휘발성 메모리 셀의 단면도이다.
도 8은 도 7에 도시된 NVM 셀을 여러 개 포함하는 메모리 행렬의 일부의 평면도이다. 드레인 라인(7)에 인접한 제어 게이트 라인(5)과 그 하부 플로팅 게이트(9)(도 8에 도시되지 않음) 및 소스 라인(6)에 인접한 제어 게이트 라인(13)과 그 하부 플로팅 게이트(12)는 화살표 Y로 표시된 수직 방향으로 연장된다. 도 4에 구성된 배열과 유사하게, 소스 및 드레인 영역(6,7)에 대한 가상 그라운드 배열이 제공된다. 액세스 게이트 라인(11)은 화살표 X로 표시된 수평 방향으로 되어 있다.
도 7 및 도 8의 메모리 셀은 2 비트를 저장하기 위해 세 트랜지스터를 포함한다. 실제로, 메모리 셀은 1 비트를 저장하기 위해 도 3에 도시된 바와 같이 두 트랜지스터 메모리 셀들이 중첩(superposition)되며, 1 비트를 저장하기 위해 도 3의 메모리 셀에 비해 소스 및 드레인 영역(6,7)이 플로팅 게이트(5)에 대해 교환된 유사한 2 트랜지스터 메모리 셀(a similar two-transistor memory cell)로 형성된다. 이 제 3 바람직한 실시예에서, 도 3의 메모리 셀의 액세스 게이트(11)는 상기 메모리 셀 및 "미러된(mirrored)" 메모리 셀에 의해 공유되며, 이는 도 7 및 도 8의 메모리 셀의 트랜지스터의 총 수를 3 개로 감소시킨다.
도 8에서, 점선으로 표시된 직사각형은 1 비트에 할당될 수 있는 2F2의 표면적을 갖는, 도 7에 따른 셀의 구역을 나타내며, 여기서 F는 더미 게이트(2)의 패터닝에서 규정된 피쳐 크기이다. 제 4 바람직한 실시예에서, NVM 셀 크기는 저장된 비트 당 1F2의 표면적으로 더 감소될 수 있다. 이 실시예에서, 두 인터디지트된액세스 게이트 라인(11,14)을 포함하는 셀 레이아웃은 도 7 및 도 8에 도시된 공통 소스 및 드레인 영역(6,7)에 인접한 두 플로팅 게이트(9,12)를 포함하는 셀 레이아웃과 결합된다.
도 9는 상기 실시예의 NVM 셀을 포함하는 메모리 행렬의 일부의 평면도이다. 드레인 라인(7)에 인접한 제어 게이트 라인(5)과 그 하부 플로팅 게이트(9) 및 소스 라인(6)에 인접한 제어 게이트 라인(13)과 그 하부 플로팅 게이트(12)는 화살표 Y로 표시된 수직 방향으로 연장된다. 인터디지트된 액세스 게이트 라인(11,14)은 화살표 X로 표시된 수평 방향으로 되어 있다. 도 9에서, 점선으로 표시된 정사각형은 1 비트에 할당될 수 있는 1F2의 표면적을 갖는 셀의 구역을 나타내며, 여기서 F는 더미 게이트(2) 및 액세스 게이트 라인(11,14)의 패터닝에서 규정된 피쳐 크기이다.
본 발명에 따른 NVM 셀의 프로그래밍은 바람직하게는 본 기술 분야에서 잘 알려진 소스 측면 주입(source-side-injection:SSI)의 메카니즘에 의해 수행된다. 도 10은 플로팅 게이트를 소거 및 프로그램하는, 도 3에 도시된 NVM 셀 내의 전자의 이동 메카니즘의 도면이다. 도 10은 제 1 실시예(도 3)에서 개시된, 드레인(7)에 인접한 하나의 제어 게이트(5) 및 하나의 플로팅 게이트(9)를 포함하는 NVM 셀의 일부를 도시한다. 폴리 실리콘 기판(1) 상에, 드레인(7), 플로팅 게이트(9), 제어 게이트(5), 게이트 산화물 및 채널 영역(10), 액세스 게이트(11)가 도시된다. 통상적으로, 프로그래밍 하기 위해(즉, 플로팅 게이트를 전자로 대전하기 위해), 소스(6)의 전위는 0 볼트로 설정되며, 드레인(7) 전위는 3 볼트로 설정되며, 제어 게이트는 8 볼트로 설정되며, 액세스 게이트는 0.5 볼트로 설정된다. 이러한 설정으로, 액세스 트랜지스터는 그의 임계 전압에 가깝게 바이어스되며, 소량의 전류가 채널 영역(10) 내에서 소스(6)에서 드레인(7)으로 흐를 것이다. 전자는 액세스 게이트 및 제어 게이트 간의 수평 전계에 의해 가속되어, 고 에너지 상태(고온 상태)가 된다. 이른바 주입 지점(15)에서, 고온 전자 e-는 수평 전계에서 충분한 에너지를 얻게 되어 화살표 P1로 표시된 바와 같이 바닥 SiO2층의 에너지 장벽을 넘어 Si3N4층 내에 트랩된다. 오직 단일 셀은 한 번에 프로그램되어야 하기 때문에, 동일한 워드 라인(액세스 게이트 라인)을 공유하는 다른 셀들은 프로그램될 수 없으며 그들의 각 제어 게이트 및 드레인 모두에서 0 볼트의 전위를 가져야 한다. 상기 셀이 드레인 라인을 프로그램 진행 중인 다른 셀과 공유할 때, 0 볼트의 제어 게이트 전위는 셀의 누설 전류로 인해 발생될 수 있는 고온 전자로 인한 바람직하지 못한 프로그래밍을 방지하기에는 충분하지 않다. 이 경우에, 상기 셀의 제어 게이트에서의 전위는 근소한 음값(가령, -3 볼트)으로 설정되어야 한다. 상기 셀에서의 누설 전류는 심지어 0 볼트가 그의 제어 게이트에 인가될 경우에도 비교적 높을 수 있는데, 그 이유는 그의 액세스 게이트 트랜지스터가 도전성 상태이며 그의 플로팅 게이트 트랜지스터는 너무 짧아 전류 경로를 차단할 수 없기 때문이다.
드레인 및 소스(6,7)에 각기 인접한 두 제어 게이트(5,13)(및 이들의 각 플로팅 게이트(9,12))를 갖는 NVM 셀의 실시예에서, 제어 게이트(5) 및 플로팅 게이트(9)를 포함하는 셀의 프로그래밍은 상술된 바와 같이 수행된다. 제어 게이트(13) 및 플로팅 게이트(12)를 포함하는 셀을 프로그램하기 위해, 소스 및 드레인(6,7) 상의 전압은 교환된다(소스(6)의 전위는 3 볼트, 드레인(7)의 전위는 0 볼트, 제어 게이트(13) 전위는 8 볼트, 액세스 게이트(14)의 전위는 0.5 볼트). 이러한 방법은 미국 특허 6011725에 개시된 종래 기술에 알려져 있다. 고온 전자 e-가 채널 영역 내에서 수평 전계에 의해 가속되면서 에너지를 얻기 때문에, 고온 전자는 (제어 게이트(13) 및 플로팅 게이트(12))를 포함하는 셀의 주입 지점에서 산화물 장벽을 극복하기 위한 충분한 에너지를 갖는다. 도 4,6,8,9에 도시된 각 실시예의 NVM 셀 행렬에서, 상술된 바와 같은 바이어스 전압의 적당한 결합으로 이들 셀들의 프로그래밍이 발생할 것이다. 이 프로그래밍 단계는 셀 선택적이다.
프로그래밍은 (제어 게이트(5) 및 플로팅 게이트(9)를 포함하는) 인접 셀에 의해 방해를 받지 말아야 하며, 이를 위해 인가된 전압은 인접 셀로부터 전하의 손실을 방지하도록 충분하게 낮게 되어야 한다. 다음에는, 소거 메카니즘이 보다 상세하게 기술될 것이다.
셀 내에 저장된 비트의 소거는 바람직하게는 트랩된 전자의 플로팅 게이트(9,12)로부터 기판(1)으로의 Fowler-Nordheim 터널링 메카니즘에 의해 수행된다. 이 메카니즘은 도 10에 도시된다. 트랩된 전자 e-의 터널링은 화살표 P2로 표시된다.
셀을 소거하기 위해, 액세스 게이트(11), 소스(6) 및 드레인(7)은 모두 0 볼트로 설정되며 제어 게이트(5)는 -14 볼트로 설정된다. (제어 게이트(13) 및 플로팅 게이트(12)를 포함하는 셀을 소거하기 위해, 액세스 게이트(14) 및 소스 및 드레인(6,7)의 전위는 0 볼트로 설정되며, 제어 게이트(13)의 전위는 -14 볼트로 설정된다).
제어 게이트 라인을 공유하는 모든 셀들은 동시게 소거될 것이다. 즉 소거 단계는 셀 선택적이 아니다. 플래시ROM 애플리케이션에서, 이러한 기능성은 섹터(즉, 행렬 내의 셀의 블록)내의 모든 셀을 소거하는데 사용될 수 있다. 또한, 제어 게이트 라인을 공유하는 모든 셀을 소거하는 것도 가능한데, 이는 셀의 단일 행의 내용을 (상기 행이 도 6,8,9에서와 같이 위치할 때) 이웃하는 행들에 영향을 주지 않고 업데이트하는 것이 가능하게 한다. 이는 워드를 열보다는 행 내에 저장되도록 구성함으로써 EEPROM 기능성을 구현하는데 사용될 수 있으며, 상기 구성은 EEPROM 애플리케이션에서 통상적으로 사용된다.
이와 달리, 셀의 소거는 플로팅 게이트(9)로부터 제어 게이트(5)로의(또는 플로팅 게이트(12)로부터 제어 게이트(13)로의) 전자의 Fowler-Nordheim 터널링 메카니즘에 의해 성취될 수 있다. 이 경우에 다음과 같은 소거 절차가 사용된다. Si3N4층 및 제어 게이트(8,13) 간의 SiO2층은 ONO 스택 내의 바닥 SiO2층보다 얇아야 한다. 소거는 제어 게이트(8,13) 전압을 +14 볼트로 설정하고 모든 다른 전압은 0 볼트로 설정함으로써 수행된다. 이러한 방법은 반도체 메모리 디바이스에서 큰 음 전압의 사용을 방지하기 위해 유리하게 사용될 수 있다. 본 기술의 당업자에게 잘 알려진 바처럼, 후자의 소거 방법은 전자의 소거 방법과 동일한 플래시ROM 및 EEPROM 기능성을 허용한다.
Claims (12)
- 반도체 기판(1) 내의 적어도 1 비트를 저장하는 비휘발성 메모리 셀을 포함하는 반도체 디바이스에 있어서,상기 비휘발성 메모리 셀은 상기 기판(1) 내에서 소스 영역(6)과, 드레인 영역(7)과, 상기 소스 영역(6)과 드레인 영역(7) 간의 채널 영역(10)을 포함하며, 상기 기판(1)의 상부 상에서 플로팅 게이트 절연 층에 의해 상기 채널 영역(10)으로부터 분리된 플로팅 게이트(9)와, 상기 플로팅 게이트(9)와 인접하며 선택 게이트 절연 층(8)에 의해 상기 채널 영역(10)으로부터 분리된 선택 게이트(11)와, 제어 게이트 절연 층에 의해 상기 플로팅 게이트(9)로부터 분리된 제어 게이트(5)를 포함하며,상기 제어 게이트(5)는 측벽 스페이서로 형성되며 상기 플로팅 게이트(9)는 비도전성 전하 트랩 유전체 층인반도체 디바이스.
- 제 1 항에 있어서,상기 비도전성 전하 트랩 층은 실리콘 질화물인반도체 디바이스.
- 제 1 항 또는 2 항에 있어서,적어도 하나의 다른 비휘발성 메모리 셀이 상기 비휘발성 메모리 셀 옆에 존재하는반도체 디바이스.
- 제 3 항에 있어서,상기 적어도 두 인접하는 메모리 셀들은 가상 그라운드 배열로(in a virtual ground arrangement) 구성된반도체 디바이스.
- 제 3 항 또는 4 항에 있어서,제 1 항 또는 2 항에서 규정된 비휘발성 메모리 셀들의 적어도 제 1 및 제 2 서브세트를 포함하며,상기 제 1 서브세트는 제 1 방향으로 연장된 제 1 선택 게이트 라인(11)을 공유하는 두 인접하는 메모리 셀을 포함하며,상기 제 2 서브세트는 상기 제 1 서브세트 옆에서 상기 제 1 방향에 수직인 제 2 방향으로 구성되며 상기 제 1 방향으로 연장된 제 2 선택 게이트 라인(14)을공유하는 두 개의 다른 인접하는 메모리 셀을 포함하며,상기 제 1 선택 게이트 라인(11) 및 상기 제 2 선택 게이트 라인(14)은 얇은 절연층에 의해 분리된반도체 디바이스.
- 제 5 항에 있어서,상기 제 1 서브세트의 상기 메모리 셀들은 가상 그라운드 배열로 구성되며,상기 제 2 서브세트의 상기 메모리 셀들도 가상 그라운드 배열로 구성되는반도체 디바이스.
- 제 1 항 또는 2 항에 있어서,두번째 비트를 저장하기 위해,상기 기판의 상부 상에서, 다른 플로팅 게이트 절연층에 의해 상기 채널 영역(10)으로부터 분리된 다른 플로팅 게이트(13)와, 다른 제어 게이트 절연층에 의해 상기 다른 플로팅 게이트(13)로부터 분리된 다른 제어 게이트(12)를 포함하며,상기 다른 제어 게이트(12)는 측벽 스페이서로 형성되며, 상기 다른 플로팅 게이트(13)는 다른 비도전성 전하 트랩 유전체 층이 되는반도체 디바이스.
- 제 7 항에 있어서,상기 다른 비도전성 전하 트랩 유전체 층은 실리콘 질화물인반도체 디바이스.
- 제 7 항 또는 8 항에 있어서,적어도 하나의 다른 비휘발성 메모리 셀이 상기 비휘발성 메모리 셀 옆에 존재하는반도체 디바이스.
- 제 9 항에 있어서,상기 적어도 두 인접하는 메모리 셀들은 가상 그라운드 배열로 구성된반도체 디바이스.
- 제 9 항 또는 10 항에 있어서,제 7 항 또는 8 항에서 규정된 비휘발성 메모리 셀들의 적어도 제 1 및 제 2 서브세트를 포함하며,상기 제 1 서브세트는 제 1 방향으로 연장된 제 1 선택 게이트 라인(11)을 공유하는 두 인접하는 메모리 셀을 포함하며,상기 제 2 서브세트는 상기 제 1 서브세트 옆에서 상기 제 1 방향에 수직인 제 2 방향으로 구성되며 상기 제 1 방향으로 연장된 제 2 선택 게이트 라인(14)을 공유하는 두 개의 다른 인접하는 메모리 셀을 포함하며,상기 제 1 선택 게이트 라인(11) 및 상기 제 2 선택 게이트 라인(14)은 얇은 절연층(15)에 의해 분리된반도체 디바이스.
- 제 11 항에 있어서,상기 제 1 서브세트의 상기 메모리 셀들은 가상 그라운드 배열로 구성되며,상기 제 2 서브세트의 상기 메모리 셀들도 가상 그라운드 배열로 구성되는반도체 디바이스.
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101531885B1 (ko) * | 2009-05-12 | 2015-06-29 | 주식회사 동부하이텍 | 반도체 소자의 제조 방법 |
Families Citing this family (31)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4923321B2 (ja) * | 2000-09-12 | 2012-04-25 | ソニー株式会社 | 不揮発性半導体記憶装置の動作方法 |
| US6549463B2 (en) * | 2000-12-15 | 2003-04-15 | Halo Lsi, Inc. | Fast program to program verify method |
| TW476144B (en) * | 2001-02-02 | 2002-02-11 | Macronix Int Co Ltd | Non-volatile memory |
| US6897522B2 (en) * | 2001-10-31 | 2005-05-24 | Sandisk Corporation | Multi-state non-volatile integrated circuit memory systems that employ dielectric storage elements |
| US6925007B2 (en) * | 2001-10-31 | 2005-08-02 | Sandisk Corporation | Multi-state non-volatile integrated circuit memory systems that employ dielectric storage elements |
| EP1376676A3 (en) * | 2002-06-24 | 2008-08-20 | Interuniversitair Microelektronica Centrum Vzw | Multibit non-volatile memory device and method |
| US6917544B2 (en) | 2002-07-10 | 2005-07-12 | Saifun Semiconductors Ltd. | Multiple use memory chip |
| US6773988B1 (en) * | 2002-09-13 | 2004-08-10 | Advanced Micro Devices, Inc. | Memory wordline spacer |
| US7136304B2 (en) | 2002-10-29 | 2006-11-14 | Saifun Semiconductor Ltd | Method, system and circuit for programming a non-volatile memory array |
| US6770933B2 (en) * | 2002-12-11 | 2004-08-03 | Texas Instruments Incorporated | Single poly eeprom with improved coupling ratio |
| US7178004B2 (en) | 2003-01-31 | 2007-02-13 | Yan Polansky | Memory array programming circuit and a method for using the circuit |
| KR100528466B1 (ko) * | 2003-02-12 | 2005-11-15 | 삼성전자주식회사 | 비휘발성 소노스 메모리 소자 및 그 제조방법 |
| JP4629982B2 (ja) * | 2004-02-13 | 2011-02-09 | ルネサスエレクトロニクス株式会社 | 不揮発性記憶素子およびその製造方法 |
| JP4546117B2 (ja) * | 2004-03-10 | 2010-09-15 | ルネサスエレクトロニクス株式会社 | 不揮発性半導体記憶装置 |
| US7119396B2 (en) * | 2004-10-08 | 2006-10-10 | Silicon Storage Technology, Inc. | NROM device |
| US7638850B2 (en) * | 2004-10-14 | 2009-12-29 | Saifun Semiconductors Ltd. | Non-volatile memory structure and method of fabrication |
| US8053812B2 (en) | 2005-03-17 | 2011-11-08 | Spansion Israel Ltd | Contact in planar NROM technology |
| US7786512B2 (en) | 2005-07-18 | 2010-08-31 | Saifun Semiconductors Ltd. | Dense non-volatile memory array and method of fabrication |
| US7668017B2 (en) | 2005-08-17 | 2010-02-23 | Saifun Semiconductors Ltd. | Method of erasing non-volatile memory cells |
| CN100452356C (zh) * | 2005-08-19 | 2009-01-14 | 力晶半导体股份有限公司 | 非挥发性存储器及其制造方法与操作方法 |
| US7808818B2 (en) | 2006-01-12 | 2010-10-05 | Saifun Semiconductors Ltd. | Secondary injection for NROM |
| US7902589B2 (en) * | 2006-02-17 | 2011-03-08 | Macronix International Co., Ltd. | Dual gate multi-bit semiconductor memory array |
| US7692961B2 (en) | 2006-02-21 | 2010-04-06 | Saifun Semiconductors Ltd. | Method, circuit and device for disturb-control of programming nonvolatile memory cells by hot-hole injection (HHI) and by channel hot-electron (CHE) injection |
| US7760554B2 (en) | 2006-02-21 | 2010-07-20 | Saifun Semiconductors Ltd. | NROM non-volatile memory and mode of operation |
| US8253452B2 (en) | 2006-02-21 | 2012-08-28 | Spansion Israel Ltd | Circuit and method for powering up an integrated circuit and an integrated circuit utilizing same |
| US7701779B2 (en) | 2006-04-27 | 2010-04-20 | Sajfun Semiconductors Ltd. | Method for programming a reference cell |
| JP4659677B2 (ja) * | 2006-05-23 | 2011-03-30 | Ｏｋｉセミコンダクタ株式会社 | 半導体装置及びその製造方法 |
| TWI473253B (zh) * | 2010-04-07 | 2015-02-11 | Macronix Int Co Ltd | 具有連續電荷儲存介電堆疊的非揮發記憶陣列 |
| US9406896B2 (en) * | 2014-01-10 | 2016-08-02 | Palo Alto Research Center Incorporated | Pre-fabricated substrate for printed electronic devices |
| KR101552921B1 (ko) * | 2014-09-29 | 2015-09-15 | 매그나칩 반도체 유한회사 | 비휘발성 메모리 소자 및 그 제조 방법 |
| US10937879B2 (en) | 2017-11-30 | 2021-03-02 | Taiwan Semiconductor Manufacturing Co., Ltd. | Semiconductor device and manufacturing method thereof |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR940006094B1 (ko) | 1989-08-17 | 1994-07-06 | 삼성전자 주식회사 | 불휘발성 반도체 기억장치 및 그 제조방법 |
| US5583810A (en) * | 1991-01-31 | 1996-12-10 | Interuniversitair Micro-Elektronica Centrum Vzw | Method for programming a semiconductor memory device |
| US5293328A (en) | 1992-01-15 | 1994-03-08 | National Semiconductor Corporation | Electrically reprogrammable EPROM cell with merged transistor and optiumum area |
| US5910912A (en) | 1992-10-30 | 1999-06-08 | International Business Machines Corporation | Flash EEPROM with dual-sidewall gate |
| US5408115A (en) * | 1994-04-04 | 1995-04-18 | Motorola Inc. | Self-aligned, split-gate EEPROM device |
| KR0150048B1 (ko) | 1994-12-23 | 1998-10-01 | 김주용 | 플래쉬 이이피롬 셀 및 그 제조방법 |
| DE19612676C2 (de) * | 1996-03-29 | 2002-06-06 | Infineon Technologies Ag | Anordnung von Halbleiter-Speicherzellen mit zwei Floating-Gates in einem Zellenfeld und Verfahren zum Betrieb einer nichtflüchtigen Halbleiter-Speicherzelle |
| US6768165B1 (en) * | 1997-08-01 | 2004-07-27 | Saifun Semiconductors Ltd. | Two bit non-volatile electrically erasable and programmable semiconductor memory cell utilizing asymmetrical charge trapping |
| EP0902438B1 (en) | 1997-09-09 | 2005-10-26 | Interuniversitair Micro-Elektronica Centrum Vzw | Methods of erasing a memory device and a method of programming a memory device for low-voltage and low-power applications |
| US6133098A (en) * | 1999-05-17 | 2000-10-17 | Halo Lsi Design & Device Technology, Inc. | Process for making and programming and operating a dual-bit multi-level ballistic flash memory |
-
2001
- 2001-06-13 TW TW090114301A patent/TW503528B/zh not_active IP Right Cessation
- 2001-06-29 JP JP2002509111A patent/JP2004503113A/ja not_active Withdrawn
- 2001-06-29 AT AT01953182T patent/ATE478437T1/de not_active IP Right Cessation
- 2001-06-29 DE DE60142825T patent/DE60142825D1/de not_active Expired - Lifetime
- 2001-06-29 EP EP01953182A patent/EP1228534B1/en not_active Expired - Lifetime
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- 2001-07-11 US US09/902,920 patent/US6472706B2/en not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101531885B1 (ko) * | 2009-05-12 | 2015-06-29 | 주식회사 동부하이텍 | 반도체 소자의 제조 방법 |
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