JP4420478B2

JP4420478B2 - 不揮発性半導体メモリデバイスの製造方法

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Publication number: JP4420478B2
Application number: JP33926097A
Authority: JP
Inventors: ルーウェンピン; ツンワンマム
Original assignee: 旺宏電子股▼ふん▲有限公司
Priority date: 1997-11-04
Filing date: 1997-11-04
Publication date: 2010-02-24
Anticipated expiration: 2017-11-04
Also published as: JPH11144483A

Description

【０００１】
【発明の属する分野】
本発明は、不揮発性半導体メモリデバイスおよびその製造方法に関し、特に、非対称に配置されたソースとドレインを有する電気的にプログラム可能な金属酸化物半導体（Metal-Oxide-Semiconductor:MOS)型の不揮発性半導体メモリデバイスに関する。
【０００２】
【従来の技術】
フラッシュメモリは、不揮発性記憶集積回路における発展する分野である。フラッシュメモリはチップにおけるメモリセルを電気的に消去したり、プログラムしたり、また読み取ったりする能力を有する。フラッシュメモリセルは、データがフローティングゲートをチャージ或いはディスチャージすることによってセルに記憶される、所謂フローティングゲートトランジスタを用いて形成される。フローティングゲートは、導電性材料、代表的にはポリシリコンであり、それは酸化物、或いは他の絶縁材料の薄い層によってトランジスタのチャネルから絶縁され、また絶縁材料の第２の層によって、トランジスタの制御ゲート或いはワードラインから絶縁される。
【０００３】
データがフローティングゲートをチャージ或いはディスチャージすることによってメモリセルに記憶される。フローティングゲートは、ゲート及びソース又はドレイン間に大きな正の電圧を確立することによってFowler-Nordheim(FN) トンネリングメカニズム(tunneling mechanism) によってチャージされる。これによって、電子は薄い絶縁体をとおしてフローティングゲートへ注入されるようになる。代わりに、アバランシェ注入メカニズムがセルのチャネルにおいて高エネルギー電子を誘起する電位を与えることによって用いられることもできる。この電子は絶縁体を横切ってフローティングゲートに注入される。フローティングゲートがチャージされると、メモリセルのチャネルを導通するようにするスレッショルドが読み取り動作中にワードラインに与えられた電圧以上に増大される。従って、チャージされたセルが読み取り動作中にアドレスされると、セルは導通しない。セルの非導通状態はセンス回路の極性に依存して、バイナリー１または０として判断される。
【０００４】
フローティングゲートは、反対のメモリ状態を確立するためにディスチャージされる。この機能は、トランジスタのフローティングゲートとソースまたはドレイン間、またはフローティングゲートと基板間のＦＮトンネリングによって一般に行われる。例えば、フローティングゲートは、ドレインがフローティング電位を外れている間、ソースからドレインへ大きな正の電圧を確立することによって、ソースをとおしてディスチャージされる。
フラッシュメモリのための一般のアーキテクチャは仮想接地のビットライン構造である。仮想接地アーキテクチャにおいて、隣接メモリセル列のトランジスタは行の１つのトランジスタのソースと隣接する行の他のトランジスタのドレイン間でビットラインを共有する。行当たりの専用化されたビットライン対の必要性が除去される。アレイにおけるあらゆるメモリセルはそれに接続されたワードラインとビットラインへ適切な電圧を印加することによって、プログラムされ或いは読み取られることができる。特に、アドレスされたメモリセルの状態はそれに接続されたビットラインによって、そのソースとドレインを通して流れる電流を検知することによって決定される。ソースとドレインのビットラインによって必要とされる面積を更に減少するために、それらは、埋め込まれた拡散ビットラインとして注入されることができる。
【０００５】
フラッシュメモリにおける埋め込まれたビットラインの仮想接地アーキテクチャの欠点は、プログラムされたり、読み取られたりするセルでビットラインとワードラインを共有することによる隣接セルの望ましくない妨害／プログラムの問題である。セルのプログラミング中に、隣接セルはＦＮトンネリングや熱い電子の注入に影響を受けやすい。これは、受入れ難いメモリ損失を生じる。セルの読み取り中に、隣接セルは、セルの読み出し特性を低下する漏洩電流を受ける。妨害問題に対する従来のアプローチ（手法）は、各々のトランジスタのソースとドレインを非対称にドープすることである。この非対称ドーピングは妨害問題を解決するが、ビットライン抵抗を増大するという欠点を有している。代わりに、ビットライン抵抗の増大は、ビットラインの導電性、電力消費およびメモリアレイのスピードに影響を与える。
【０００６】
フラッシュメモリの設計の主な挑戦は、妨害抵抗を維持しているが、プログラムスピードを増進することである。アレイサイズの更なる減少を実現するために、ビットライン抵抗を増大することを含まない妨害問題への新しい解決を見つける必要がある。
【０００７】
【発明の概要】
本発明は、不揮発性半導体メモリデバイス及びその製造方法を提供する。半導体基板上のフローティングゲートコアと共に半導体基板に非対称に配置されたソースとドレインが整列されるメモリセルが開示される。セルのソース側で、ソース拡散は熱酸化物のエンクローチメントを越えて広がらず、従って、エンクローチメントの厚い酸化物によってフローティングゲートコアから分離される。この厚い酸化物は、ソース側で電子のトンネリングを最小にする。ドレイン側で、ドレイン拡散は熱酸化物のエンクローチメントを越えて拡散し、従って薄いトンネリング誘電体によってフローティングゲートコアから分離される。フローティングゲートへのドレイン拡散からの電子トンネリングは減じない。ソースとドレインの拡散の非対称配置の結果として、ソースとドレインの拡散の平均ドーパント密度は従来の非対称にドープされたセルによけるよりも大きい。メモリは、プログラムされ、消去され、又は読み取られるものに隣接するセルの妨害を減少する一方で、メモリセルのプログラミング、消去および読み取り動作に影響を与えることができる。
【０００８】
上述のことを達成するために、メモリが半導体基板上に設けられる。誘電体が半導体基板上に設けられる。第１と第２の側を有するフローティングゲートコアが誘電体上に設けられる。熱酸化物領域がフローティングゲートコアの第１と第２の側に隣接する半導体基板上に設けられる。熱酸化物領域はフローティングゲートコアの第１と第２の側の誘電体に対称なエンクローチメントを有する。第１の拡散領域は、フローティングゲートコアの第１の側と共に整列され、フローティングゲートコアの第２の側に向かって、対称のエンローチメントを越えて延びる。第１の拡散領域は、第１の誘電体によってフローティングゲートコアから分離される。第２の拡散領域は、フローティングゲートコアの第２の側と共に整列され、対称のエンクローチメントによってフローティングゲートコアから分離される。
【０００９】
本発明のより一般的な実施形態において、複数の仮想接地ビットラインは、メモリセルの行と列としてレイアウトされた、メモリアレイにおけるメモリセルの隣接する列をリンクする。各々のメモリセルは単一のフローティングゲートトランジスタを有する。第１の誘電体が半導体基板上に設けられる。列と行に配列されたフローティングゲートコアのアレイが誘電体上に設けられる。複数の熱酸化物がフローティングゲートコアの対応する第１と第２の列間で半導体基板上に形成される。熱酸化物は、第１と第２の列の下の誘電体に対称なエンクローチメントを形成する。複数の第１の拡散領域は、第１と第２の列間で第１の側に整列され、第２の列の下の対称なエンクローチメントの下で第２の側へ延びている。複数の第１の拡散領域は、誘電体によって、第２の列のフローティングゲートコアのアレイから分離される。
【００１０】
複数の第２の拡散領域が第１と第２の間の第１の側に整列され、第１の列の下の対称なエンクローチメントの下で第２の側に延びる。複数の第２の拡散領域は第１の列の下の対称なエンクローチメントによって、第１の列のフローティングゲートコアのアレイから分離される。分離層がフローティングゲートコアのアレイ上に設けられる。複数のワードライン導体がフローティングゲートコアのアレイの各行上に設けられる。このワードライン導体は、分離層によってフローティングゲートコアのアレイから分離される。このワードライン及びコアはフローティングゲートトランジスタの複数の行を形成する。複数の選択回路がワードライン導体と拡散に接触する。選択回路は、プログラムするためにワードライン導体および選択された対の第１と第２の拡散領域への電流をスイッチする。隣接セルに仮想接地ビットラインへの非対称なソースとドレインの接続を与えることによって、隣接セルとセルの列間の妨害条件が実質的に減少されるセルとアレイが開示される。
【００１１】
更に、非対称なメモリセルを有する不揮発性の仮想接地メモリセルのための製造方法は以下のステップを有する。誘電体が第１の導電型の半導体基板上に形成される。次に、フローティングゲートコアの第１と第２列が誘電体上に形成される。その後第１のドーパントが第１のドーパントストリップに沿って注入される。この第１のドーパントストリップは、第２の列の隣に配列され、第１の列から偏位される。第１のドーパントは第１の導電型と反対の第２の導電型を有する。次に、フローティングゲートの側壁がフローティングゲートコアに隣接して形成される。その後、第２のドーパントが第２のドーパントストリップに注入される。第２のドーパントは、第２の導電型を有する。続いて、熱酸化物がフローティングゲートコアの第１と第２の列間に形成される。熱酸化物の形成の結果として、対称の酸化物エンクローチメントが第１と第２の列のフローティングゲートコアの下に形成される。第１のドーパントは、誘電体によって、フローティングゲートコアの第２の列から分離され、第２のドーパントは、対称な酸化物エンクローチメントによって、フローティングゲートコアの第１の列から分離される。最後に、制御ゲートの誘電体と制御ゲートがメモリデバイスを完成するために形成される。
【００１２】
本発明の製造方法は、薄いトンネリング領域による第１の側上で、およびトンネリングに抵抗性のある厚い酸化物領域による他の側上で仮想接地ビットラインから分離されるメモリセルを生じる。この配列は、ワードラインとビットらいんを共有するセルのプログラミングから生じる妨害条件に耐えるセルを作成する。前述の方法も自己整合するドーパント注入に対して提供する。
本発明の他の特徴および利点は、図面、詳細な説明及び請求項を検討することによって理解されるであろう。
【００１３】
【実施の形態】
本発明の好適な実施の形態の詳細な説明が図面を参照してなされる。単一トランジスタのフローティングゲートメモリセルを有するメモリアレイの使用に適したトランジスタが開示されている。このトランジスタは、ソースまたはドレイン側の一方がトランジスタをプログラムしたり、消去したりするための電気的に好適な側になる非対称なソースおよびドレイン構造を有する。この特徴は、図２に関して説明されるように、メモリアレイにおいて優れている。ソースおよびドレイン側の異なるドーパント密度に頼る従来の非対称なトランジスタと違って、本発明の特徴は、ドーパント密度よりむしろ、非対称が拡散位置から大きく生じるトランジスタを提供する。
【００１４】
トランジスタのフローティングゲートの下での非対称なソースとドレインの配置はプログラミングおよび消去がフローティングゲートの下で最も遠くへ延びるソースまたはドレイン拡散の一方を横切って得られるようにし（オーバラップ拡散）、一方フローティングゲートの下に最小限に延びるソースまたはドレイン拡散の他方において電子のトンネリングを最小にする（アンダーラップ拡散）。本来的に、この非対称は、ソース側がプログラムと消去動作に対してドレインより可能性のある通路を与えるという結果を伴って、反転されることができる。
プログラミングと消去動作のための好適な側に関して、トランジスタのバイアスはフローティングゲートの反対側に形成された対称のバーズビークエンクローチメント(bird's beak encroachment)によって更に増進される。オーバラップ拡散はバーズビークエンクローチメントを越えて薄いトンネリング酸化物まで延びる。従って、オーバラップ拡散からフローティングゲートまでの電子トンネリングは弱められない。逆に、アンダーラップ拡散は、フローティングゲートからアンダーラップ拡散を完全に分離するエンクローチメントの厚い酸化物によって最小化される。
【００１５】
ソースとドレイン拡散の非対称は配置の結果として、非対称なソース／ドレインのドーパントレベルに対する必要性が減少される。その結果、一般的に平均的な高ドーパント密度がソースとドレインに用いられることができる。従って、本発明のトランジスタがソースとドレインによって単一のビットラインに結合されると、平均的なドーパント密度、従ってビットラインの導電性は、従来の非対称にドープされたトランジスタの場合より高い。
トランジスタは、ＦＮトンネリングおよび熱い電子注入を含むが、それに限定されない、あらゆる多くの方法によってプログラムされ、消去される。ドーピングプロフィールにおける極端な非対称を有するソースとドレイン領域から生じるビットラインの抵抗の有害な増加は必要とされない。本発明の非対称なトランジスタは、フローティングゲートメモリアレイの密度とプログラミングスピードを増加し、一方妨害条件の可能性を減少する。
【００１６】
オーバラップとアンダーラップ拡散を有するセル
図１は、オーバラップ／アンダーラップのソース／ドレイン拡散を有する本発明のトランジスタの実施形態の詳細な断面図を示す。フローティングゲートコア１００がトンネリング誘電体１０２によってｐ型基板１０４から分離される。フローティングゲートコアは、ドレイン側壁１０６ａとソース側壁１０６ｂ間に配置される。これらの側壁とコアは、結合キャップ１０８によって覆われている。この結合キャップは、インターポリ誘電体(inter-poly dielectric) １１０によって制御ゲート／ワードライン１１２から分離される。フィールド酸化物１１４ａは、段階に分けられたドレイン拡散からフローティングゲートの結合キャップと側壁１０６ａを分離する。フィールド酸化物１１４ｂは、ソース拡散からフローティングゲートの結合キャップと側壁１０６ｂを分離する。フィールド酸化物１１４ａ−ｂは、熱成長され、ドレインとソース側上にそれぞれフローティングゲートコアの下に、対称なバーズビークエンクローチメント１１６ａ−ｂを与える。チャネル領域１２２は、ソースとドレイン拡散間に画定される。
ドレイン拡散は、ｎ⁺拡散１１８ａとn ^-拡散１１８ｂから形成される。このドレイ拡散１１８ａ−ｂは、双方バーズビークエンクローチメント１１６ａをオーバラップし、薄いトンネル領域１２４ａへ延びる。ソース拡散は、ｎ型ドーパント１２０である。このソース拡散は、バーズビークエンクローチメント１１６ｂをオーバラップする１２４ｂ。エンクローチメントの厚い酸化物は、フローティングゲートコアからソース拡散の全体を分離し、それにより、セルのソース側上でフローティングゲートへ、およびフローティングゲートから電子のトンネリングを最小にする。
【００１７】
アレイアーキテクチャ
図２は、仮想接地アーキテクチャにおける、本発明のオーバラップ／アンダーラップのソース／ドレイントランジスタを利用するメモリアレイの概略図である。仮想接地アーキテクチャにおいて、メモリセルの隣接列は単一のビットライン上でソースおよびドレインを共有する。メモリセルの二次元アレイは、フローティングゲートトランジスタ２００，２０２，２０４，２０６を配列することによって行と列に形成される。図２に示されるように、右の列はトランジスタ２００と２０６を有し、左の列はトランジスタ２０２と２０４を有する。アレイの第１行はトランジスタ２０２と２００を有する。アレイの第２行はトランジスタ２０４と２０６を有する。トランジスタ２００と２０６のソースは、仮想接地の埋設された拡散ビットライン２１６に接続される。トランジスタ２００と２０６のドレイン、およびトランジスタ２０２と２０４のソースは、埋設された仮想接地のビットライン２１２に接続される。トランジスタ２００と２０２のゲートは、ワードライン２０８に接続される。トランジスタ２０４と２０６のゲートはワードライン２１０に接続される。
Ｘ−Ｙアドレッシングシステムは、ワードライン２０８と２１０およびワードラインがＸ軸上で選択するメモリセルの行によって、またビットライン２１２─２１６およびビットラインがＹ軸上で選択するメモリセルの列によって影響される。例えば２０２のメモリセルがアドレスされると、ビットライン２１２と２１４のそれぞれによって、適切な電圧がそのドレインとソースへ、またワードライン２０８を介してその制御ゲートへ与えられる。このようにして、アレイにおけるすべてのセルはプログラミング、消去および読み取り動作のために個別にアドレスされる。
図１に示されるように、各々のトランジスタは、プログラミングがドレイン側でのみ行われるように構成され、それにより、プログラムされまたは消去されるものに隣接されるセル上で妨害条件を阻止する。このセル構造は、図２に示された埋設された仮想接地配列のようなコンパクトなメモリアーキテクチャに最も有利に用いられる。
【００１８】
プログラム妨害
仮想接地アーキテクチャにおいて、図２に示されるもののように、生じる妨害問題はプログラム妨害と呼ばれる。用語“プログラム妨害(program disturb) ”は、フローティングゲートの電荷の減少、従って、プログラムされたセルとワードラインおよびビットラインを共有するセルのプログラミングから生じるメモリに記憶されたビットの可能な変造を意味する。例えば、トランジスタ２００がプログラムされるべきときに、負の電圧がワードライン２０８上に与えられる。正の電圧がトランジスタ２００のドレインに結合されるビットライン２１４に与えられ、ビットライン２１２と２１６はフローティングである。これらの状態の下で、電子はトランジスタ２００のフローティングゲートから反発され、ビットライン２１４に引きつけられる。これは、セルの蓄積された電荷に相当して、論理状態を変化する。トランジスタ２０２とトランジスタ２００の制御ゲートは、双方ワードライン２０８に接続されている。従って、トランジスタ２００のプログラム中に、トランジスタ２０２の制御ゲートも負の電圧状態に置かれる。更に、トランジスタ２０２のソースはビットライン２１４に接続され、従って、正の電圧状態に置かれる。もし、トランジスタ２０２のソースがトランジスタ２００のドレインより少ない有利なプログラミングパスを備えないなら、電子は、トランジスタ２００のプログラミング中にトランジスタ２０２のゲートから除かれるであろう。もし、充分な電荷がフローティングゲートトランジスタ２０２から除かれて、トランジスタ２０２上に蓄えられた電荷の量に相当する論理状態を変えるなら、ゲート妨害が生じる。しかし、電子のトンネリングを最大にするオーバラッピングのドレイン接合と電子のトンネリングを最小にするアンダーラッピングのソース接合とにより、本発明のセル構造はプログラム妨害問題を少なくする。
【００１９】
従来の仮想接地ビットライン
図３（Ａ），図３（Ｂ）は、従来の２つの埋設されたビットラインアーキテクチャを示す部分的断面図である。図３（Ａ）は、対称なソースとドレインのｎ⁺型ドーパント拡散を有するセル構造を示す。図３（Ｂ）は、セルのソースとドレイン側に非対称のドーパント拡散を有するセル構造を示す。
図３（Ａ）は、フローティングゲートセルの部分的断面図である。フローティングゲートセル３００は、トンネル酸化物３０２によってｐ型基板３０４から絶縁分離されている。チャネル領域３０８は、埋設されたｎ⁺ソース拡散３１０と埋設されたｎ⁺ドレイン拡散３０６間の基板に画定されている。熱成長フィールド酸化物３１２ａ−ｂは、ドレインとソース拡散をそれぞれ覆っている。このセル構造は、ソースとドレイン側が電子のトンネリングに対して、等しい好適な径路を与えるので、仮想接地アレイに用いられるとき、妨害条件を受ける。
図３（Ｂ）は、非対称のソースとドレインのドーパント拡散を有するトランジスタの部分的な断面図である。フローティングゲートコア３００は、トンネリング誘電体３０２によってｐ型基板３０４から絶縁分離されている。ドレイン拡散３１４は高ドープされたｎ⁺型拡散領域を有する。ソース拡散３１６は軽くドープされたｎ^-型拡散領域を有する。チャネル領域３０８はソースとドレイン拡散間に画定される。熱成長フィールド酸化物３１２ａ−ｂは、ドレインとソース拡散領域をそれぞれ覆っている。
図３（Ｂ）に示された非対称な拡散は、仮想接地ビットラインメモリアレイに使用するのに適したセル構造を備える。妨害問題は、ドレイン側と比較して、セルのソース側でドーパント密度を非常に低下することによって最小化される。ドーパント密度を低下することによって、電子の通過に対する抵抗が増大され、妨害問題は減少される。この妨害問題を最小にする従来のアプローチに対する欠点は、ビットライン抵抗とアレイのプログラミング時間は、セルのソース側での最小のドーパント密度のために、減少される。
【００２０】
オーバラップ／アンダーラップトランジスタのための製造ステップ
図４−図８は、非対称に配置されたソースとドレインを有するトランジスタの製造ステップのための好適な実施形態の図２の[A-A] 線に沿った断面図である。製造技術は、オーバラップしている埋設された拡散によって、セルのソースまたはドレイン側の一方に形成されたトンネル領域を有するセルを生成する。このセルは、ＣＭＯＳ金属、二重ウエル（アレイにおける１つのウエル、周辺回路に対する第２のウエル）および二重ポリ技術を用いて、製造される。図４は、初期の形成ステップを示す。Ｖ_t調節後、トンネリング酸化物４０２がｐ型基板４００上に成長される。次に、ポリシリコン層がトンネリング酸化物上に堆積される。その後、シリコン窒化物の層が堆積される。その構造は、フローティングゲートのストリップ４０４ａ−ｃとそれぞれのシリコン窒化物のキャップ４０６ａ−ｃをそれぞれ画定するためにマスクされまたパターン化される。
図５において、ホトレジストマスク５００ａ−ｂがフローティングゲートストリップ４０４ａ−ｂのソース側上にそれぞれ配置されている。次に、フローティングゲートストリップ４０４ｂ−ｃの各々に対してドレインを形成するために、ｎ型ドーパント注入が用いらる。拡散はヒ素および選択的にリンイオンを有し、上部のｎ⁺型拡散５０２ａ−ｂと下部のｎ^-型拡散５０４ａ−ｂをそれぞれ形成する。拡散するリンイオンが速ければ速いほど、基板をより深く貫通し、それにより、上部のｎ⁺型拡散５０２ａ−ｂの下に下部のｎ^-型拡散５０４ａ−ｂを形成する。ｎ⁺注入のための注入ドーズ量は約４−９×１０¹⁵イオン／cm²である。ｎ^-注入のための注入ドーズ量は約２−４×１０¹⁴イオン／cm²である。フローティングゲートストリップ４０４ｂに対するドレイン拡散は、拡散５０２ａと５０４ａから形成される。フローティングゲートストリップ４０４ｃに対するドレイン拡散は、拡散５０２ｂと５０４ｂから形成される。
【００２１】
図６に示されるように、側壁６００ｂ，６０２ａ−ｂおよび６０４ａがフローティングゲートストリップの側に形成されている。側壁６００ｂはフローティングゲートストリップ４０４ａのソース側に形成されている。側壁６０２ａ−ｂはフローティングゲートストリップ４０４ｂのドレインとソース側にそれぞれ形成されている。側壁６０４ａはフローティングゲートストリップ４０４ｃのドレイン側に形成されている。これらの側壁は、フローティングゲートストリップに接触する誘電体材料を有する。側壁の形成プロセスは、側壁の所望の幅に相当する厚さを有する酸化物層の化学気相堆積法の堆積（ＣＶＤ堆積）を含む。このＣＶＤ堆積の後に、側壁を除く酸化物層の全ての部分が除去される異方性エッチングが続く。好適な実施の形態において、側壁は幅が0.05μm から0.10μm である。次に、ｎ型ドーパントが側壁間の領域に注入される。ｎ型注入のための注入ドーズ量は約２−３×１０¹⁵イオン／cm²である。ｎ型拡散６０６ａは側壁６０２ｂと６０２ａ間に形成される。これらのソースとドレイン拡散のフローティングゲートコアからのソースとドレイン拡散の分離は、後に説明される熱酸化物形成と打ち込みステップにおいて、これらの拡散がフローティングゲートストリップをオーパラップおよびアンダーラップする相対的な程度を決定する。
【００２２】
図７において、側壁間のトンネリング酸化物４０２の露出された部分の熱酸化が行われる。その結果、熱酸化物領域７００ａ−ｂは、埋設されたソースとドレイン拡散上に形成されている。熱酸化物領域７００ａは、ソース拡散６０６ａおよびドレイン拡散５０２ａと５０４ａ上に形成される。熱酸化物領域７００ｂは、ソース拡散６０６ｂおよびドレイン拡散５０２ｂと５０４ｂ上に形成される。これらの熱酸化物の形成プロセスは２つの効果を有する。第１に、対称なバーズビークエンクローチメントがフローティングゲートストリップのソースとドレイン側に形成される。言及されたように、バーズビークエンクローチメント７０４ａは、フローティングゲートストリップ４０４ｂと４０４ａのドレイン側に形成される。対称なバーズビークエンクローチメント７０４ｂは、フローティングゲートストリップ４０４ｂのソース側に形成される。第２に、酸化物領域の形成中に、ソースとドレイン拡散は、垂直と水平の双方に基板に打ち込まれる。打ち込みの程度は、側壁の幅、熱酸化温度および熱酸化時間の関数である。
【００２３】
熱酸化物の形成プロセスは、バーズビークエンクローチメント７０４ａをオーバラップ７０２ａするドレイン拡散５０２ａと５０４ａを生じる。ｎ型ソースとｎ⁺ドレイン拡散の接合の深さは、熱打ち込み後、全て０．２−０．３μｍである。任意のｎ^-ドレイン拡散は熱打ち込み後、約０．３−０．４μｍである。ソース側で、ソース拡散６０６ｂは、７０２ｂ，バーズビークエンクローチメント７０４ｂにオーバラップする。ドレイン側でのオーバラップは、フローティングゲートストリップ４０４ｂへ、およびフローティングゲートストリップ４０４から電子の通路に対して薄いトンネリング誘電体４０２を通して通路を与える。逆に、アンダーラップしたソース拡散は、対称なバーズビークエンクローチメント７０４ｂの比較的厚い酸化物によって、フローティングゲートストリップから分離される。この厚い酸化物は、セルのソース側でトンネリングの量を減少する。チャネル領域７０６は、セルのソースとドレイン領域間に画定される。
【００２４】
図８に示されるように、トランジスタ２００が参照されるメモリセルの形成は完成される。ポリシリコンを含むフローティングゲートの結合キャップ８００ａ−ｃがフローティングゲートストリップ４０４ａ−ｃ上にそれぞれ堆積される。各々の結合キャップはトランジスタのゲート結合割合を増大する。インターポリ誘電体８０２、例えば酸化物−窒化物−酸化物（ＯＮＯ）は、フローティングゲートの結合キャップとフィールド酸化物領域７００ａ−ｂを覆い、制御ゲート／ワードラインが形成されるポリシリコン層からこれらを絶縁する。メモリセルの形成は、ワードラインを形成するためにポリシリコン層の、および個々の単一のトランジスタメモリセルを形成するために、フローティングゲートストリップ４０４ａ−ｃのパターニングおよびエッチングで完成される。言及したように、トランジスタ２００は、ワードライン／制御ゲート２０８のフローティングゲートストリップ４０４ｂ、フローティングゲートの結合キャップ８００ｂ、フローティングゲートの側壁６０２ａ−ｂ、およびドレイン領域６０６ｂと５０２ａ，５０４ａをそれぞれ有する。仮想接地埋設ビットライン２１４はソース拡散６０６ａと埋設されたドレイン拡散５０２ａと５０４ａを有する。埋設されたビットライン２１６は、埋設されたソース拡散６０６ｂおよび埋設されたドレイン拡散５０２ｂと５０４ｂを有する。
【００２５】
図９は、図８に示された側壁、拡散およびバーズビークエンクローチメントの大きさを示す。フローティングゲートコア４０４ｂ−ｃは、それぞれの隣接する側壁６０２ｂと６０４ａによって示されている。側壁の間隔はＬｓｓとして参照される。側壁の幅はＬｓｗとして参照される。各フローティングゲートコアのエッジから測られた、フローティングゲートコアの下にあるバーズビークエンクローチメントはＬｅとして参照される。各フローティングゲートコアのソース側から測られた、フローティングゲートコアの下にあるｎ型ソース拡散の長さは、Ｆｄｎとして参照される。各フローティングゲートコアのドレイン側から測られた、フローティングゲートコアの下にあるｎ⁺ドレイン拡散の長さは、Ｆｄｎ⁺として参照される。各フローティングゲートコアのドレイン側から測られた、フローティングゲートコアの下にあるｎ^-ドレイン拡散の長さは、Ｆｄｎ^-として参照される。
【００２６】
ソースとドレインに対する横の拡散打ち込みの長さは同等である。ドレイン側で、横の拡散打ち込み長さは、図９に示されるように、フローティングゲートコア４０４ｃのエッジから測られる。ソース側では、横の拡散長さは、側壁６０２ｂのエッジから測られる。図６に関連して上述されたように、ｎ型ソース拡散は側壁の形成後に注入される。従って、ソース側拡散の注入長さＬｄｎは、側壁幅Ｌｓｗとフローティングゲートコアの下にあるソース拡散の長さＦｄｎの合計である。打ち込み拡散長さは熱酸化時間と温度によって制御される。長い熱時間と低い温度は、長いバーズビークエンクロートメントＬｅおよび短いソースとドレインの打ち込み長さＬｄｎとＬｄｎ^-に相当する。短い熱時間と高い温度は、短いバーズビークエンクロートメントＬｅおよび長いソースとドレインの打ち込み長さＬｄｎとＬｄｎ⁺に相当する。
【００２７】
フローティングゲートの結合キャップ８００ｂ−ｃおよび任意のｎ^-ドレイン拡散５０４ｂを有する、図９に示されたセル構造の代表的な寸法は以下のとおりである。フローティングゲートコアの幅は０．３５μｍである。フローティングゲートコア４０４ｂ−ｃ間の中央から中央までの間隔は０．８５μｍである。側壁分離Ｌｓｓは０．２２μｍである。側壁の幅Ｌｓｗは０．０９μｍである。バーズビークエンクローチメントの長さＬｅは０．０６μｍである。ｎ型ソース拡散の長さＦｄｎは０．０３μｍである。ソース側の拡散打ち込み長さＬｄｎは０．１２μｍである。ｎ⁺ドレイン拡散の長さＬｄｎ⁺は０．１２μｍである。ｎ^-ドレイン拡散の長さＬｄｎ^-は０．１３μｍである。もし、任意のｎ^-注入５０４ｂおよび／またはフローティングゲートコアの結合キャップ８００ｂ−ｃが省略されるなら、デバイスの寸法を、更に減少することができる。
【００２８】
上述のように、オーバラップとアンダーラップの拡散領域を有するトランジスタは、高密度、高プログラミングスピードを有し、およびプログラミング妨害のないメモリセルを形成するために利用され得る。トランジスタは、スループットにおける関係した減少を伴う大きな角度傾斜のイオン注入を必要とするよりむしろ標準の拡散技術を用いて製造される。
本発明の好適な実施形態の上述の記載は、説明のためになされたものである。本発明を開示された正確な形状に限定すべきでない。明らかに、多くの変更や均等な配列がこの分野の当業者にとって明らかであろう。従って、この分野の通常の知識を有するものは、全ての均等な構造は請求項おびそれらの均等のものの範囲に含まれるべきである。
【図面の簡単な説明】
【図１】非対称なフローティングゲートメモリセルの第１の実施形態の断面図である。
【図２】仮想接地セルのレイアウトを用いるメモリアレイの回路図である。
【図３】（Ａ）、（Ｂ）は従来のビットラインの形成技術を概略示す部分的断面図である。
【図４】図２のＡ−Ａ線に沿った断面図で、非対称の、オーバラップ／アンダーラップのソースとドレインを有するメモリセルの製造ステップを示す。
【図５】図２のＡ−Ａ線に沿った断面図で、非対称の、オーバラップ／アンダーラップのソースとドレインを有するメモリセルの製造ステップを示す。
【図６】図２のＡ−Ａ線に沿った断面図で、非対称の、オーバラップ／アンダーラップのソースとドレインを有するメモリセルの製造ステップを示す。
【図７】図２のＡ−Ａ線に沿った断面図で、非対称の、オーバラップ／アンダーラップのソースとドレインを有するメモリセルの製造ステップを示す。
【図８】図２のＡ−Ａ線に沿った断面図で、非対称の、オーバラップ／アンダーラップのソースとドレインを有するメモリセルの製造ステップを示す。
【図９】図８に示す側壁、拡散、およびバーズビークエンクローチメントに対する寸法を示す。

Claims

不揮発性の非対称メモリセルを有する仮想接地セルアレイを製造する方法であって、
第１の導電型によって特徴づけられる半導体基板を覆う誘電体を形成するステップと、
前記誘電体上にフローティングゲートコアの第１と第２の列を形成するステップと、
第１と第２の列の各フローティングゲートコアをシリコン窒化物で覆うステップと、
前記第１の列に隣接する誘電体上で、前記シリコン窒化物上にマスクをパターン化し、且つ前記第２の列に隣接する前記誘電体を露出するステップと、
前記露出した誘電体の下の前記半導体基板に前記第１の導電型とは反対の第２の導電型を有する第１のドーパントを拡散するステップと、
前記拡散後にパターン化されたマスクを除去するステップと、
誘電体材料を用いてフローティングゲートコアの側壁を形成するステップと、
前記フローティングゲートコア及び側壁をマスクとして前記半導体基板に第２の導電型を有する第２のドーパントを注入するステップと、
酸化物のエンクローチメントが第１と第２の列の各フローティングゲートコアの下に形成され、第１のドーパントは、前記誘電体によって各フローティングゲートコアの第２の列から分離され、且つ前記第２のドーパントは、前記酸化物のエンクローチメントによって各フローティングゲートコアの第１の列から分離されるように、フローティングゲートコアの第１と第２の列間に熱酸化物を形成するステップと、
制御ゲートの誘電体と制御ゲートの形成を完成するステップ、
を有することを特徴とする方法。
前記露出した前記誘電体の下の前記半導体基板に第１のドーパントを拡散するステップは、更に前記第１のドーパントと第１のドーパントより大きな拡散速度によって特徴づけられる第３のドーパントを拡散するステップを有することを特徴とする請求項１に記載の方法。
前記第１のドーパントは、ヒ素を含むことを特徴とする請求項１に記載の方法。
前記第２のドーパントは、ｎ型材料であることを特徴とする請求項１に記載の方法。
前記第１のドーパントは、ヒ素を含み、前記第２のドーパントは、ｎ型材料であり、前記第３のドーパントは、リンを含むことを特徴とする請求項２に記載の方法。