TW503528B - Semiconductor device - Google Patents

Description

503528 五、發明説明（1 發明背景 本發明係關係到一半導體記憶體，其包含位於一半導體 基板中之一非揮發性記憶格，各記憶格包含位於該基板中 之一源極區域，一汲極區域以及一位於源極區域與汲極區 域間之一通道區域，並且包含位於該基板上為一浮動閘極 絕緣層之通道區域所隔開之一浮動閘極，一選擇閘極（鄰 近於該浮動閘極且為一選擇閘極絕緣層自通道區域處隔 開）’以及由一控制閘極絕緣層自浮動閘極處隔開之一控 制閘極β 非揮發性记憶袼（NVM)係被使用於EEPROM (可抹除程 式化唯讀記憶體）*FlashR〇M (快閃唯讀記憶體）的應用中 ，包含NVM格（各含有一電晶體）之如此的一個半導體裝置 係自美國專利申請號碼us 5612237中為眾所周知，於如此 的-個1TNVM格中一第一與一第二電極(已知為源極與 及極）备、开^成於P-型石夕（p-Si)基板上，位於該二電極間之 一絕緣層係形成於該p _型矽基板上以便絕緣該源極與汲極 間之通迢區域’-浮動閘極係形成於該絕緣層i , 一控制 閘極形成於浮動閘極構造上以便控制電晶體。 士為熟I於忒技藝者所周知般，如上述般的一個結構中 ，该浮動閘極可藉由來自其下㈣的電子於_為人所知的 熱-電子-射入的製程加以電氣式地充電，由於該浮動閘極 的絕緣，該電子遂於浮動閘極中被捕獲。 4:，閘極的潛勢係由浮動閘極以及控制閘極上所捕獲 的電荷里所控制’於該浮動閘極上一負電荷的出現改變了 4 · X297 公" f紙張尺度適財_家鮮 503528 電晶體的導電性，其飞用於半導體非揮發記憶格中，一半 導體記憶裝置内之電路可決定記憶袼的邏輯狀態（“〇，，， “1”）。 j而β已知的半導體裝置的一個缺點在於籍由來自該浮 動閘極的電荷發射所進行的記憶袼抹除可導致過度抹除而 使#動Μ極充電為正’如果後續不再加以充電則會造成位 兀線漏電，即會保持在低臨界電壓狀態。 為熟習於該技藝者所周知般，為了克服此問題，包含二 電日日粗之2T NVM §己憶袼係加以應用於半導體非揮發記憶 裝置中2T NVMf£憶袼係由-浮動閘極電晶體(如於一 1T記憶袼中所發現者般）與一存取電晶體串聯所組成，額 外的優點係為相當低的讀取電壓以及降低在程式化，抹除 與讀取期間的失敗敏感性，包含—2T NVM記憶袼之如此 一半導體裝置係自美國專利申請號碼us 5,〇4ι，886 , 5,〇73,513，5,293,328 , 5,583,81 1 與 5,91Qs912 以及自 w〇 99/13513中為眾所周知，於自美國專利申冑號碼吡 5,910,912中為眾所周知的2T财觀憶袼中，位於源極與 汲極間之一絕緣層係形成於一 p _ y基板上以便產生一通道 區域，於此絕緣層上形成二閘極，即一選擇閘極與一浮動 閘極，其係以一絕緣侧壁加以分隔，二閘極皆為一浮動閘 極所覆蓋，於此構造上形成一控制閘極，其覆蓋整個浮動 閘極與部份選擇閘極，該選擇閘極與浮動閘極兩者皆加以 形成作為側壁間隔物，因此由該選擇閘極與浮動閘極=^ 成的構造之尺寸係小於以光學微影方式所可獲得的尺寸$ -5 本紙張尺度適用中國國家標準(CNS) A4規格(210X297公釐） 訂

五、發明説明（3 ) 然而此2T NVM記憶袼構造的記怜 ^ * 隱格尺寸仍為微影處理所 於美國專利申請案號碼US 6,011，725中，揭露了 一非揮 發性EEPROM，其可將：位元的f訊儲存在位於兩個二氧 化石夕層間之-非導電式電荷捕捉介電層（例如氮切）中。 發明概要 限’由於在u微影步驟中所觀察到的對正精度以便在 浮動閘極上以及在部份的選擇閘極上形成控制閘極，故需 要-種構造的重疊，並且通常要容許構造上某種程度的額 外過大尺寸，由於此考量而且因為該控制閑極的最小尺寸 係為特性尺寸m決定，該記憶格尺寸將大於特性尺寸f， 其係加以定義於此作為微影法（針對—已知的技術水準以 及一已知世代的半導體裝置）所能傳送的最小尺寸。 本發明之一目的在於提供一半導體裝置，於一較佳且姊 實例内包含EEPROM (可抹除程式化唯讀記憶體 FlashROM (快閃唯讀記憶體）型之該半導體裝置的一種半 導體非揮發性記憶體裝置可降低至i F2的一個表面積，其 中該記憶格包含至少一位元與記憶袼尺寸。 於该第一較佳具體實例本發明係關係到_半導體铲 置包含位於一半導體基板争之一非揮發性記憶袼用於儲存 至少一位元，其於該基板中包含一源極區域，一汲極區域 以及一位於源極區域與汲極區域間之一通道區域，並且包 含在該基板上為一浮動閘極絕緣層之通道區域所隔開之一 浮動閘極，一選擇閘極鄰近於該浮動閘極且為一選擇閑極 絕緣層自通道區域處隔開，以及由一控制閘極絕緣層自浮

本紙張尺度適用中國國家標準(CNS) A4規格(210X297公I) 五 、發明説明（4 A7 B7 =極處隔開之-控制閘極，其中該控制閘極係加以製造 =-侧壁間隔物而該浮動問極係為一非導電電荷捕捉介 电層 〇 於此具體實例中，以及於另_呈粬 荷捕捉介電層由-氮切所組成一 非導電電 ^有甚者，於此具體實例中，本發明乃關係到包含如上 疋義之至少兩個相鄰的非揮發記憶格的—個半導體裝置 :至少兩個相鄰的非揮發記憶格係以一實質接地的配置方 式加以排列。 ，如此的-個半導體裝置中，可指定至—位元之一非揮 發δ己憶格的面積箄4 p2沾—* 墓去 * 、寺F的一個表面積，此處的F係加以定 為可為微影方式加以傳送之最小尺寸。 2遠第二較佳具體實例中，本發明係關係到如第以上所 :之一半導體裝置，包含如以及所定義之非揮發性記憶 一少第一與第二次階層，其中該第-次階層包含分享 第選擇閘極線（延伸於第一方向上）的兩個相鄰記憶格 繁2該第二階層包含緊鄰於該第一次階層（位於垂直於該 、%方向的一個第二方向）所配置的另外兩個相鄰記憶袼 :且分享一第二選擇閘極線(延伸於該第-方向上），該第 與第二閘極線係由一薄的絕緣層加以分隔。 :外於該第二較佳具體實例中，本發明亦係關係到一半 =肢裝置’其中該第一次階層的記憶袼係以一實質接地配 置加以棑列，以及該第二次階層的記憶格係以一實質接地 配置加以排列。 本紙張尺度適财目國家標準(CNs)以規格(⑽X撕公爱) 503528

於如此的一個半導體裝置中，可指定至一位元之一非揮 發記憶袼的面積等2 F2的一個表面積。 於一第二較佳具體實例中，本發明亦係關係到一半導體 裝置，其包含以上所定義關係到第一具體實例的一個記憶 格，其用於儲存一第二位元而包含在該基板上為另一浮動 閘極絕緣層自該通道區域處隔開之另一浮動閘極，以及為 另一控制閘極絕緣層自另一浮動閘極處隔開之另一控制閘 極其中《亥另控制閘極係加以製造以便成為一側壁間隔 物而該另一浮動閘極係為另一個非導電電荷捕捉介電層。 此外於此第二具體實例中，本發明亦係關係到一半導體 裝置，其包含以上所定義關係到此具體實例的至少兩相鄰 «己憶格’纟中至少、兩相_記憶袼係以一 f質接地配置加以 排列。 勺知疋至一位元之

裝 於如此的一個半導體裝置中 訂

1¾ Λ憶格的面積等2 F2的一個表面積 於該第四具體實例中，本發明係關係到如第三具體實 中所疋義之一半導體裝置，包含如第三具體實例中所定 之非揮發性記憶格的至少第一與第二次階層，其中該第 次階層包含分享一第一選擇閘極線（延伸於第」方向1) 兩個相鄰記憶袼，而該第二階層包含緊鄰於該第一次階 (位於垂直於該第一方向的一個第二方向）所配置的另夕白卜 個相鄰記憶格並且分享一第二選擇閘極線（延伸於該第 方向上），該第一與第二閘極線係由一薄的絕緣層Ζ以 隔0 4* .............................__

本紙張尺度翻+阪家標準(C_ 格《210X297AtT A7

此外於該第四具體實例中， 置，其中該第一次階層的記憶 排列’而該第二次階層的記憶 以排列。 本發明係闕係到一半導體裝 格係以一實質接地配置加以 袼亦係以一實質接地配置加 於如此的-個半導體裳置中，可指定至一位元之一非揮 發記憶格的面積等於丨F2的一個表面積。 該發明的這些與其他面向自此後所敘述的具體實例及參 照具體實例的說明將變得至為明顯。 簡單圖式示說明 於該圖形中： 圖1概要地顯示了該製程步驟決定了特性尺寸赚之一記 憶格的一個橫剖面； 圖2概要地顯示了形成一控制閘極與一 格之一浮動 閘極的製程步驟後之一記憶格的一個橫剖面； 圖3概要地顯示了一存取閘極形成後之一 格的一個 橫剖面； 圖4概要地顯示了包含如圖3中所顯示的nvm格之一記 憶陣列的一部份之一上視圖； 圖5概要地顯示了由薄絕緣側壁所分隔之叉合存取閘極 的一個橫剖面； 圖6概要地顯示了包含具有一第二較佳具體實例中的叉 合存取閘極的NVM格之一記憶陣列的一部份之_上視圖； 圖7概要地顯示了根據本發明之一第三具體實例之_非 揮發記憶格的一個橫剖面；

圖δ概要地顯示了包含如圖7中所顯示者般的ΝγΜ格之 一記憶陣列的一部份之一上視圖； 圖9概要地顯示了包含具有一第四較佳具體實例中的叉 合存取閘極的NVM格之一記憶陣列的一部份之一上視圖； 圖10概要地顯示了於如圖3中所顯示者般的一個NVM格 内之電子的傳送機構。 圖式詳細說明 裝 本發明提議了-種製造NVM記憶格的方法，該記憶格 最好由位於-實質接地構造内之—氮切陷阱層所組成， 於該最緊密的具韓實例之案例中，每個儲存位元的有效面 積可加以降低M F'為了獲得如此高密度之記憶格該 方法提供了二氧切氮切與二氧切（_層） 之堆疊層以及藉由位於該0Ν0層上之—多晶石夕(p€ly_si)間 隔物所形成之一控制閘極，該控制閘極間隔物係自我對正 平行於汲極線(作用為一位元線），並且亦選擇性地平行於 — NVM記憶格线極線，由多晶石夕（pGly_si)所組成之該存 取閉極線層係自我對正垂直於没極與源極線並且組成該 NVM記憶袼矩陣之字元線。 於後續將敍述-個根據本發明藉由使用已知習知技获中 所知的處理技術以便製造—記憶格矩陣的方法，像是： 法，微影法，反應離子姓料，值入法以及化學機械研磨 法’應瞭解《方法容許使用任何已知的處理技術但該 法決非僅限制於用以製造根據本發明之—矩陣記憶格^ 圖1概要地顯示了該製程步驟決定了特性尺寸㈣之一記 -10- 五、發明説明（8 憶格的一個橫剖面，該 亳微米之一厚度）所霜甚垃」、· 1〇2層（具有例如100 橫剖面的線以又置4 者該Si。2層俤有垂直於圖1之 。=: 刻的—個模式，於模式化中，該仿 2極之特性尺寸F係為微影製程所限，沉積_〇卿3 -㈣…If 毫微米厚⑽層以及 〇宅微未厚的Si〇2姓刻停止層）以覆蓋該多晶石夕基 板1與仿品閘極2，隨後將一多日t M 土 v 隨後將彳阳石夕層（具備例如一50毫微 :厚度)加以沉積於該0N0層3上，在選擇上該多晶 為-種藉由碌植入且(隨後)—退火之 地 以磷加以摻雜，藉由非蓉方6 w 2者就地 n 蝕刻該多晶矽層而形成 間隔物4 ’5，熟習於該技藝之人將明瞭該間隔物4 , 5係相 對於仿品閘極2自我對正，其次植人—^型摻雜物（例如坤 (As)U便形成源極6與汲極7區域，於此製程步驟内，該間 隔物4，5亦加以摻雜，該源極6與汲極7區域係相對於^品 閘極2自我對正，其作用如資植入罩遮，以此方式該該源 極與汲極區域係備有垂直於圖丨橫剖面之一模式化的線。 圖2概要地顯示了形成一控制閘極與一nvm記憶格之一 浮動閘極的製程步驟後之一記憶格的一個橫剖面，首先接 近源極6之左間隔物4係以一罩遮蝕刻方式加以移除，接著 該ΟΝΟ層3與仿品閘極2係在一製程步驟中加以移除，其中 間隔物5與其下的ΟΝΟ層係加以保留，該間隔物$充作一控 制閘極，而該SisNU的ΟΝΟ層係·充當一浮動閘極9 ,該控制 閘極5與浮動閘極9備有垂直於圖2橫剖面之一模式化的線 ’一氮化矽陷阱層於此係加以使用作為浮動閘極，但是可 __ -11 本紙張尺歧财義家鮮(CNS) Α4規格(21GX297公釐) 503528

使用一摻雜多晶矽加以取代，當使用氮化矽時，浮動閘極 必須加以互相隔離，當使用氮化矽時，因氮化物層中電子 的低可動性之故所以不需隔離鄰近的浮動閘極，所以一單 一線性ΟΝΟ層可加以使用於數個鄰近的浮動閘極，一通道 區域10係加以定義於源極6與汲極7區域之間。 圖3概要地顯示了一存取閘極u形成後之一 nvm記憶格 的:個橫剖面，首先一閘極氧化物8 (例如8毫微米厚或較 少）係加以長晶於源極區域6，通道區域1〇與控制閘極5之 上，右該控制閘極5係以一高劑量的砷加以摻雜，而位於 該制閘極5上之氧化物將變得較通道區域1〇上者為厚（例如 20亳微米），一種類似的效應係發生在源極區域6與汲極區 域7之頂部上。接著沉積一 p〇ly-Si.(例如1〇〇毫微米厚）， 此P〇ly-Si層係加以摻雜並且模式化以便充當存取閘極^ , 該存取閘極11係加以模式化以便加以線型化而平行於圖3 的橫剖面。 圖4概|地顯示了包含NVM記憶格之一記憶陣列的一部 份之一上視圖，其中之一係加以顯示於圖3内，控制閘極 線5以及其下的浮動閘極9 (於圖4中不可見）於一個由箭頭 Y所指示的垂直方向上延伸，對於個記憶格之源極6與汲 極7區域亦可在垂直方向上延伸，所以提供了已知為一實 貝接地配置的記憶袼配置，叉合存取閘極線丨〗係在由箭頭 X所指示的一個水平方向上行進，由虛線所描述的正長方 形代表了具有一4 F2的表面積之一 NVM (每記憶格包含一 位元）記憶袼，此處的F係加以定義為仿品閘極2模式化上/

的特性尺寸。 替代上於一第二較佳且雕與 上 憶格面積可藉由將如圖3二;:=儲存位元2 F2的記 供於鄰近汲極區域7處：於其 以用如圖5中所顯示之作為：：桎U間的空間可 夕曰A从 4存取閘極14的一個第二位準 填充，其概要地顯示了由薄絕緣侧壁所分隔 :Q叉合存取閉極的-個橫剖面，此可藉由在歐洲專二;

第si::二3中所揭露之—方法(其可以加以視為根據EPC 弟54(3)，⑷早節中的先前技藝）加以達成該叉 線11與14係由"薄側壁15 (最好為si〇2)加以分隔，該:取 閘極線的節距係由特性尺寸？所給予。 圖6概要地顯示了包含具有如圖5中所顯示的叉合存取閑 極的NVMe憶格之一記憶陣列的一部份之一上視圖，控制 閘極線5以及其下#浮動閘極9於一個由箭頭γ所指示的垂 直方向上涎伸'，叉合存取閘極線丨丨與丨4係在由箭頭χ所指 示的一個水平方向上行進，㈣6中，為虛線所描述的長 方形代表了如圖7中的記憶格所能分配給給予一位元之橫 剖面面積，該記憶格具有一2 F2的表面積，此處的1?係加 以定義為仿品閘極2 (以及存取閘極線丨丨，丨4)模式化上的 特性尺寸。 於第一與第二具體實例中，-位於各NVM記憶袼内之一 序動閘極9係被發現用來儲存記憶袼内之一位元，然而於 本發明之一第三具體實例中，間隔物4與5皆於類似圖2中 503528 A7

所敘述之-製程内加以維持’浮動閑極9, 12與控制閑極5 ，13係加以形成於源極6與汲極7區域處’現在藉由包含二 洋動閘極9，12的各NVM記憶格，則可以每個記憶格儲存 兩個位元，圖7概要地顯示了根據本發明之第三具體實例 之一非揮發記憶格的一個橫剖面。 圖8概要地顯示了包含如圖7中所顯示者般的nvm格之 -記憶陣列的-部份之-域圖，㈣於汲極線7之控制 閘極5以及其下的浮動閘極9 (於圖8中不可見），以及鄰近 於源極線6之控制閘極線13以及其下的浮動閘極12於一個 由箭頭Y所指示的垂直方向上延伸，類似於圖4中所顯示 的配置般，提供了用於源極6與汲極7的一個實質接地配置 ，存取閘極線11係在由箭頭X所指示的一個水平方向上— 由圖7與g所敘述的記憶格包含3個用於儲存二位元之電 晶體，實際上該記憶格係如圖3所顯示者般藉由兩個用: 儲存一位元的電晶體記憶格以及一個類似用於儲存一位元 的雙-電晶體記憶格重疊起來加以形成，其中相對於浮動 閘極5 ,源極6以及汲極7區域者已相較於圖3的記憶格加以 互換，於此第三較佳具體實例中，圖3之記憶格的存取閘 極11係為記憶格與“鏡像”記憶袼所分享，其導致圖7與容中 的總電晶體數目降低至3個。 於圖8中，為虛線所描述的長_方形代表了如圖7中的記愫 格所能分配給給予一位元之橫剖面面積，該記憶袼具有一 2 F2的表面積，此處的F係加以定義為仿品閘極2模式化上

裝 -14-

五、發明説明（12 ) 的特f±尺f於此g四較佳具體實例中，該N频記憶格 尺寸可更進-步地加以減少至每儲存位元"2的表面積， 包含兩m較佳具體實例中，包含兩個叉合存取閑極 ，11 ’ 14的纪憶格佈局係與如圖了與8所顯示者般包含兩個 鄰近於共同源極6與汲極7的浮動閘極9, 12。 圖9概要地顯示了包含如此的一個具體實例的應記憶 格之一記憶陣列的一部份 _ I伤之上視圖，鄰近於汲極線7之 控制閘極5以及其下的、京無4 控制閘極線13以及…/=以及鄰近於源極線6之 一 /、下的子動閘極12於一個由箭頭γ所指 ’交叉存取閘極線^與^係在由箭頭 X所指示的一個水平方向上行進，於圖9中以虛線所描述 的正方形代表可加以指派給一位元之記憶個的面積，該記 憶格具有1 F2之—表面積’此處之F為該仿品閘極2以及存 取閘極線11，14的模式化内所定義之特性尺寸。 根據本發明之NVM記憶格的程式化最好如先前技藝中 班地使用源，極-側邊·射出（SSI)的機構加以執行，圖職要 地顯示了於如圖3中所顯示者般的一個nvm格内之電子的 傳送機構以便程式化該浮動閘極並且抹除該浮動閉極於 圖二中顯示了一個NVM的一部份，其包含了如於該第一具 體貝例中（圖3)所揭露之一控制閘極5以及與沒極7鄰近的 一個浮動閘極9,於該p_Si基板1上顯示有汲極7,浮動問 極9，控制閘極5，㈣氧化物與通道區10 ’ α及存取閘極 π，在慣例上用於程式化（即以電子電氣式地充電浮動閘 極）的潛勢如下，源極6的潛勢設定為〇 ν，没極7的潛勢設 —I** 本紙張尺度it财目A4規格(2ΐ^^ϋ 503528

定為3 V，控制閘極8的㈣——于取雜的潛 勢設定為0·5 V ,以此設定則該存取地晶体係加以偏壓至 接近臨界電壓而一個小電流將從源極6朝汲極7流進通道區 域10 ’該電子係由存取閘極與控制閘極間的橫向電場加以 加速而變得充滿能量（變熱），於該所謂的射出點15處，熱 電子e·已在橫向電場中獲得足夠的能量以便跨越底5 si^ 的能量障蔽並且變得為Si#4層所捕獲，如藉由箭頭打所 指示者般，因為僅有一單一記憶袼必須一次全部加以程式 化，其他共享相同字元線（存取閘極線）的記憶格不應加被 程式化並且在其各別的控制閘極與汲極處兩者皆應具有一 0 V的^曰勢，當如此之一記憶格與正在加以程式化的另一 個記憶格分享一汲極線_ , 0伏特的—個控制_潛勢不 夠防止由熱電子（由記憶格漏電流所產生者）所造成之不相 要的程式化，於那個案例中，於控制閘極處早前的潛勢: 加以設定在-稍微負的數值（例如_3 V),於該早前記憶格 中之漏電流可能相當高，因為其存取閑極貧晶体係位於導 電狀態下而其浮動閘極電晶体係太短以致於會阻擋了電产 通道，即令施加〇¥至其控制閘極時亦然。 机 於各別具有鄰近於汲極7與源極6的兩個控制閉極5鱼13 (以及其各別的浮動閘極9與12)的職記憶袼之一 例中，包含控制難5與浮動閘極9之記龍之程^係如 上述般地加以執行，為了程式化包含控制間極動 極12之記憶袼，位於调 上的電壓係加以互換 (源極又為3 V’沒極7設為〇 V，控制開極u設為8 V，存 “尺度適財目 503528 五、發明説明（14 ) 取閘極設為〇·5 V)，此方法係如美國專利申請案號 60Η725中所揭露之先前技藝般為人所知。因為該熱電子“ e已為通道區域lot的橫向電場所加速而能量，該熱電子 僅具有足夠的能量以便跨越位於記憶格（包含控制閑極Μ 與浮動閘極12)的射出點處之氧化物障蔽，於圖$ , 6 , 8與 9中所顯示的各個具體實例之—NVM記憶格内，僅有那些 具有如上述正確組合的記憶格之程式化將會發生，即程式 化步驟乃是記憶格選擇式^ 應注意的是程式化不應與一相鄰的記憶格（控制閘極5盥 浮動閘極9)干涉，因此所施加的電壓係為夠低以便避免來 自後-個記憶格的電荷損失，以下該抹除機構將更為詳細 地加以討論。 訂 於一圯’丨思格中的一個儲存位元之抹除最好藉由自該浮動 閘極9 ’ 12至基板！的被捕獲電子之佛勒·諾德漢（F〇wier_ Nordheim)通道效應加以作成，此機構亦係概要地加以描 述於圖10内，該被捕獲電子6-之通道效應係以箭頭p2加以 指示。 為了抹除一記憶格，存取閘極u，源極6與汲極7皆加以 設定在一 0伏特（〇 V)的潛勢，而該控制閘極5係加以設定 在-14 V，（為了抹除包含控制閘極13與浮動閘極12之該記 憶格，電壓設定係為存取閘極14，源極6與汲極7加以設定 在0伏特（0V)，而該控制閘極13_係加以設定在_14v)。 所有分享一控制閘極線之記憶格皆將同時地加以抹除： 即該抹除步驟不是選定記憶袼的方式，於FlashR0M應用 __-17- 本紙張尺度咖中國國家標準(CNS) A4規格(210X297公愛）

中，此功能可加以使得以便抹除位於一區段中的所有記慎 袼（即位於一陣列内的一個記憶袼區），亦可恰抹除所有分 予一控制閘極線之記憶格，其得以容許在不影響相鄰行的 情況下更新一單行記憶格（位於如圖6 , 8與9中時）的内容 ，此舉可加以使用以便藉由將字元儲存於行而非列中來實 施EEPROM機能，該結構通常係在eepr〇m應用中使用。 在替代上，該記憶袼的抹除可以藉由自該浮動閘極9至 控制閘極5 (或分別從浮動閘極12至控制閘極u)的電子之 佛勒-諾德漢（Fowler-Nordheim)通道效應加以完成，若此 抹除程序欲加以使用，位於氮化矽（SbN4)層與控制閘極8 ’ 1 3之该二氧化石夕（si〇2)層應較位於όνο堆疊内底部 為薄，抹除係藉由將控制閘極8，13的電壓3加以設定在 + 14 V，所有其他電壓加以設定在〇 v來加以作成，此方法 可有利地加以使用來避免在該半導體裝置内使用大的負電 壓’如為熟習於該技藝者所已知者般，該較後的替代抹除 程序允‘許有如先前的抹除程序般相同的FlashR〇M與 EEPROM的機能。 -18 - 本紙張尺度適用中國國家標準(CNS) A4规格(210X297公釐）

裝 訂

Claims (1)

1. 50352^ fi

   曰爲(^神釋pi號專利申請案 利範圍修正本(91年7月） 申請專利範圍 1· 一種半導體裝置，其包含位於一半導體基板（1)中之一 非揮發性記憶格’其用於儲存至少一位元，於該基板 中具有一源極區域（6)、一汲極區域（7)以及一位於源極 區域（6)與汲極區域（7)間之一通道區域（1〇)，並且包含 在該基板上具有為一浮動閘極絕緣層之通道區域（1〇)所 隔開之一浮動閘極（9)、一選擇閘極（11),其鄰近於該 浮動閘極且為一選擇閘極絕緣層（8)自通道區域處隔開 ，以及由一控制閘極絕緣層（8)自浮動閘極（9)處隔開之 一控制閘極（5)，其中該控制閘極（5)係加以製造作為一 側壁間隔物而該浮動閘極係為一非導電電荷捕捉介電 層（9) 〇 2·如申請專利範圍第丨項之半導體裝置，其中該非導電電 荷捕捉層係為氮化梦所製成。 3·如申請專利範圍第1或2項之半導體裝置，其争至少另 一非揮發性記憶格係在緊鄰該非揮發性記憶袼處出現。 4·如申請專利範圍第3項之半導體裝置，其中至少兩個鄰 近的記憶袼係以一實質接地配置加以排列。 5.如申請專利範園第3項之半導體裝置，其包含如申請專 利範圍第1或2項所定義之非揮發性記憶袼的至少第一 與第二次階層，其_該次階層包含分享一第一選擇閘 極線（11)(延伸於第一方向上）的兩個相鄰記憶袼，而該 第二階層包含緊鄰於該第一次階層（位於垂直於該第一 方向的一個第二方向）所配置的另外兩個相鄰記憶格， 並且分享一第二選擇閘極線（ί4)(延伸於該第一方向上 尺細 t 崎ii^s) Α4規格(21〇_ X 297公釐） 503528

   ，該第一（11)與第二(14)閘極線係由一薄的絕緣層加以 分隔。 6.如申請專利範圍第5項之半導體裝置，其中該第一次階 層的該記憶袼係以一實質接地配置加以排列，而該第 二次階層的該記憶袼亦係以一實質接地配置加以排列 〇 7 ·如申請專利範圍第1或2項之半導體裝置，其用於儲存 至少一第二位元，其包含在該基板上為一浮動閘極絕 緣層自該通道區域（10)處隔開之另一浮動閘極（12)、以 及為一控制閘極絕緣層自該另一浮動閘極（12)處隔開之 另一控制閘極（13),其中該另一控制閘極（13)係加以製 造作為一侧壁間隔物而該另一浮動閘極（12)係為另一個 非導電電荷捕捉介電層^ 8·如申請專利範圍第7項之半導體裝置，其中該另一個非 導電電荷捕捉層係為氮化珍所製成。 9.如申請專利範圍第7項之半導體裝置，其中至少另一非 揮發性記憶袼係在緊鄰該非揮發性記憶袼處出現。 10·如申請專利範圍第9項之半導體裝置，彡中至少兩個鄰 .近的記憶袼係以一實質接地配置加以排列^ 11·如申請專利範圍第9項之半導體裝置，其包含如申請專 利範圍第7或8項中所定義之非揮發性記憶袼的至少第 一與第二次階層，其中該次階層包含分享一第一選擇 閘極線（11)(延伸於第―方向上）的兩個相鄰記憶格，而 該第二階層包含緊鄰於該第一次階層(位於垂直於該第 -2- 州528

   一方向的一個第二方向）所配置的另 ， 八^ 力外兩個相鄰記憶袼 亚且分旱一第二選擇閘極線（14)(延伸於該第一 上），該第一（11)與第二（14)閘極線係 向 (15)加以分隔。 樣€緣層 12·如申請專利範圍第^項之半導體裝置，其中該第〜^ I1白層的禮§己憶格係以一實質接地配置加以排列，而= 第二次階層的該記憶格亦係以一實質接地配置加以= 列。 排 -3 ** 本紙張尺度適用中國國家標準<CNS) Α4規格(210 X 297公釐)