KR101531885B1 - 반도체 소자의 제조 방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 메모리 게이트와 셀렉트 게이트 스페이서 형태로 디파인하기 위해 펜스용 질화막을 형성하는 경우 하부에 폴리를 우선 형성하여 질화막 두께를 감소시킴으로써 전체 두께를 보상하여 기존에서와 같이 질화막이 매우 두껍게 증착되어 발생되는 공정 시간의 증가 및 제어 공정의 어려웠던 문제점을 해결할 수 있다. 또한, 본 발명은 펜스용 질화막과 폴리 실리콘을 이중으로 형성하여 질화막 제거시 하부층의 폴리 실리콘이 식각 중단층으로 동작하여 질화막 공정 제어가 용이하게 되어 반도체 수율을 향상시킬 수 있다.
플래쉬 메모리, 펜스, 메모리 게이트, 셀렉트 게이트
Description
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 보다 상세하게는 플래쉬 메모리 셀 트랜지스터(flash memory cell transistor)를 제조함에 있어서, 메모리 게이트 및 셀렉트 게이트 스페이서 형태를 형성하기 위해 펜스용 질화막을 형성하는 경우 하부에 폴리(poly)를 우선 형성하여 질화막 두께를 감소시킬 수 있는 제조 방법에 관한 것이다.
주지된 바와 같이, 반도체 메모리 소자들 중에서 플래쉬 메모리 소자는 전원이 공급되지 않을지라도 메모리 셀에 저장된 정보가 소멸되지 않는 특성을 갖으며, 프로그래밍 및 소거(erase) 특성을 구비한 EPROM(erasable and programmable read only memory)과 전기적으로 프로그래밍 및 소거 특성을 확보하는 EEPROM(electrically erasable and programmable read only memory)의 장점을 살려 제조된 소자이다.
이러한 플래쉬 메모리 소자는 도 1에 도시된 바와 같이 펜스용 질화 막(nitride)(S1)를 이용하여 메모리 게이트를 스페이서 형태로 디파인하는 경우, 질화막이 충분한 두께(T)(예컨대, 3000Å∼4000Å)를 가지고 있어야 메모리 게이트(memory gate)(S2)나 셀렉트 게이트(select gate)(S3)를 증착한 후 식각-백 공정까지 진행할 때 일정한 길이(L1 혹은 L2)를 가지는 스페이서 형태를 얻을 수 있다.
그리고, 플래쉬 메모리 소자의 공정 프로세스에서 질화막은 후속 공정에서 제거되어야 하는데 이때 인산(H3PO4)에 용해시키거나 혹은 드라이 식각을 진행하여 수행하는 것이 바람직하다.
하지만, 상기한 바와 같이 종래에서 질화막을 제거하기 위해 사용되는 인산 용해 공정은 질화막이 매우 두껍게 증착되어 있어 공정 시간의 증가 및 제어 공정의 어려운 단점이 있으며, 드라이 식각을 진행하는 공정은 충분한 식각 중단층의 산화막 두께가 필요하게 되는데 그렇지 않으면 산화막 어택(attack)이 발생하게 되어 반도체 수율을 저하시키게 되는 문제점이 있다.
이에, 본 발명의 기술적 과제는 상술한 바와 같은 문제점을 해결하기 위해 안출한 것으로, 메모리 게이트 및 셀렉트 게이트 스페이서 형태를 형성하기 위해 펜스용 질화막을 형성하는 경우 하부에 폴리를 우선 형성하여 질화막 두께를 감소시킴으로써 전체 두께를 보상할 수 있는 반도체 소자의 제조 방법을 제공한다.
본 발명의 실시예에 따른 반도체 소자의 제조 방법은, 산화막/질화막/산화막이 순차 적층된 반도체 기판 상에 펜스용 제1폴리 실리콘과 질화막을 순차적으로 형성하는 단계와, 펜스용 제1폴리 실리콘과 질화막에 대하여 PR 패턴을 마스크로 식각 공정을 실시하여 수직 구조물을 형성하는 단계와, 수직 구조물이 형성된 기판 상부에 메모리 게이트용 제2폴리 실리콘을 형성하고, 전면 식각을 실시하여 수직 구조물 옆측에 메모리 게이트 스페이서를 형성하는 단계와, 메모리 게이트 스페이서가 형성된 반도체 기판 상부에 게이트 산화막을 형성한 다음에 질화막을 제거하는 단계와, 질화막이 제거된 반도체 기판 상부에 셀렉트 게이트용 제3폴리 실리콘을 형성하고 전면 식각을 실시하여 메모리 게이트 스페이서 양쪽 측면에 셀렉트 게이트 스페이서를 형성하는 단계와, 메모리 게이트 스페이서가 형성된 수직구조물내 공통 소스 영역의 제1폴리 실리콘을 제거하여 셀(cell)을 형성하는 단계를 포함한다.
상기 게이트 산화막은, 열산화 방식으로 실시하는 것을 특징으로 한다.
상기 질화막은, 화학 물질에 용해시켜 제거하는 것을 특징으로 한다.
상기 화학 물질은, 인산(H3PO4)인 것을 특징으로 한다.
상기 제1폴리 실리콘의 두께는, 1500Å∼2000Å 이내의 범위로 형성하는 것을 특징으로 한다.
상기 제2폴리 실리콘의 두께는, 1100Å∼1300Å 이내의 범위로 형성하는 것 을 특징으로 한다.
상기 제3폴리 실리콘의 두께는, 1000Å∼2000Å 이내의 범위로 형성하는 것을 특징으로 한다.
상기 질화막의 두께는, 1000Å∼1500Å 이내의 범위로 형성하는 것을 특징으로 한다.
본 발명은 메모리 게이트와 셀렉트 게이트 스페이서 형태로 디파인하기 위해 펜스용 질화막을 형성하는 경우 하부에 폴리를 우선 형성하여 질화막 두께를 감소시킴으로써 전체 두께를 보상하여 기존에서와 같이 질화막이 매우 두껍게 증착되어 발생되는 공정 시간의 증가 및 제어 공정의 어려웠던 문제점을 해결할 수 있다.
또한, 본 발명은 펜스용 질화막과 폴리 실리콘을 이중으로 형성하여 질화막 제거시 하부층의 폴리 실리콘이 식각 중단층으로 동작하여 질화막 공정 제어가 용이하게 되어 반도체 수율을 향상시킬 수 있는 이점이 있다.
이하 첨부된 도면을 참조하여 본 발명의 동작 원리를 상세히 설명한다. 하기에서 본 발명을 설명함에 있어서 공지 기능 또는 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명을 생략할 것이다. 그리고 후술되는 용어들은 본 발명에서의 기능을 고려하여 정의된 용 어들로서 이는 사용자, 운용자의 의도 또는 관례 등에 따라 달라질 수 있다. 그러므로 그 정의는 본 명세서 전반에 걸친 내용을 토대로 내려져야 할 것이다.
도 2a 내지 도 2l은 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법에 대한 각 공정별 수직 단면도이다.
즉, 반도체 기판(예컨대, 실리콘 기판, 세라믹 기판, 고분자 기판 등)(201) 상에 산화막/질화막/산화막(Oxide-Nitride-Oxide, 이하 ONO라 함)(203)를 일 예로, 도 2a에 도시된 바와 같이 전면 형성한다.
다음으로, ONO(203) 상부에 펜스용 폴리 실리콘(205)을 일 예로 도 2b에 도시된 바와 같이 전면 형성한다. 여기서, 펜스용 폴리 실리콘(205)의 두께는 1500Å∼2000Å 이내의 범위로 형성하는 것이 바람직하다.
다음에, 폴리 실리콘(205) 상부에 펜스용 질화막(207)을 일 예로 도 2c에 도시된 바와 같이 전면 형성한다. 여기서, 펜스용 질화막(207)의 두께는 1000Å∼1500Å 이내의 범위로 형성하는 것이 바람직하다.
다음으로, 펜스용으로 순차적으로 형성된 폴리 실리콘(205) 및 질화막(207) 상부에 목표로 하는 임의의 패턴으로 설계된 레티클을 이용하는 노광 공정과 현상 공정을 실시하여 전면 형성시킨 감광막(Photo Resist, 이하, PR이라 함)의 일부를 선택적으로 제거함으로써, 일 예로서 도 2d에 도시된 바와 같이, 질화막(207) 상부에 수직 구조물 영역을 정의하기 위한 PR 패턴(209)을 형성한다.
다음에, 형성된 PR 패턴(209)을 마스크로 포토(photo) 공정 및 식각 공정을 실시하여 전면 형성된 폴리 실리콘(205) 및 질화막(207)을 한번에 디파인시켜 일 예로, 도 2e에 도시된 바와 같이 수직 구조물의 폴리 실리콘(205a) 및 질화막(207a)이 형성되도록 한다.
다음으로, 수직 구조물로 형성된 폴리 실리콘(205a) 및 질화막(207a)이 포함된 ONO(203) 상부 전면에 메모리 게이트를 위한 메모리 게이트용 폴리 실리콘(211)을 일 예로, 도 2f에 도시된 바와 같이 전면 형성한다. 여기서, 메모리 게이트용 폴리 실리콘(211)의 두께는 1100Å∼1300Å 이내의 범위로 형성하는 것이 바람직하다.
다음에, 메모리 게이트용 폴리 실리콘(211)에 대하여 포토 공정없이 전면 식각을 실시하여 일 예로, 도 2g에 도시된 바와 같이 수직 구조물로 형성된 폴리 실리콘(205a) 및 질화막(207a) 옆측에 메모리 게이트 스페이서(211a)가 형성되도록 한다.
다음으로, 메모리 게이트 스페이서(211a)가 형성된 기판(201) 상부에 게이트 산화막(213)을 일 예로 도 2h에 도시된 바와 같이 형성한다. 여기서, 게이트 산화막(213)은 열산화 방식으로 진행할 경우 질화막(207a) 상부에 산화가 진행되지 않고 단지 기판만 열산화에 의한 산화막이 형성된다.
다음에, 그 상부에 산화막이 형성되지 않은 질화막(207a)에 대하여 화학 물질(예컨대, 인산(H3PO4))에 용해시켜 일 예로 도 2i에 도시된 바와 같이 질화 막(207a)만을 제거한다. 여기서, 질화막(207a) 제거가 과다하게 이루어지더라도 하부 폴리 실리콘(205a)에 의해 블록킹(blocking)된다.
다음으로, 질화막(207a)이 제거된 게이트 산화막(213) 상부에 셀렉트 게이트용 폴리 실리콘(215)을 일 예로, 도 2j에 도시된 바와 같이 전면 형성한다. 여기서, 셀렉트 게이트용 폴리 실리콘(215)의 두께는 1000Å∼2000Å 이내의 범위로 형성하는 것이 바람직하다.
다음에, 셀렉트 게이트용 폴리 실리콘(215)에 대하여 전면 식각을 실시하여 일 예로, 도 2k에 도시된 바와 같이 메모리 게이트 스페이서(211a)의 바깥쪽 옆측에 셀렉트 게이트 스페이서(215a)가 형성되는 것이다. 이때, 전면 식각을 진행할 때 포토 공정없이 진행하기 때문에 도 2k에 도시된 바와 같이 메모리 게이트 스페이서(211a)의 안쪽(common source 영역) 옆측에도 셀렉트 게이트 스페이서(215b)가 형성되는 것이다.
마지막으로, 포토 및 식각 공정을 수행하여 공통 소스(common source) 영역(219a)의 폴리 실리콘(205a)을 제거하여 최종 셀(cell) 형태를 형성시킨 다음에, 일 예로 도 2l에 도시된 바와 같이 드레인 영역을 형성하기 위한 임플란트(217) 공정을 실시하여 드레인(219b)이 형성되도록 한다.
이상 설명한 바와 같이, 본 발명은 메모리 게이트와 셀렉트 게이트 스페이서 형태로 디파인하기 위해 펜스용 질화막을 형성하는 경우 하부에 폴리를 우선 형성하여 질화막 두께를 감소시켜 전체 두께를 보상함으로써, 기존에서와 같이 질화막이 매우 두껍게 증착되어 발생되는 공정 시간의 증가 및 제어 공정의 어려웠던 문 제점을 해결할 수 있으며, 또한 펜스용 질화막과 폴리 실리콘을 이중으로 형성하여 질화막 제거시 하부층의 폴리 실리콘이 식각 중단층으로 동작하여 질화막 공정 제어가 용이하게 되어 반도체 수율을 향상시킬 수 있다.
한편 본 발명의 상세한 설명에서는 구체적인 실시예에 관해 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능함은 물론이다. 그러므로 본 발명의 범위는 설명된 실시예에 국한되지 않으며, 후술되는 특허청구의 범위뿐만 아니라 이 특허청구의 범위와 균등한 것들에 의해 정해져야 한다.
도 1은 종래 기술에 따른 플래쉬 메모리 소자를 도시한 도면,
도 2a 내지 도 2l은 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법에 대한 각 공정별 수직 단면도.
<도면의 주요부분에 대한 부호의 설명>
201 : 반도체 기판 203 : ONO
205 : 펜스용 폴리 실리콘 207 : 질화막
209 : PR 패턴 211 : 메모리 게이트용 폴리 실리콘
213 : 게이트 산화막 215 : 셀렉트 게이트용 폴리 실리콘
217 : 임플란트 219 : 드레인/소오스 영역
Claims (8)
- 산화막/질화막/산화막이 순차 적층된 반도체 기판 상에 펜스용 제1폴리 실리콘과 질화막을 순차적으로 형성하는 단계와,상기 펜스용 제1폴리 실리콘과 질화막에 대하여 PR 패턴을 마스크로 식각 공정을 실시하여 수직 구조물을 형성하는 단계와,상기 수직 구조물이 형성된 기판 상부에 메모리 게이트용 제2폴리 실리콘을 형성하고, 전면 식각을 실시하여 상기 수직 구조물 옆측에 메모리 게이트 스페이서를 형성하는 단계와,상기 메모리 게이트 스페이서가 형성된 반도체 기판 상부에 게이트 산화막을 형성하는 단계와,상기 게이트 산화막을 형성한 후 상기 질화막을 제거하는 단계와,상기 질화막이 제거된 반도체 기판 상부에 셀렉트 게이트용 제3폴리 실리콘을 형성하고 전면 식각을 실시하여 상기 메모리 게이트 스페이서의 바깥쪽 측면에 제1 셀렉트 게이트 스페이서를 형성하는 단계와,상기 메모리 게이트 스페이서가 형성된 수직 구조물 내 공통 소스 영역의 제1폴리 실리콘을 제거하여 셀(cell)을 형성하는 단계를 포함하며,상기 게이트 산화막을 형성하는 단계는,열 산화 방식에 의하여 상기 질화막 상부에는 산화막을 형성하지 않고, 상기 반도체 기판 상부에 상기 게이트 산화막을 형성하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 메모리 게이트 스페이서 안쪽 측면에 제2 셀렉트 게이트 스페이서를 형성하는 단계를 더 포함하는 반도체 소자의 제조 방법.
- 제 2 항에 있어서,상기 제1 셀렉트 게이트 스페이서와 상기 제2 셀렉트 게이트 스페이서는 서로 이격하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 공통 소스 영역의 제1 폴리 실리콘을 제거한 후, 임플란트 공정을 실시하여 상기 반도체 기판 내에 드레인을 형성하는 단계를 더 포함하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 제1폴리 실리콘의 두께는, 1500Å∼2000Å 이내의 범위로 형성하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 제2폴리 실리콘의 두께는, 1100Å∼1300Å 이내의 범위로 형성하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 제3폴리 실리콘의 두께는, 1000Å∼2000Å 이내의 범위로 형성하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 질화막의 두께는, 1000Å∼1500Å 이내의 범위로 형성하는 반도체 소자의 제조 방법.
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2009
- 2009-05-12 KR KR1020090041210A patent/KR101531885B1/ko active IP Right Grant
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| Publication number | Publication date |
|---|---|
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