KR20080000525A - 반도체 장치 및 그 제조 방법 - Google Patents

반도체 장치 및 그 제조 방법 Download PDF

Info

Publication number
KR20080000525A
KR20080000525A KR1020070062863A KR20070062863A KR20080000525A KR 20080000525 A KR20080000525 A KR 20080000525A KR 1020070062863 A KR1020070062863 A KR 1020070062863A KR 20070062863 A KR20070062863 A KR 20070062863A KR 20080000525 A KR20080000525 A KR 20080000525A
Authority
KR
South Korea
Prior art keywords
transistor
gate electrode
insulating film
memory cell
region
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Ceased
Application number
KR1020070062863A
Other languages
English (en)
Inventor
스스무 다몬
히로아끼 하자마
Original Assignee
가부시끼가이샤 도시바
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 가부시끼가이샤 도시바 filed Critical 가부시끼가이샤 도시바
Publication of KR20080000525A publication Critical patent/KR20080000525A/ko
Ceased legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
    • H10B41/42—Simultaneous manufacture of periphery and memory cells
    • H10B41/49—Simultaneous manufacture of periphery and memory cells comprising different types of peripheral transistor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/601—Insulated-gate field-effect transistors [IGFET] having lightly-doped drain or source extensions, e.g. LDD IGFETs or DDD IGFETs 
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/68—Floating-gate IGFETs
    • H10D30/681—Floating-gate IGFETs having only two programming levels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/68—Floating-gate IGFETs
    • H10D30/6891—Floating-gate IGFETs characterised by the shapes, relative sizes or dispositions of the floating gate electrode

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)

Abstract

본 발명의 반도체 장치는, 반도체 기판과, 상기 반도체 기판의 메모리셀 영역에 형성된 메모리셀 트랜지스터와, 상기 반도체 기판의 주변 회로 영역에 형성되고 LDD(Lightly Doped Drain) 구조를 갖는 트랜지스터를 구비하고, 상기 메모리셀 트랜지스터는, 소스/드레인 영역에 형성되는 절연막과 게이트 전극 측벽에 형성되는 절연막이 동일한 막두께로 설정되고, 상기 LDD 구조를 갖는 트랜지스터는 게이트 전극 측벽에 스페이서 절연막을 구비한 점에 특징을 갖는다.
반도체 기판, 메모리셀, 소스/드레인, 스페이서, 측벽, LDD

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD THEREOF}
도 1은, 본 발명의 제1 실시 형태를 나타내는 메모리셀 영역 및 주변 회로 영역의 각 트랜지스터의 모식적인 단면도.
도 2는, 도 1의 각 구성에 대응하는 모식적인 평면도.
도 3은, 제조 공정의 1단계의 상태를 도시하는 모식적인 단면도(그 1).
도 4는, 제조 공정의 1단계의 상태를 도시하는 모식적인 단면도(그 2).
도 5는, 제조 공정의 1단계의 상태를 도시하는 모식적인 단면도(그 3).
도 6은, 제조 공정의 1단계의 상태를 도시하는 모식적인 단면도(그 4).
도 7은, 제조 공정의 1단계의 상태를 도시하는 모식적인 단면도(그 5).
도 8은, 제조 공정의 1단계의 상태를 도시하는 모식적인 단면도(그 6).
도 9는, 제조 공정의 1단계의 상태를 도시하는 모식적인 단면도(그 7).
도 10은, 제조 공정의 1단계의 상태를 도시하는 모식적인 단면도(그 8).
도 11은, 제조 공정의 1단계의 상태를 도시하는 모식적인 단면도(그 9).
도 12는, 제조 공정의 1단계의 상태를 도시하는 모식적인 단면도(그 10).
도 13은, 메모리셀 영역의 불순물 확산 영역의 부분을 확대하여 도시하는 모식적인 단면도.
도 14는, 본 발명의 제2 실시 형태를 도시하는 도 1 상당도.
도 15는, 제조 공정의 1단계의 상태를 도시하는 모식적인 단면도(그 1).
도 16은, 제조 공정의 1단계의 상태를 도시하는 모식적인 단면도(그 2).
도 17은, 제조 공정의 1단계의 상태를 도시하는 모식적인 단면도(그 3).
도 18은, 본 발명의 제3 실시 형태를 도시하는 도 1 상당도.
도 19는, 제조 공정의 1단계의 상태를 도시하는 모식적인 단면도(그 1).
도 20은, 제조 공정의 1단계의 상태를 도시하는 모식적인 단면도(그 2).
도 21은, 제조 공정의 1단계의 상태를 도시하는 모식적인 단면도(그 3).
도 22는, 제조 공정의 1단계의 상태를 도시하는 모식적인 단면도(그 4).
도 23은, 제조 공정의 1단계의 상태를 도시하는 모식적인 단면도(그 5).
도 24는, 제조 공정의 1단계의 상태를 도시하는 모식적인 단면도(그 6).
도 25는, 제조 공정의 1단계의 상태를 도시하는 모식적인 단면도(그 7).
<도면의 주요 부분에 대한 부호의 설명>
1: 실리콘 기판
2, 5 : STI
3, 6 : 활성 영역
4, 7, 8 : 게이트 전극
9 : 불순물 확산 영역
10 : 게이트 절연막
11 : 플로팅 게이트 전극
12 : 게이트간 절연막
13 : 컨트롤 게이트 전극
14 : 실리콘 질화막
15 : 실리콘 질화막
16 : 층간 절연막
[특허문헌 1] 일본 특허 출원, 특개 평8-88288호 공보
본 발명은, 메모리셀 트랜지스터를 구비한 메모리셀 영역 및 LDD 구조를 갖는 MOS형 트랜지스터를 구비한 주변 회로 영역을 갖는 반도체 장치 및 그 제조 방법에 관한 것이다.
불휘발성의 반도체 기억 장치인 NAND형 플래시 메모리 장치에서는, 주변 회로 영역의 트랜지스터에 LDD(Lightly Doped Drain) 구조를 갖는 트랜지스터를 구비한 것이 있다. 이와 같은 구성의 반도체 장치의 제조 공정으로서는, 예를 들면 특허문헌 1에 기술되는 것이 있다.
즉, 메모리셀 영역의 트랜지스터에 확산 영역을 형성함과 함께 주변 회로 영역의 트랜지스터에도 확산 영역을 형성하고, 이 후, 전체면에 실리콘 질화막을 성막하고, 게이트 전극의 측벽에 스페이서를 형성하기 위한 가공 처리를 행하고, 계 속하여, 형성한 스페이서를 마스크로 하여 LDD 구조의 트랜지스터에 선택적으로 고농도 확산 영역을 형성한다고 하는 것이다.
전술한 문헌에 기술되는 제조 공정을 채용한 경우에, 메모리셀 영역의 트랜지스터에서는, LDD 구조를 필요로 하지 않으므로, 게이트 전극의 측벽에 형성된 스페이서가 그 후의 가공 공정의 방해로 되는 경우가 있다. 즉, 특히 메모리셀 영역에서는, 디자인 룰이 엄격해짐에 따라서, 게이트 전극 사이의 간극이 더욱 좁아지게 되고(고어스펙트비화), 이에 따라 게이트 전극 사이에의 층간 절연막을 확실하게 매립하도록 형성하는 것이 곤란해진다. 예를 들면, NAND형 플래시 메모리의 경우, 메모리셀 영역의 선택 게이트 사이의 층간 절연막의 매립성이 악화하면, 비트선-비트선 간에서 쇼트 불량이 발생할 가능성이 있고, 이 불량에 의해 반도체 장치로서 치명적인 불량으로 되는 경우가 있다.
또한, 상기의 제조 공정에서는, 게이트 전극의 측벽에는 스페이서로서의 실리콘 질화막이 퇴적되어 있고, 반도체 기판 상에는 이방성 에칭 시에 실리콘 질화막이 제거되어 있기 때문에, 실리콘 질화막의 유무의 차에 기인하여 그 후의 배리어용의 실리콘 질화막의 성막 조건에 차가 생긴다. 실리콘 질화막의 형성 공정에서는, 실리콘 산화막과 실리콘 질화막 상의 인큐베이션 타임의 차가 발생하므로, 배리어용의 실리콘 질화막의 퇴적 레이트가 반도체 기판 상보다도 게이트 전극 측벽쪽이 빨라져서, 이 성막 조건의 차에 의해 반도체 기판 상에의 실리콘 질화막 퇴적이 적어지는 것이 예상되고, 이 결과, 배리어로서의 성능이 저하하게 되는 것이 생각된다.
또한, 게이트 전극 재료로서 텅스텐 실리사이드(WSi)막 등을 사용하고 있는 경우에는, 게이트 전극 형성 후의 열공정 등을 거치면 게이트 전극의 측벽이 불균일한 면을 갖는 형상으로 된다. 게이트 전극이 이와 같은 형상으로 되면, 측벽에의 실리콘 질화막의 퇴적 속도가 빠른 경우에는 게이트 전극 사이의 개구부에 퇴적하기 쉬워져 이에 의해 개구부가 좁아지기 때문에, 더욱 반도체 기판면에의 퇴적이 늦어지는 것도 생각된다.
그리고, 전술한 원인으로 배리어용의 실리콘 질화막의 퇴적량이 적거나, 혹은 퇴적하지 않은 상태로 되거나 하는 경우에는, 후공정에서 형성하는 층간 절연막의 BPSG이나 PSG에 포함되는 붕소(B)나 인(P)이 반도체 기판의 내부에 확산하게 되고, 이에 의해 트랜지스터 특성을 크게 변화시키고, 최악의 경우에는 정상적으로 동작하지 않게 되는 것이 생각된다.
덧붙여, 게이트 전극의 측벽에의 스페이서 형성의 공정에서는, 실리콘 질화막을 퇴적한 후에 행하는 이방성 에칭 시에 반도체 기판까지 에칭되는 것도 염려된다. 이미 트랜지스터의 확산층에 불순물이 주입되어 있는 개소에 대해서는, 불순물 확산층이 에칭됨으로써, 불순물 확산층의 저항값이 상승함에 따라 트랜지스터의 온 전류값이 감소하는 등 트랜지스터 특성의 열화, 최악의 경우에는 정상적으로 동작하지 않게 되는 것이 생각된다.
이와 같이 종래의 LDD 구조를 제작하는 프로세스 플로우에서는, LDD 구조를 취하지 않는 트랜지스터, 특히 미세화가 진행함에 따라, 디자인 룰이 엄격한 셀 어 레이부 등에 관해서는 상기에 설명한 바와 같은 문제가 발생할 가능성이 있다.
본 발명은, 메모리셀 영역 및 주변 회로 영역을 구비하고, 주변 회로 영역에 LDD 구조를 갖는 트랜지스터를 형성하는 경우에도, 가공 공정에서 문제점이 발생하는 것을 극력 억제할 수 있는 구성을 구비한 반도체 장치 및 그 제조 방법을 제공하는 것을 목적으로 한다.
본 발명의 반도체 장치는, 반도체 기판과, 이 반도체 기판의 메모리셀 영역에 형성된 메모리셀 트랜지스터와, 상기 반도체 기판의 주변 회로 영역에 형성되고 LDD(Lightly Doped Drain) 구조를 갖는 트랜지스터를 구비하고, 상기 메모리셀 트랜지스터는, 소스/드레인 영역에 형성되는 절연막과 게이트 전극 측벽에 형성되는 절연막이 동일한 막두께로 설정되고, 상기 LDD 구조를 갖는 트랜지스터는 게이트 전극 측벽에 스페이서 절연막을 구비한 점에 특징을 갖는다.
또한, 본 발명의 반도체 장치의 제조 방법은, 반도체 기판에 복수의 메모리셀 트랜지스터를 갖는 메모리셀 영역 및 LDD 구조의 트랜지스터를 갖는 주변 회로 영역의 각 트랜지스터의 게이트 전극을 형성하는 공정과, 상기 메모리셀 영역 및 주변 회로 영역의 각 트랜지스터의 상기 반도체 기판 부분에 소스/드레인 영역으로 되는 확산 영역을 형성하는 공정과, 상기 반도체 기판 및 각 게이트 전극의 표면에 제1 절연막을 형성하는 공정과, 형성한 상기 제1 절연막 중의 상기 LDD 구조의 트랜지스터에 형성한 부분을 선택적으로 가공하여 상기 게이트 전극의 측벽에 스페이서를 형성하는 공정과, 상기 LDD 구조의 트랜지스터의 상기 반도체 기판 부분에 고 농도 불순물 영역을 형성하는 공정과, 상기 반도체 기판 및 상기 게이트 전극의 표면에 제2 절연막을 형성하는 공정과, 층간 절연막을 형성하는 공정을 구비한 점에 특징을 갖는다.
<실시 형태>
(제1 실시 형태)
이하, 본 발명을 NAND형 플래시 메모리 장치에 적용한 경우의 제1 실시 형태에 대하여 도 1 내지 도 13을 참조하여 설명한다.
도 1 및 도 2는 메모리셀 영역 및 주변 회로 영역의 각 트랜지스터의 단면 및 평면을 모식적으로 도시한 것이다. 도 2a는 메모리셀 영역의 메모리셀 트랜지스터의 어레이 상태로 배치된 것을 도시하고, 도 2b는 주변 회로 영역의 트랜지스터 중 LDD 구조를 가지지 않는 트랜지스터를 도시하고, 도 2c는 동일하게 주변 회로 영역의 트랜지스터 중 LDD 구조를 갖는 트랜지스터를 도시하고 있다.
우선, 도 2a에서, 반도체 기판인 실리콘 기판(1)에는, 소자 분리 영역으로서 STI(Shallow Trench Isolation)(2)가 소정 간격으로 형성되어 있어, 이에 의해 소자 형성 영역으로서의 활성 영역(3)이 분리 형성되어 있다. 이들 활성 영역(3)과 직교하도록 게이트 전극(4)이 형성되어 있다. 활성 영역(3)은, 게이트 전극(4)과 직교하는 부분에 채널 영역이 형성되고, 그 양측에 소스/드레인 영역이 형성되고, 이에 의해 메모리셀 트랜지스터가 구성되어 있다.
마찬가지로 하여 도 2b, 도 2c에서도, STI(5)에 의해 활성 영역(6)이 분리 형성되어 있고, 그 활성 영역(6)과 직교하도록 게이트 전극(7, 8)이 각각 형성되어 있다. 활성 영역(6)은, 게이트 전극(7이나 8)과 직교하는 부분에 채널 영역이 형성되고, 그 양측에 소스/드레인 영역이 형성되어 있다. 이 경우, 주변 회로 영역의 트랜지스터는, 메모리셀 트랜지스터보다도 사이즈가 크게 형성되어 있고, 고내압 사양의 것이나 저내압 사양의 것이 혼재하고 있다. 또한, 도 2c에 도시한 트랜지스터는, 후술한 바와 같이 LDD 구조를 갖는 트랜지스터이다.
도 1a∼도 1c는, 각각 도 2a∼c의 1A-1A 절단선, 1B-1B 절단선, 1C-1C 절단선에서 절단한 상태, 즉 활성 영역(3, 6)을 따라 게이트 전극(4, 7, 8) 부분을 절단한 모식적 단면도이다. 도 1a에서, 반도체 기판인 실리콘 기판(1)의 활성 영역(3)에는, 게이트 전극(4) 사이의 영역에 전술한 소스/드레인 영역으로 되는 불순물 확산 영역(9)이 형성되어 있다.
게이트 전극(4)은, 실리콘 기판(1)의 표면으로부터 위를 향하여, 게이트 절연막(10), 플로팅 게이트 전극(11), 게이트간 절연막(12) 및 컨트롤 게이트 전극(13)이 적층된 구성이다. 도 2a에서 도시한 게이트 전극(4)은, STI(2)를 가로 질러서 형성되어 있는 상태로 되어 있지만, 플로팅 게이트 전극(11)은 STI(2) 상에는 형성되어 있지 않고 단속적으로 형성되고, 그 상부의 게이트간 절연막(12) 및 컨트롤 게이트 전극(13)은 연속적으로 형성되어 있다.
그리고, 상기한 게이트 전극(4)의 상면 및 측면과 노출되어 있는 실리콘 기판(1)의 표면을 덮도록, 제1 절연막으로서의 스페이서 형성용의 실리콘 질화막(14) 및 제2 절연막으로서의 배리어용의 실리콘 질화막(15)이 적층 형성되어 있다. 이 실리콘 질화막(15) 상에는, 게이트 전극(4) 사이의 간극을 메우도록 층간 절연 막(16)이 형성되고, 그 상면은 평탄화 처리가 되어 있다.
다음으로, 주변 회로 영역에 대응한 구성 중, LDD 구조를 갖지 않는 트랜지스터의 구조를 나타내는 도 1b에서, 실리콘 기판(1)의 활성 영역(6)에는, 게이트 전극(7)의 양측에 전술한 소스/드레인 영역으로 되는 불순물 확산 영역(17)이 형성되어 있다. 게이트 전극(7)은, 게이트 절연막(10)을 개재하여 형성되어 있다. 게이트 전극(7)의 상면 및 측면과 노출되어 있는 실리콘 기판(1)의 표면을 덮도록, 스페이서 형성용의 실리콘 질화막(14) 및 배리어용의 실리콘 질화막(15)이 적층 형성되어 있다. 이 실리콘 질화막(15) 상에는, 게이트 전극(7)을 매립하도록 층간 절연막(16)이 형성되고, 그 상면은 평탄화 처리가 되어 있다.
마찬가지로 하여, 도 1c에 나타내는 LDD 구조의 트랜지스터에서, 실리콘 기판(1)의 활성 영역(6)에는, 게이트 전극(8)의 양측에 전술한 소스/드레인 영역으로 되는 불순물 확산 영역(18)이 형성됨과 함께, LDD 구조에 대응한 고농도 불순물 확산 영역(19)이 형성되어 있다. 게이트 전극(8)은, 게이트 절연막(10)을 개재하여 형성되어 있다. 게이트 전극(8)의 측면에는 스페이서 형성용의 질화 실리콘막(14)을 스페이서 가공한 스페이서(14a)가 형성되고, 이들을 덮도록 배리어용의 실리콘 질화막(15)이 적층 형성되어 있다. 이 실리콘 질화막(15) 상에는, 게이트 전극(7)을 매립하도록 층간 절연막(16)이 형성되고, 그 상면은 평탄화 처리가 되어 있다.
상기 구성에서는, LDD 구조를 채용하는 도 1c에 나타내는 트랜지스터 만으로 스페이서(15a)를 형성하므로, 다른 LDD 구조를 채용하고 있지 않은 트랜지스터에 대해서는 스페이서가 형성되지 않고, 이에 의해, 도 13에 메모리셀 영역의 구성에 대하여 확대하여 도시한 바와 같이, 게이트 전극(4나 7)의 측벽과 실리콘 기판(1)의 노출면에 실리콘 질화막(14s)이 잔존하는 구성으로 되고, 스페이서(14a)의 형성 후의 배리어용의 실리콘 질화막(15) 시에, 실리콘 기판(1)의 부분에도 실리콘 질화막(15s)로서 균일한 성막을 행할 수 있게 된다.
이 경우, 메모리셀 영역의 트랜지스터에서는, 어스펙트비가 큰 게이트 사이의 영역에 균일한 실리콘 질화막(15)을 형성할 수 있음에 의해, 보이드의 발생이나 실리콘 기판(1)의 표면에의 실리콘 질화막(15)의 막두께 부족도 해소할 수 있다.
다음으로, 상기 구성의 제조 방법에 대하여 도 3∼도 12도 참조하여 설명한다.
도 3a∼c는 실리콘 기판(1)에 게이트 전극(4, 7, 8)을 형성하고, 그 후, 메모리셀 영역의 트랜지스터에 드레인/소스 영역으로 되는 불순물 확산 영역(9)을 형성하기 위해, 주변 회로 영역에 포토리소그래피 처리에 의해 포토레지스트(20)를 패터닝 형성한 상태를 도시하고 있다. 실리콘 기판(1) 상에 게이트 절연막(10)이 형성되고, 그 위에 게이트 전극(4, 7, 8)이 적층 형성되어 있다.
이 경우, 게이트 전극(4)은, 전술한 바와 같이 게이트 절연막(10) 상에 다결정 실리콘막 등의 도전성 막으로 이루어지는 플로팅 게이트 전극(11), ONO(Oxide-Nitride-Oxide) 막 등으로 이루어지는 게이트 간 절연막(12) 및 다결정 실리콘막 등의 도전성 막으로 이루어지는 컨트롤 게이트 전극(13)을 적층하여 형성한 것이다. 컨트롤 게이트 전극(13)은, 필요에 따라서 다결정 실리콘막의 상부에 텅스텐(W) 등의 막을 퇴적시킨 후에 실리사이드화의 처리를 행함으로써, 상부측에 텅스 텐 실리사이드(WSi)막을 적층한 구성으로 되어 있다.
또한, 도시한 상태에서는, 게이트 절연막(10)은 공통된 막두께로 형성된 상태로 도시하고 있지만, 실제로는 고내압계의 트랜지스터에서는 대응하는 막두께로 형성되어 있다. 또한, 도시한 상태에서는, 게이트 전극(7, 8)은, 일체물로서 도시되어 있지만, 실제로는 게이트 전극(4)과 마찬가지로 하여 적층된 막 중 게이트간 절연막(12)의 일부를 개구함으로써 실질적으로 플로팅 게이트 전극(11) 및 컨트롤 게이트 전극(13)을 단락 상태로 되도록 형성한 것이다.
상기한 상태에서, 이 공정에서는, 포토레지스트(20)를 마스크로 하여, 메모 리셀 영역의 실리콘 기판(1)에 선택적으로 불순물을 주입하여 불순물 확산 영역(9)을 형성한다. 불순물은, 예를 들면 N채널 트랜지스터인 경우에는, As(비소)나 P(인)을 이온 주입에 의해 도입하여 저농도의 불순물 확산 영역(9)을 형성한다. 이 후, 포토레지스트(20)를 제거하여 도 4a∼c에 도시한 바와 같은 구성을 얻는다.
다음으로, 도 5a∼c에 도시한 바와 같이 포토리소그래피 처리에 의해, 메모리셀 영역 만을 포토레지스트(21)로 커버하도록 패터닝하고, 주변 회로 영역의 트랜지스터의 실리콘 기판(1)에 소스/드레인 영역으로 되는 불순물 확산 영역(17, 18)을 형성하기 위한 이온 주입을 행한다. 메모리셀 영역과 마찬가지로, 불순물은, 예를 들면 N채널 트랜지스터의 경우에는, As(비소)나 P(인)을 이온 주입에 의해 도입하여 저농도의 불순물 확산 영역(17, 18)을 형성한다. 이 후, 포토레지스트(20)를 제거하여 도 6a∼c에 도시한 바와 같은 구성을 얻는다.
또한, 상기 공정에서, 메모리셀 영역 및 주변 회로 영역의 각각에의 불순물 확산 영역(9, 17, 18)의 형성에서는, 상기 순서에 한하지 않고, 먼저 주변 회로 영역의 불순물 확산 영역(17, 18)을 형성하도록 해도 된다. 또한, 불순물의 이온 주입 처리는, 복수회로 나누어서 실시할 수도 있다.
다음으로, 도 7a∼c에 도시한 바와 같이 게이트 전극(4, 7, 8)의 각각을 덮도록, 실리콘 기판(1)의 전체면에 걸쳐서 제1 절연막으로서의 스페이서 형성용의 실리콘 질화막(14)을 퇴적시킨다. 계속하여 도 8c에 도시한 바와 같이 주변 회로 영역의 LDD 구조를 갖는 트랜지스터의 게이트 전극(8)에 스페이서(14a)를 형성한다. 여기에서는, 도 8a, 도 8b에도 도시한 바와 같이, 메모리셀 영역과 주변 회로 영역의 LDD 구조를 채용하지 않는 타입의 트랜지스터에 대하여 포토리소그래피 처리에 의해 포토레지스트(22)로 덮도록 패터닝한다.
이 후, 도 8c에 도시한 바와 같이, RIE(Reactive Ion Etching)법 등의 이방성 에칭 처리에 의해 게이트 전극(8)의 측벽부에만 실리콘 질화막(14)을 잔존시키는 가공을 하여 스페이서(14a)를 형성한다. 이 후, 포토레지스트(22)를 제거하여 도 9a∼c에 도시하는 구성을 얻는다. 이 공정에서는, LDD 구조를 갖는 트랜지스터의 게이트 전극(8)에만 스페이서(14a)가 형성되고, 다른 트랜지스터에 대해서는 실리콘 질화막(14)이 그대로 남은 상태로 된다.
이와 같이 처리를 행함으로써, LDD 구조를 채용하고 있지 않은 트랜지스터에서는, RIE 처리에서 실리콘 기판(1)이 노출되는 경우가 없어져, 이 결과 특히 메모리셀 트랜지스터 등에 있어서는 실리콘 기판(1)의 표면이 에칭에서 데미지를 받는 것 같은 문제점도 회피할 수 있도록 된다.
이 후, 주변 회로 영역의 LDD 구조를 채용하는 트랜지스터에 대하여, 고농도 불순물 확산 영역(19)을 형성한다. 이것은, 도 10a∼c에 도시한 바와 같이 메모리셀 영역 및 LDD 구조를 채용하지 않는 트랜지스터에 대하여, 포토리소그래피 처리에 의해 포토레지스트(23)로 덮도록 패터닝을 행한다. 계속해서, LDD 구조를 채용하는 트랜지스터에 대하여 실리콘 기판(1)의 활성 영역(6)의 면에 불순물을 고농도로 도입하기 위해 이온 주입 처리를 행한다.
이 후, 포토레지스트(23)를 제거하면, 도 11a∼c에 도시한 바와 같이, 스페이서(14a)가 마스크로 되어, 게이트 전극(8)의 단부보다도 떨어진 위치에 고농도 불순물 확산 영역(19)이 형성되고, 이에 의해, LDD 구조를 얻는다.
다음으로, 도 12a∼c에 도시한 바와 같이 전체면에 제2 절연막으로서의 배리어용의 실리콘 질화막(15)을 퇴적시킨다. 이 공정에서는, 다음의 점에서, 종래의 공정을 채용하는 경우에 비해 개선되어 있다. 즉, 일반적으로, 게이트 전극 재료에 텅스텐 실리사이드막 등을 사용하고 있는 경우, 게이트 형성 후의 열공정 등에 의해, 게이트 측벽이 요철 형상으로 이루어져서 측벽의 실리콘 질화막의 퇴적이 지나치게 빠르기 때문에 폭이 좁아지는 현상이 발생한다.
이 점에서, 본 실시 형태에서의 프로세스 플로우의 경우, 메모리셀 영역의 트랜지스터나 주변 회로 영역의 LDD 구조를 채용하고 있지 않은 트랜지스터에서는, 게이트 전극(4, 7)의 측벽과 실리콘 기판(1) 상에도 실리콘 질화막(14)이 퇴적되어 있으므로, 배리어용의 실리콘 질화막(15)의 퇴적 레이트에 대하여, 게이트 전극(4, 7)의 측벽(가로 방향)과 실리콘 기판(1)상(세로 방향)의 인큐베이션 타임 차를 없앨 수 있다. 이에 의해 가로 방향의 배리어용의 실리콘 질화막(15)의 퇴적 레이트가 높게 되는 것을 방지하여, 폭이 좁아지는 것에 대한 억제 효과를 기대할 수 있다.
이 배리어용의 실리콘 질화막(15)의 성막 시의 커버리지 특성을 향상시킴으로써, BPSG, PSG 등의 실리케이드 글래스로 이루어지는 층간 절연막(16)의 내부에함유하고 있는 붕소나 인이 게이트 전극(4, 7)측으로 확산하는 이상 확산을 억제할 수가 있어, 배리어용의 실리콘 질화막(15)의 퇴적 레이트 등의 프로세스 변동에 대해서도 마진이 있는 프로세스를 구축할 수 있다.
이와 같은 본 실시 형태에 따르면, 다음과 같은 효과를 얻을 수 있다.
즉, 주변 회로 영역의 LDD 구조를 갖는 트랜지스터에 대하여, 게이트(8)의 가공 후에 측벽의 스페이서(14a) 형성을 위한 실리콘 질화막(14)을 퇴적하고, RIE에 의한 이방성 에칭을 행하는데, 이 이방성 에칭하는 가공 에리어를 LDD 구조부에만 선택적으로 행하고, 메모리셀 영역 등의 LDD 구조를 필요로 하지 않는 트랜지스터에 대해서는 에칭을 행하지 않도록 했다. 이에 의해, 배리어용의 실리콘 질화막(15)의 퇴적 시에 인큐베이션 타임 차의 억제를 할 수 있고, 커버리지 특성 향상도 기대할 수 있다. 또한, LDD 구조를 필요로 하는 부분에만 RIE를 행하므로, 다른 트랜지스터의 실리콘 기판(1)의 표면이 기판 패어짐(가우징)을 일으키는 경우가 없어진다.
(제2 실시 형태)
도 14∼17은 본 발명의 제2 실시 형태를 나타내는 것으로, 제1 실시 형태와 다른 점은, 제2 절연막인 스페이서 형성용의 실리콘 질화막(14) 및 스페이서(14a)를 제거한 구성으로 한 점이다. 도 14a∼c에 도시한 바와 같이, 어느 구성에서도 실리콘 질화막(14), 스페이서(14a)는 제거된 구성으로 되어 있다.
이와 같은 구성에 의해서도, 제1 실시 형태와 마찬가지의 효과를 얻는 것이 가능함과 함께, 후술하는 바와 같이, 제조 공정 상에서는, 스페이서용의 실리콘 질화막(14)을 제거한 후에 배리어용의 실리콘 질화막(15)을 성막하게 되므로, 특히 메모리셀 영역의 경우에는, 어스펙트비가 커지는 것을 억제하여 균일하고 양호한 성막을 행할 수 있게 된다.
다음으로, 도 15∼17도 참조하여 제조 공정의 상이한 부분에 대하여 설명한다.
도 15a∼c는, 제1 실시 형태에서의 도 11의 상태와 마찬가지의 상태로 될 때까지 공정을 진행시킨 것이다. 따라서, 이 상태에서는, 메모리셀 영역 및 주변 회로 영역의 각각의 트랜지스터에 대하여, 소스/드레인 영역으로 되는 불순물 확산 영역(9, 17, 18)을 형성한 후에, 스페이서 형성용의 실리콘 질화막(14)을 성막하고, LDD 구조를 필요로 하는 트랜지스터에 대하여 선택적으로 스페이서 가공을 행하고, 고농도 불순물 확산 영역(19)이 형성되어 있다.
이 실시 형태에서는, 이 후, 도 16a∼c에 도시한 바와 같이 고농도 불순물 확산 영역(19)을 형성하기 위해 성막한 실리콘 질화막(14)과 이것을 가공하여 형성한 스페이서(14a)를, 함께 핫 인산 등의 약액 처리에 의해 제거한다.
다음으로, 도 17에 도시한 바와 같이, 제2 절연막인 배리어용의 실리콘 질화막(15)을 10㎚∼1000㎚ 의 범위에서 퇴적한다. 이 후, BPSG, PSG 등의 실리케이드 글래스로 이루어지는 층간 절연막(16)을 10∼1000㎚정도 퇴적하여, 도 14에 도시한 구성을 얻는다.
이와 같은 제2 실시 형태에 따르면, 제1 실시 형태와 마찬가지로, LDD 구조를 필요로 하는 트랜지스터의 게이트 전극(8)에 스페이서(14a)를 RIE 등에 의해 가공할 때에, 전술한 것과 마찬가지로 하여 형성함으로써, 실리콘 기판(1)의 패어짐을 억제할 수 있음과 함께, 그 후, 스페이서(14a) 및 그 밖의 부분에 형성된 실리콘 질화막(14)을 제거함으로써, 메모리셀 영역 등의 디자인 룰이 엄격한 개소의 어스펙트비를 낮추어, 층간 절연막(16)의 매립성 향상을 기대할 수 있다. 또한 마찬가지로 게이트 전극 사이의 스페이스가 넓어지기 때문에, 게이트 측벽의 요철 형상에 대해서도 배리어용의 실리콘 질화막(15)의 커버리지를 확보할 수 있는 것을 장점로서 들 수 있다.
(제3 실시 형태)
도 18∼25는 본 발명의 제3 실시 형태를 나타내는 것으로, 제2 실시 형태와 다른 점은, LDD 구조를 필요로 하는 트랜지스터의 게이트 전극(8)의 측벽에의 스페이서(14a)의 형성 시에, 여기에서는 종래와 마찬가지의 프로세스를 채용하고, 그 후에, 스페이서 가공된 실리콘 질화막을 제거하도록 한 것이다.
즉, 도 18a∼c에 도시한 구성에서는, 제2 실시 형태에서 도시한 도 14의 구성과 마찬가지로 되어 있어, 제1 실시 형태의 경우와 달리, 스페이서 형성용의 실 리콘 질화막(14)이나 스페이서(14a)는 제거된 구성으로 되어 있다. 그리고, 이와 같은 구성에 의해서도 제2 실시 형태와 마찬가지의 효과를 얻을 수 있음과 함께, 후술하는 바와 같이, 제조 공정 상에서는, 스페이서(14a)를 제거한 후에 배리어용의 실리콘 질화막(15)을 성막하게 되기 때문에, 특히 메모리셀 영역의 경우에는, 어스펙트비가 커지는 것을 억제하여 균일하고 양호한 성막을 행할 수 있음과 함께, RIE 에리어를 선택하는 리소그래피도 필요없는 등 프로세스의 간략화가 가능한 장점이 있다.
다음으로, 상기 구성의 제조 공정에 대하여 도 19∼25도 참조하여 설명한다.
도 19a∼c는, 제1 실시 형태와 마찬가지의 공정을 거쳐서, 제1 절연막인 스페이서 형성용의 실리콘 질화막(14)을 형성한 상태(도 7과 같은 상태)를 도시하고 있다. 이 상태로부터, 포토리소그래피 처리에서 레지스트 등의 마스크재를 사용하여 다른 부분을 덮도록 패터닝하고, 선택적으로 RIE 처리로 이방성 에칭을 행하는 것은 아니고, 도 20a∼c에 도시한 바와 같이 종래 프로세스와 마찬가지로 전체면에 대하여, RIE 처리에 의해 이방성 에칭을 실시한다.
이에 의해, 도 21a∼c에 도시한 바와 같이 메모리셀 영역 및 주변 회로 영역의 각각의 트랜지스터에 대하여 게이트 전극(4, 7, 8)의 측벽에 스페이서(14a)가 형성된 상태로 된다. 다음으로, 도 22a∼c에 도시한 바와 같이 포토리소그래피 처리에 의하여 LDD 구조를 채용하는 트랜지스터의 게이트 전극(8) 부분을 노출시키고 다른 부분을 마스크하도록 포토레지스트(24)를 패터닝한다. 게이트 전극(8)의 측벽에 형성되어 있는 스페이서(14a)를 이용하여 이온 주입을 행하여, 고농도 불순물 확산 영역(19)을 형성한다. 이 후 포토레지스트(24)를 제거하면 도 23a∼c에 도시한 바와 같은 구성을 얻을 수 있다.
계속해서, 도 24a∼c에 도시한 바와 같이 고농도 불순물 확산 영역(19)을 형성하기 위해 성막하여 가공 처리를 한 게이트 전극(8)의 스페이서(14a)나 다른 부분의 스페이서(14a)를, 핫 인산 등의 약액 처리에 의해 제거한다.
다음으로, 도 25a∼c에 도시한 바와 같이 제2 절연막인 배리어용의 실리콘 질화막(15)을 10㎚∼1000㎚의 범위로 퇴적한다. 이 후, BPSG, PSG 등의 실리케이드 글래스로 이루어지는 층간 절연막(16)을 10∼1000㎚ 정도 퇴적하여, 도 18에 도시한 구성을 얻는다.
이와 같은 제3 실시 형태에 따르면, LDD 구조의 트랜지스터의 고농도 불순물 확산 영역을 형성하기 위해, 스페이서(14a)의 이방성 에칭(RIE)을 실시할 때에, 메모리셀 영역의 트랜지스터나 주변 회로 영역의 LDD 구조를 채용하지 않는 트랜지스터에 대해서도 포토레지스트에 의한 마스크를 형성하지 않고, 동시에 스페이서 형성의 처리를 실시하고, 이온 주입 처리는 LDD 구조를 채용하는 부분을 선택적으로 행하고, 그 후에 스페이서를 제거하도록 했으므로, 배리어용의 실리콘 질화막(15)의 형성을, 메모리셀 영역 등의 디자인 룰이 엄격한 개소의 어스펙트비를 낮추어, 층간 절연막(16)의 매립성 향상을 기대할 수 있다. 또한 마찬가지로 게이트 전극 사이의 스페이스가 넓어지기 때문에, 게이트 측벽의 요철 형상에 대해서도 배리어용의 실리콘 질화막(15)의 커버리지를 확보할 수 있는 것을 장점으로 들 수 있다.
(다른 실시 형태)
본 발명은, 상기 실시예에만 한정되는 것은 아니고, 다음과 같이 변형 또는 확장할 수 있다.
스페이서로 되는 제1 절연막이나 배리어로 되는 제2 절연막은, 실리콘 질화막에 한하지 않고, 다른 절연막을 사용할 수도 있다.
NAND 형의 플래시 메모리에 적용한 예를 나타냈지만, 다른 NOR형의 플래시 메모리에도 적용할 수 있고, LDD 구조를 갖는 트랜지스터를 구비하는 구성의 반도체 장치 전반에 적용할 수 있다.
본 발명에 따르면, 메모리셀 영역 및 주변 회로 영역을 구비하고, 주변 회로 영역에 LDD 구조를 갖는 트랜지스터를 형성하는 경우에도, 가공 공정에서 문제점이 발생하는 것을 극력 억제할 수 있는 구성을 구비한 반도체 장치 및 그 제조 방법을 제공할 수 있다.

Claims (7)

  1. 반도체 기판과,
    상기 반도체 기판의 메모리셀 영역에 형성된 메모리셀 트랜지스터와,
    상기 반도체 기판의 주변 회로 영역에 형성되고 LDD(Lightly Doped Drain) 구조를 갖는 트랜지스터를 구비하고,
    상기 메모리셀 트랜지스터는, 소스/드레인 영역에 형성되는 절연막과 게이트 전극 측벽에 형성되는 절연막이 동일한 막두께로 설정되고,
    상기 LDD 구조를 갖는 트랜지스터는 게이트 전극 측벽에 스페이서 절연막을 구비하고 있는 것을 특징으로 하는 반도체 장치.
  2. 반도체 기판과,
    상기 반도체 기판의 메모리셀 영역에 형성된 메모리셀 트랜지스터와,
    상기 반도체 기판의 주변 회로 영역에 형성되고 LDD 구조를 갖는 트랜지스터를 구비하고,
    상기 메모리셀 트랜지스터는, 소스/드레인 영역에 형성되는 절연막과 게이트 전극 측벽에 형성되는 절연막이 동일한 막구조로 되도록 설정되고,
    상기 LDD 구조를 갖는 트랜지스터는 게이트 전극 측벽에 스페이서 절연막을 구비하고 있는 것을 특징으로 하는 반도체 장치.
  3. 제1항에 있어서,
    상기 메모리셀 트랜지스터의 소스/드레인 영역 및 게이트 전극 측벽에 형성하는 절연막은 실리콘 질화막인 것을 특징으로 하는 반도체 장치.
  4. 제2항에 있어서,
    상기 메모리셀 트랜지스터의 소스/드레인 영역 및 게이트 전극 측벽에 형성하는 절연막은 실리콘 질화막인 것을 특징으로 하는 반도체 장치.
  5. 반도체 기판에 복수의 메모리셀 트랜지스터를 갖는 메모리셀 영역 및 LDD 구조의 트랜지스터를 갖는 주변 회로 영역의 각 트랜지스터의 게이트 전극을 형성하는 공정과,
    상기 메모리셀 영역 및 주변 회로 영역의 각 트랜지스터의 상기 반도체 기판 부분에 소스/드레인 영역으로 되는 확산 영역을 형성하는 공정과,
    상기 반도체 기판 및 각 게이트 전극의 표면에 제1 절연막을 형성하는 공정과,
    형성한 상기 제1 절연막 중의 상기 LDD 구조의 트랜지스터에 형성한 부분을 선택적으로 가공하여 상기 게이트 전극의 측벽에 스페이서를 형성하는 공정과,
    상기 LDD 구조의 트랜지스터의 상기 반도체 기판 부분에 고농도 불순물 영역을 형성하는 공정과,
    상기 반도체 기판 및 상기 게이트 전극의 표면에 제2 절연막을 형성하는 공 정과,
    층간 절연막을 형성하는 공정
    을 구비한 것을 특징으로 하는 반도체 장치의 제조 방법.
  6. 제5항에 있어서,
    상기 제2 절연막을 형성하는 공정에 앞서,
    상기 제1 절연막을 제거하는 공정을 구비한 것을 특징으로 하는 반도체 장치의 제조 방법.
  7. 제6항에 있어서,
    상기 LDD 구조의 트랜지스터에 형성한 부분을 선택적으로 가공하여 상기 게이트 전극의 측벽에 스페이서를 형성하는 공정에서는, 상기 반도체 기판에 형성되어 있는 LDD 구조의 트랜지스터 이외의 다른 트랜지스터에 대해서도 게이트 전극의 측벽에 스페이서를 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
KR1020070062863A 2006-06-27 2007-06-26 반도체 장치 및 그 제조 방법 Ceased KR20080000525A (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JPJP-P-2006-00176650 2006-06-27
JP2006176650A JP2008010483A (ja) 2006-06-27 2006-06-27 半導体装置およびその製造方法

Publications (1)

Publication Number Publication Date
KR20080000525A true KR20080000525A (ko) 2008-01-02

Family

ID=38872784

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020070062863A Ceased KR20080000525A (ko) 2006-06-27 2007-06-26 반도체 장치 및 그 제조 방법

Country Status (3)

Country Link
US (1) US20070296041A1 (ko)
JP (1) JP2008010483A (ko)
KR (1) KR20080000525A (ko)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20180022361A (ko) 2016-08-24 2018-03-06 삼성전자주식회사 반도체 소자 및 그 제조 방법
CN113013170B (zh) * 2021-02-24 2024-04-19 上海华力微电子有限公司 或非型闪存器件及其制造方法

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3957945B2 (ja) * 2000-03-31 2007-08-15 富士通株式会社 半導体装置及びその製造方法
US6555865B2 (en) * 2001-07-10 2003-04-29 Samsung Electronics Co. Ltd. Nonvolatile semiconductor memory device with a multi-layer sidewall spacer structure and method for manufacturing the same

Also Published As

Publication number Publication date
US20070296041A1 (en) 2007-12-27
JP2008010483A (ja) 2008-01-17

Similar Documents

Publication Publication Date Title
US7521318B2 (en) Semiconductor device and method of manufacturing the same
KR100418091B1 (ko) 반도체 소자의 제조 방법
US6787419B2 (en) Method of forming an embedded memory including forming three silicon or polysilicon layers
JP3594550B2 (ja) 半導体装置の製造方法
KR100487951B1 (ko) 자기정렬 콘택홀을 갖는 반도체 장치및 그 제조방법
US9240418B2 (en) Wordline resistance reduction method and structure in an integrated circuit memory device
US7622764B2 (en) Semiconductor device and fabricating method thereof
KR20110136071A (ko) 반도체 소자 및 그 제조 방법
KR100694973B1 (ko) 플래쉬 메모리 소자의 제조방법
JP4266089B2 (ja) 半導体記憶装置の製造方法
US6436800B1 (en) Method for fabricating a non-volatile memory with a shallow junction
US6974999B2 (en) Semiconductor device and method of manufacturing the same
KR20080000525A (ko) 반도체 장치 및 그 제조 방법
US7202180B2 (en) Methods of forming semiconductor devices using an etch stop layer
US8129816B2 (en) Semiconductor device and method of manufacturing the same
US7067374B2 (en) Manufacturing methods and structures of memory device
US7342286B2 (en) Electrical node of transistor and method of forming the same
KR100695868B1 (ko) 소자 분리막과 그 제조 방법, 이를 갖는 반도체 장치 및 그제조 방법
US7033932B2 (en) Method for fabricating a semiconductor device having salicide
US20130049094A1 (en) Non-volatile memory device and method for fabricating the same
JP6178129B2 (ja) 半導体装置の製造方法
KR20010006982A (ko) 비휘발성 반도체 기억 장치 및 그의 제조 방법
KR100840645B1 (ko) 플래시 메모리 소자의 제조 방법
KR100982959B1 (ko) 반도체 소자의 제조 방법
KR100816760B1 (ko) 게이트 전극을 구비하는 반도체소자 및 그 제조방법

Legal Events

Date Code Title Description
A201 Request for examination
PA0109 Patent application

Patent event code: PA01091R01D

Comment text: Patent Application

Patent event date: 20070626

PA0201 Request for examination
PG1501 Laying open of application
E902 Notification of reason for refusal
PE0902 Notice of grounds for rejection

Comment text: Notification of reason for refusal

Patent event date: 20081119

Patent event code: PE09021S01D

E601 Decision to refuse application
PE0601 Decision on rejection of patent

Patent event date: 20090203

Comment text: Decision to Refuse Application

Patent event code: PE06012S01D

Patent event date: 20081119

Comment text: Notification of reason for refusal

Patent event code: PE06011S01I