KR20110136071A - 반도체 소자 및 그 제조 방법 - Google Patents

반도체 소자 및 그 제조 방법 Download PDF

Info

Publication number
KR20110136071A
KR20110136071A KR1020100055847A KR20100055847A KR20110136071A KR 20110136071 A KR20110136071 A KR 20110136071A KR 1020100055847 A KR1020100055847 A KR 1020100055847A KR 20100055847 A KR20100055847 A KR 20100055847A KR 20110136071 A KR20110136071 A KR 20110136071A
Authority
KR
South Korea
Prior art keywords
gate
layer pattern
active regions
gate structure
active
Prior art date
Application number
KR1020100055847A
Other languages
English (en)
Other versions
KR101804420B1 (ko
Inventor
김홍수
신화경
이무경
임종호
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020100055847A priority Critical patent/KR101804420B1/ko
Priority to US13/099,482 priority patent/US8878253B2/en
Publication of KR20110136071A publication Critical patent/KR20110136071A/ko
Application granted granted Critical
Publication of KR101804420B1 publication Critical patent/KR101804420B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42324—Gate electrodes for transistors with a floating gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401—Multistep manufacturing processes
    • H01L29/4011—Multistep manufacturing processes for data storage electrodes
    • H01L29/40114—Multistep manufacturing processes for data storage electrodes the electrodes comprising a conductor-insulator-conductor-insulator-semiconductor structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66545—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
    • H01L29/7881—Programmable transistors with only two possible levels of programmation
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
    • H10B41/42—Simultaneous manufacture of periphery and memory cells
    • H10B41/49—Simultaneous manufacture of periphery and memory cells comprising different types of peripheral transistor

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)

Abstract

반도체 소자는 복수 개의 게이트 구조물들 및 더미(dummy) 게이트 구조물을 포함한다. 게이트 구조물들은, 복수 개의 제1 액티브 영역들 및 제1 액티브 영역들 사이의 제2 액티브 영역을 포함하는 기판의 제1 액티브 영역들 상에 형성된다. 더미 게이트 구조물은 제2 액티브 영역 상에 형성되고, 제1 전압이 더미 게이트 구조물에 인가된다.

Description

반도체 소자 및 그 제조 방법{SEMICONDUCTOR DEVICES AND METHODS OF MANUFACTURING THE SAME}
본 발명은 반도체 소자 및 그 제조 방법에 관한 것이다. 보다 상세하게는, 본 발명은 더미(dummy) 게이트 구조물을 갖는 반도체 소자 및 그 제조 방법에 관한 것이다.
기판의 고전압이 인가되는 영역에 게이트 구조물들을 형성하는 경우, 상기 고전압에 내성을 갖도록 상기 게이트 구조물들이 집적도가 낮게 형성된다. 이에 따라 상기 게이트 구조물들을 커버하는 절연막은 위치에 따른 높이 차이를 갖게 된다. 상기 높이 차이를 줄이기 위해, 상기 게이트 구조물들 사이에 더미 게이트 구조물을 형성할 수 있다.
하지만, 상기 더미 게이트 구조물은 일반적으로 상기 기판 상에 형성된 소자 분리막 상에 형성되며, 유효 필드 산화막 높이(Effective Field Oxide Height: EFH)를 낮추어 셀 간의 간섭을 줄이기 위해, 상기 소자 분리막은 상기 기판의 액티브 영역에 비해 낮게 형성된다. 이에 따라, 상기 더미 게이트 구조물과 상기 게이트 구조물들 사이에 높이 차이가 발생하므로, 이후 형성되는 절연막의 위치에 따른 높이 차이가 효과적으로 감소되지 않는다.
이에 따라, 본 발명의 일 목적은 우수한 특성을 갖는 더미 게이트 구조물을 구비하는 반도체 소자를 제공하는 것이다.
본 발명의 다른 목적은 우수한 특성을 갖는 더미 게이트 구조물을 구비하는 반도체 소자를 제조하는 방법을 제공하는 것이다.
상술한 본 발명의 일 목적을 달성하기 위하여, 본 발명의 실시예들에 따른 반도체 소자는 복수 개의 게이트 구조물들 및 더미(dummy) 게이트 구조물을 포함한다. 상기 게이트 구조물들은, 복수 개의 제1 액티브 영역들 및 상기 제1 액티브 영역들 사이의 제2 액티브 영역을 포함하는 기판의 상기 제1 액티브 영역들 상에 형성된다. 상기 더미 게이트 구조물은 상기 제2 액티브 영역 상에 형성되고, 제1 전압이 상기 더미 게이트 구조물에 인가된다.
예시적인 실시예들에 있어서, 상기 제2 액티브 영역의 일부에는 채널 형성 방지용 불순물 영역이 형성될 수 있다.
예시적인 실시예들에 있어서, 상기 제1 및 제2 액티브 영역들은 상기 기판 상에 형성된 소자 분리막에 의해 정의될 수 있고, 상기 불순물 영역은 상기 소자 분리막 하부에 인접하여 형성될 수 있다.
예시적인 실시예들에 있어서, 상기 각 게이트 구조물은 상기 각 제1 액티브 영역 상에 순차적으로 적층된 제1 터널 절연막 패턴, 제1 플로팅 게이트, 제1 유전막 패턴 및 제1 컨트롤 게이트를 포함할 수 있고, 상기 더미 게이트 구조물은 상기 제2 액티브 영역 상에 순차적으로 적층된 제2 터널 절연막 패턴, 제2 플로팅 게이트, 제2 유전막 패턴 및 제2 컨트롤 게이트를 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 제2 컨트롤 게이트는 상기 제2 플로팅 게이트 및 상기 제2 터널 절연막 패턴보다 넓은 폭을 가질 수 있다.
예시적인 실시예들에 있어서, 상기 제2 플로팅 게이트 및 상기 제2 터널 절연막 패턴은 상기 제2 액티브 영역과 동일한 폭을 가질 수 있다.
예시적인 실시예들에 있어서, 상기 더미 게이트 구조물은 상기 게이트 구조물들과 동일한 물질을 포함하고 동일한 높이를 가질 수 있다.
예시적인 실시예들에 있어서, 상기 반도체 소자는 상기 더미 게이트 구조물에 상기 제1 전압을 인가하는 배선을 더 포함할 수 있고, 상기 제1 전압에 비해 큰 제2 전압이 상기 게이트 구조물들에 인가될 수 있다.
예시적인 실시예들에 있어서, 상기 각 게이트 구조물은 상기 각 제1 액티브 영역 상에 순차적으로 적층된 제1 터널 절연막 패턴, 제1 전하 트래핑막 패턴, 제1 차단막 패턴 및 제1 게이트 전극을 포함할 수 있고, 상기 더미 게이트 구조물은 상기 제2 액티브 영역 상에 순차적으로 적층된 제2 터널 절연막 패턴, 제2 전하 트래핑막 패턴, 제2 차단막 패턴 및 제2 게이트 전극을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 제2 게이트 전극은 상기 제2 전하 트래핑막 패턴 및 상기 제2 터널 절연막 패턴보다 넓은 폭을 가질 수 있다.
상술한 본 발명의 일 목적을 달성하기 위하여, 본 발명의 다른 실시예들에 따른 반도체 소자는 복수 개의 제1 게이트 구조물들, 더미 게이트 구조물 및 복수 개의 제2 게이트 구조물들을 포함한다. 상기 제1 게이트 구조물들은, 복수 개의 제1 액티브 영역들 및 상기 제1 액티브 영역들 사이의 제2 액티브 영역을 포함하는 주변 회로 영역과, 제3 액티브 영역을 포함하는 셀 영역을 구비하는 기판의 상기 제1 액티브 영역들 상에 형성된다. 상기 더미 게이트 구조물은 상기 제2 액티브 영역 상에 형성되고, 제1 전압이 상기 더미 게이트 구조물에 인가된다. 상기 제2 게이트 구조물은 상기 제3 액티브 영역 상에 형성된다.
예시적인 실시예들에 있어서, 상기 제2 액티브 영역의 일부에는 채널 형성 방지용 불순물 영역이 형성될 수 있다.
예시적인 실시예들에 있어서, 상기 각 제1 게이트 구조물은 상기 각 제1 액티브 영역 상에 순차적으로 적층된 제1 터널 절연막 패턴, 제1 플로팅 게이트, 제1 유전막 패턴 및 제1 컨트롤 게이트를 포함할 수 있고, 상기 더미 게이트 구조물은 상기 제2 액티브 영역 상에 순차적으로 적층된 제2 터널 절연막 패턴, 제2 플로팅 게이트, 제2 유전막 패턴 및 제2 컨트롤 게이트를 포함할 수 있으며, 상기 각 제2 게이트 구조물은 상기 각 제3 액티브 영역 상에 순차적으로 적층된 제3 터널 절연막 패턴, 제3 플로팅 게이트, 제3 유전막 패턴 및 제3 컨트롤 게이트를 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 제2 컨트롤 게이트는 상기 제2 플로팅 게이트 및 상기 제2 터널 절연막 패턴보다 넓은 폭을 가질 수 있다.
예시적인 실시예들에 있어서, 상기 더미 게이트 구조물은 상기 제1 및 제2 게이트 구조물들과 동일한 물질을 포함하고 동일한 높이를 가질 수 있다.
예시적인 실시예들에 있어서, 상기 반도체 소자는 상기 더미 게이트 구조물에 상기 제1 전압을 인가하는 배선을 더 포함할 수 있고, 상기 제1 전압에 비해 큰 제2 전압이 상기 제1 게이트 구조물들에 인가될 수 있다.
상술한 발명의 다른 목적을 달성하기 위하여, 본 발명의 실시예들에 따른 반도체 소자 제조 방법에서, 기판 상에 소자 분리막을 형성하여, 상기 기판에 복수 개의 제1 액티브 영역들 및 상기 제1 액티브 영역들 사이의 제2 액티브 영역을 형성한다. 상기 제1 액티브 영역들 상에 복수 개의 게이트 구조물들을 형성하고, 상기 제2 액티브 영역 상에 더미(dummy) 게이트 구조물을 형성한다. 상기 더미 게이트 구조물에 전기적으로 연결되는 배선을 형성한다.
예시적인 실시예들에 있어서, 상기 제2 액티브 영역의 일부에 채널 형성 방지용 불순물 영역을 더 형성할 수 있다.
예시적인 실시예들에 있어서, 상기 각 게이트 구조물은 상기 각 제1 액티브 영역 상에 순차적으로 적층된 제1 터널 절연막 패턴, 제1 플로팅 게이트, 제1 유전막 패턴 및 제1 컨트롤 게이트를 포함할 수 있고, 상기 더미 게이트 구조물은 상기 제2 액티브 영역 상에 순차적으로 적층된 제2 터널 절연막 패턴, 제2 플로팅 게이트, 제2 유전막 패턴 및 제2 컨트롤 게이트를 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 제2 컨트롤 게이트는 상기 제2 플로팅 게이트 및 상기 제2 터널 절연막 패턴보다 넓은 폭을 갖도록 형성될 수 있다.
전술한 바와 같이 본 발명의 실시예들에 따르면, 고전압 영역의 게이트 구조물들 사이에 더미 게이트 구조물이 형성되어 게이트 밀도를 증가시킨다. 상기 더미 게이트 구조물은 액티브 영역 상에 형성되어 상기 게이트 구조물들과 동일한 높이를 가질 수 있으므로, 이후 형성되는 층간 절연막의 식각 저지막 역할을 할 수 있다. 또한, 상기 더미 게이트 구조물에는 일정한 전압이 인가되어, 상기 게이트 구조물들에 인접한 불순물 영역의 항복 전압 특성 열화를 방지할 수 있다.
도 1은 예시적인 실시예들에 따른 반도체 소자를 설명하기 위한 평면도이다.
도 2는 도 1에 도시된 반도체 소자를 절단선 I-I'을 따라 절단한 단면도이다.
도 3 내지 도 11은 예시적인 실시예들에 따른 반도체 소자 제조 방법을 설명하기 위한 단면도들이다.
도 12는 예시적인 실시예들에 따른 반도체 소자를 설명하기 위한 단면도이다.
도 13 내지 도 21은 예시적인 실시예들에 따른 반도체 소자 제조 방법을 설명하기 위한 단면도들이다.
이하, 첨부된 도면들을 참조하여 본 발명의 바람직한 실시예들에 따른 반도체 소자 및 반도체 소자 제조 방법에 대하여 상세하게 설명하지만, 본 발명이 하기의 실시예들에 제한되는 것은 아니며, 해당 분야에서 통상의 지식을 가진 자라면 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 본 발명을 다양한 다른 형태로 구현할 수 있을 것이다. 첨부된 도면에 있어서, 기판, 층(막), 영역, 패턴들 또는 구조물들의 치수는 본 발명의 명확성을 기하기 위하여 실제보다 확대하여 도시한 것이다. 본 발명에 있어서, 각 층(막), 영역, 전극, 패턴들 또는 구조물들이 기판, 각 층(막), 영역, 전극, 구조물들 또는 패턴들 "상에", "상부에" 또는 "하부"에 형성되는 것으로 언급되는 경우에는 각 층(막), 영역, 전극, 패턴들 또는 구조물들이 직접 기판, 각 층(막), 영역, 구조물 또는 패턴들 위에 형성되거나 아래에 위치하는 것을 의미하거나, 다른 층(막), 다른 영역, 다른 전극, 다른 패턴들 또는 다른 구조물이 기판 상에 추가적으로 형성될 수 있다. 또한, 물질, 층(막), 영역, 전극, 패턴들 또는 구조물들이 "제1", "제2" 및/또는 "예비"로 언급되는 경우, 이러한 부재들을 한정하기 위한 것이 아니라 단지 각 물질, 층(막), 영역, 전극, 패턴들 또는 구조물들을 구분하기 위한 것이다. 따라서 "제1", "제2" 및/또는 "예비"는 각 층(막), 영역, 전극, 패턴들 또는 구조물들에 대하여 각기 선택적으로 또는 교환적으로 사용될 수 있다.
[실시예]
도 1은 예시적인 실시예들에 따른 반도체 소자를 설명하기 위한 평면도이고, 도 2는 도 1에 도시된 반도체 소자를 절단선 I-I'을 따라 절단한 단면도이다. 이해의 편의를 위해, 도 1에서는 게이트 구조물과 액티브 영역만을 도시한다.
도 1 및 도 2를 참조하면, 상기 반도체 소자는 기판(100)의 제1 및 제2 액티브 영역들(102, 104) 상에 각각 형성된 게이트 구조물들(192) 및 더미(dummy) 게이트 구조물(194)을 포함한다.
기판(100)은 실리콘 기판, 게르마늄 기판, 실리콘-게르마늄 기판, 실리콘-온-인슐레이터(Silicon-On-Insulator: SOI) 기판, 게르마늄-온-인슐레이터(Germanium-On-Insulator: GOI) 기판 등 반도체 기판을 포함할 수 있다. 한편, 도시하지는 않았으나, 기판(100)은 p형 혹은 n형 불순물을 포함하는 웰(well)을 더 포함할 수도 있다.
제1 및 제2 액티브 영역들(102, 104)은 소자 분리막 패턴(155)에 의해 정의될 수 있다. 즉, 소자 분리막 패턴(155)이 형성된 기판(100)의 영역은 필드 영역으로 호칭될 수 있으며, 나머지 영역은 제1 및 제2 액티브 영역들(102, 104)로 구분될 수 있다.
소자 분리막 패턴(155)은 산화물을 포함할 수 있다. 예를 들어, 소자 분리막 패턴(155)은 비에스지(Boro Silicate Glass: BSG), 비피에스지(Boro Phospho Silicate Glass: BPSG), 유에스지(Undoped Silicate Glass: USG), 에스오지(Spin On Glass: SOG), 폭스(Flowable Oxide: FOX), 테오스(Tetra Ethyl Ortho Silicate: TEOS), 고밀도 플라즈마(High Density Plasma: HDP) 산화물, 고온 산화물(High Temperature Oxide: HTO) 등을 포함할 수 있다.
예시적인 실시예들에 따르면, 제1 액티브 영역(102)은 복수 개로 형성되고, 서로 고립된 형상을 가질 수 있다. 또한, 제2 액티브 영역(104)은 제1 액티브 영역들(102) 사이에 형성되고, 기판(100)의 상면에 평행한 제1 방향으로 연장되는 라인 형상을 가질 수 있다. 제2 액티브 영역(104) 역시 상기 제1 방향에 실질적으로 수직한 제2 방향을 따라 복수 개로 형성될 수 있다.
제2 액티브 영역(104) 일부에는 채널 형성을 방지하기 위한 제1 불순물 영역(101)이 형성될 수 있다. 예를 들어, 상기 반도체 소자가 엔모스(Negative Metal-Oxide-Semiconductor: NMOS) 영역에 형성되는 경우, 기판(100)에는 p형 불순물이 약하게 도핑될 수 있고, 제1 불순물 영역(101)은 p형 불순물로 강하게 도핑될 수 있다. 이에 따라, 제2 액티브 영역(104)에는 채널 형성이 억제되며, 제1 액티브 영역들(102) 사이의 소자 분리가 약화되는 것을 방지할 수 있다. 예시적인 실시예들에 따르면, 제1 불순물 영역(101)은 소자 분리막 패턴(155)의 하부에 인접하여 형성될 수 있다.
각 게이트 구조물들(192)은 각 제1 액티브 영역들(102) 상에 순차적으로 형성된 제1 터널 절연막 패턴(112), 제1 플로팅 게이트(122), 제1 유전막 패턴(172) 및 제1 컨트롤 게이트(182)를 포함할 수 있다.
제1 터널 절연막 패턴(112)은 실리콘 산화물과 같은 산화물, 실리콘 산질화물과 같은 산질화물 혹은 저유전 물질 등을 포함할 수 있다.
제1 플로팅 게이트(122)는 불순물이 도핑된 폴리실리콘 혹은 텅스텐, 티타늄, 코발트, 니켈 등과 같은 높은 일함수를 갖는 금속 물질을 포함할 수 있다.
제1 유전막 패턴(172)은 산화물 및/또는 질화물을 포함할 수 있으며, 일 실시예에 따르면, 산화막/질화막/산화막으로 구성된 ONO막 구조를 갖는다. 이와는 달리, 제1 유전막 패턴(172)은 커패시턴스를 증가시키고 누설 전류 특성을 개선하기 위해 고유전율을 갖는 금속 산화물을 포함할 수도 있다. 상기 고유전 금속 산화물은 하프늄 산화물, 티타늄 산화물, 탄탈륨 산화물, 지르코늄 산화물, 알루미늄 산화물 등을 포함할 수 있다.
제1 컨트롤 게이트(182)는 도핑된 폴리실리콘, 금속, 금속 질화물, 금속 실리사이드 등을 포함할 수 있다. 일 실시예에 따르면, 제1 컨트롤 게이트(182)는 순차적으로 적층된 도핑된 폴리실리콘막, 오믹막, 확산 방지막, 비정질막 및 금속막을 포함할 수 있다. 예를 들어, 상기 오믹막은 티타늄(Ti), 탄탈륨(Ta), 텅스텐(W), 몰리브덴(Mo) 혹은 이들의 합금을 포함할 수 있고, 상기 확산 방지막은 텅스텐 질화물, 티타늄 질화물, 탄탈륨 질화물, 몰리브덴 질화물 등을 포함할 수 있으며, 상기 비정질막은 비정질 텅스텐 실리사이드(WSix), 비정질 티타늄 실리사이드(TiSix), 비정질 몰리브덴 실리사이드(MoSix) 혹은 비정질 탄탈륨 실리사이드(TaSix)와 같은 고융점 금속 실리사이드를 포함할 수 있고, 상기 금속막은 텅스텐, 티타늄, 탄탈륨, 몰리브덴 혹은 이들의 합금을 포함할 수 있다.
예시적인 실시예들에 따르면, 게이트 구조물들(192)은 제1 액티브 영역들(102)에 비해 상기 제2 방향의 폭이 작다. 이에 따라, 게이트 구조물들(192)에 인접한 제1 액티브 영역들(102) 상부에는 제2 불순물 영역들(103)이 형성될 수 있다. 상기 반도체 소자가 엔모스 영역에 형성되는 경우에, 제2 불순물 영역들(103)은 n형 불순물로 도핑될 수 있다. 일 실시예에 따르면, 제2 불순물 영역들(103)은 엘디디(Lightly Doped Drain: LDD) 구조를 가질 수 있다.
각 게이트 구조물들(192)과 각 제2 불순물 영역들(103)은 트랜지스터를 형성할 수 있으며, 제2 불순물 영역들(103)은 상기 트랜지스터의 소스/드레인 영역의 기능을 할 수 있다. 예시적인 실시예들에 따르면, 상기 트랜지스터는 고전압이 인가되는 고전압 트랜지스터일 수 있다. 예시적인 실시예들에 따르면, 게이트 구조물들(192)은 제1 플러그(232)에 의해 제1 배선(252)에 전기적으로 연결될 수 있으며, 제1 배선(252)에 의해 게이트 구조물들(192)에 고전압이 인가될 수 있다. 일 실시예에 따르면, 제1 플러그(232)는 제1 컨트롤 게이트(182)의 상면과 접촉한다. 이와는 달리, 제1 플러그(232)는 제2 불순물 영역(103)의 상면과 접촉할 수도 있다.
한편, 각 게이트 구조물들(192)의 측벽에는 제2 스페이서(202)가 형성될 수 있다. 제2 스페이서(202)는 산화물 혹은 질화물을 포함할 수 있다. 일 실시예에 따르면, 제2 스페이서(202)는 소자 분리막 패턴(155)과 동일한 물질을 포함한다.
더미 게이트 구조물(194)은 제2 액티브 영역(104) 상에 순차적으로 형성된 제2 터널 절연막 패턴(114), 제2 플로팅 게이트(124), 제2 유전막 패턴(174) 및 제2 컨트롤 게이트(184)를 포함할 수 있다. 제2 액티브 영역(104)이 복수 개로 형성될 경우, 더미 게이트 구조물(194) 역시 복수 개로 형성될 수 있다.
예시적인 실시예들에 따르면, 제2 터널 절연막 패턴(114), 제2 플로팅 게이트(124), 제2 유전막 패턴(174) 및 제2 컨트롤 게이트(184)는 각각 제1 터널 절연막 패턴(112), 제1 플로팅 게이트(122), 제1 유전막 패턴(172) 및 제1 컨트롤 게이트(182)와 동일한 물질을 포함하며, 동일한 두께를 가질 수 있다. 이에 따라, 더미 게이트 구조물(194)은 게이트 구조물들(192)과 동일한 높이를 가질 수 있다.
예시적인 실시예들에 따르면, 제2 터널 절연막 패턴(114) 및 제2 플로팅 게이트(124)는 상기 제2 방향으로의 폭이 제2 액티브 영역(104)과 실질적으로 동일하다. 또한, 제2 컨트롤 게이트(184)는 제2 터널 절연막 패턴(114) 및 제2 플로팅 게이트(124)에 비해 상기 제2 방향으로의 폭이 크다. 일 실시예에 따르면, 제2 유전막 패턴(174)은 상기 제2 방향으로의 폭이 제2 컨트롤 게이트(184)와 동일하다. 다른 실시예에 따르면, 제2 유전막 패턴(174)은 상기 제2 방향으로의 폭이 제2 터널 절연막 패턴(114) 및 제2 플로팅 게이트(124)와 동일하다.
한편, 제2 플로팅 게이트(124)의 측벽에는 제1 스페이서(165)가 형성될 수 있으며, 제2 컨트롤 게이트(184), 제2 유전막 패턴(174) 및 제1 스페이서(165)의 측벽에는 제3 스페이서(204)가 형성될 수 있다. 제1 및 제3 스페이서들(165, 204)은 산화물 혹은 질화물을 포함할 수 있다. 일 실시예에 따르면, 제1 및 제3 스페이서들(165, 204)은 제2 스페이서(202)와 동일한 물질을 포함한다.
도 1에서는 소자 분리막 패턴(155)의 높이가 일정하지 않으나, 일 실시예에 따르면, 소자 분리막 패턴(155)은 제2 터널 절연막 패턴(114)과 동일한 높이를 가질 수 있다.
전술한 바와 같이, 더미 게이트 구조물(194)은 게이트 구조물들(192)과 유사한 구조를 가질 수 있다. 하지만, 더미 게이트 구조물(194)에 전압이 인가되더라도, 더미 게이트 구조물(194) 하부의 제2 액티브 영역(104)에는 전하의 이동 경로인 채널이 형성되지 않을 수 있다. 즉, 더미 게이트 구조물(194)은 인가되는 전압에 따라 캐리어를 이동시키는 역할을 하지 않으며, 다만 게이트 구조물(192)과 동일한 높이로 형성되어 전체 게이트 구조물들의 밀도를 증가시키는 역할을 한다.
예시적인 실시예들에 따르면, 더미 게이트 구조물(194)에는 일정한 전압이 인가되어, 게이트 유도 드레인 누설(Gate Induced Drain Leakage: GIDL)에 의해 제2 불순물 영역(103)의 항복 전압(Breakdown Voltage: BV)이 낮아지는 것을 억제할 수 있다. 이때, 더미 게이트 구조물(194)에 인가되는 상기 전압은 게이트 구조물들(192)에 인가되는 전압에 비해 낮을 수 있다. 예시적인 실시예들에 따르면, 더미 게이트 구조물(194)은 제2 플러그(234)에 의해 제2 배선(254)에 전기적으로 연결될 수 있으며, 제2 배선(254)에 의해 더미 게이트 구조물(194)에 상기 전압이 인가될 수 있다. 예시적인 실시예들에 따르면, 제2 플러그(234)는 제2 컨트롤 게이트(184) 상면과 접촉할 수 있다.
한편, 제2 및 제3 스페이서들(202, 204)을 커버하는 층간 절연막 패턴(210)이 기판(100) 상에 형성된다. 이와는 달리, 층간 절연막 패턴(210)은 제2 및 제3 스페이서들(202, 204) 뿐만 아니라 게이트 구조물들(192) 및 더미 게이트 구조물(194)을 커버할 수도 있다. 층간 절연막 패턴(210)은 산화물을 포함할 수 있다.
게이트 구조물들(192), 더미 게이트 구조물(194) 및 층간 절연막 패턴(210) 상에는 캐핑막(220)이 형성될 수 있다. 캐핑막(220)은 질화막을 포함할 수 있다. 일 실시예에 따르면, 제1 및 제2 플러그들(232, 234)은 캐핑막(220)을 관통하여 형성된다.
지금까지는 게이트 구조물들(192) 및 더미 게이트 구조물(194)이 플로팅 게이트형 메모리 소자인 경우에 대해 설명하였으나, 게이트 구조물들(192) 및 더미 게이트 구조물(194)은 전하 트래핑형 메모리 소자일 수도 있다.
즉, 각 게이트 구조물들(192)은 각 제1 액티브 영역들(102) 상에 순차적으로 형성된 제1 터널 절연막 패턴(112), 제1 전하 트래핑막 패턴(122), 제1 차단막 패턴(172) 및 제1 게이트 전극(182)을 포함할 수 있으며, 더미 게이트 구조물(194)은 제2 액티브 영역들(104) 상에 순차적으로 형성된 제2 터널 절연막 패턴(114), 제2 전하 트래핑막 패턴(124), 제2 차단막 패턴(174) 및 제2 게이트 전극(184)을 포함할 수 있다.
이때, 제1 및 제2 전하 트래핑막 패턴들(122, 124)은 실리콘 질화물과 같은 질화물을 혹은 하프늄 실리콘 산화물과 같은 하프늄 산화물을 포함할 수 있다. 또한, 제1 및 제2 차단막 패턴들(172, 174)은 실리콘 산화물, 혹은 하프늄 산화물, 티타늄 산화물, 탄탈륨 산화물, 지르코늄 산화물, 알루미늄 산화물 등과 같이 고유전율을 갖는 금속 산화물을 포함할 수 있다. 또한, 제1 및 제2 게이트 전극들(182, 184)은 도핑된 폴리실리콘, 금속, 금속 질화물, 금속 실리사이드 등을 포함할 수 있다.
도 3 내지 도 11은 예시적인 실시예들에 따른 반도체 소자 제조 방법을 설명하기 위한 단면도들이다.
도 3을 참조하면, 기판(100)에 제1 불순물을 주입하여 제1 불순물 영역(101)을 형성한다. 예시적인 실시예들에 따르면, 제1 불순물 영역(101)은 기판(100)에 p형 불순물을 강하게 도핑하여 형성될 수 있다. 일 실시예에 따르면, 제1 불순물 영역(101)은 기판(100) 상부에 형성되며, 기판(100) 표면에는 접하지 않도록 형성된다. 한편, 제1 불순물 영역(101)을 형성하기 이전에, p형 혹은 n형 불순물을 주입하여 기판(100)의 일정 영역에 웰(well)을 형성할 수도 있다.
이후, 기판(100) 상에 터널 절연막(110) 및 플로팅 게이트막(120)을 순차적으로 형성한다.
일 실시예에 따르면, 터널 절연막(110)은 기판(100) 상면을 산화시켜 형성된다. 다른 실시예에 따르면, 터널 절연막(110)은 산화물, 산질화물 혹은 저유전 물질을 사용하여 화학 기상 증착(CVD) 공정, 원자층 증착(ALD) 공정 혹은 물리 기상 증착(PVD) 공정 등을 수행함으로써 형성될 수 있다.
플로팅 게이트막(120)은 불순물이 도핑된 폴리실리콘 혹은 텅스텐, 티타늄, 코발트, 니켈 등과 같은 높은 일함수를 갖는 금속 물질을 사용하여 형성할 수 있다.
도 4를 참조하면, 플로팅 게이트막(120) 상에 하드 마스크(130)를 형성한다. 하드 마스크(130)는 질화물을 사용하여 형성할 수 있다.
하드 마스크(130)를 식각 마스크로 사용하여, 플로팅 게이트막(120), 터널 절연막(110) 및 기판(100) 상부를 부분적으로 식각하여 트렌치(140)를 형성한다. 이에 따라, 기판(100)에는 트렌치(140)에 의해 구분되는 제1 및 제2 액티브 영역들(102, 104)이 형성된다. 일 실시예에 따르면, 트렌치(140)는 제1 불순물 영역(101)에 인접하여 형성될 수 있으며, 제1 불순물 영역(101)의 가장자리 일부가 식각될 수도 있다. 이에 따라, 제2 액티브 영역(104)은 제1 불순물 영역(101)을 포함하도록 형성될 수 있다. 예시적인 실시예들에 따르면, 제1 액티브 영역들(102)은 고립된 형상으로 복수 개 형성될 수 있다. 또한, 제2 액티브 영역(104)은 제1 액티브 영역들(102) 사이에 형성되며, 기판(100)의 상면에 평행한 제1 방향으로 라인 형상을 갖도록 형성될 수 있다.
한편, 플로팅 게이트막(120) 및 터널 절연막(110)은 부분적으로 식각되어, 각 제1 액티브 영역들(102) 상에 제1 터널 절연막 패턴(112) 및 제1 플로팅 게이트(122)가 순차적으로 형성되고, 제2 액티브 영역(104) 상에 제2 터널 절연막 패턴(114) 및 제2 플로팅 게이트(124)가 순차적으로 형성된다. 제1 터널 절연막 패턴(112) 및 제1 플로팅 게이트(122)는 제1 액티브 영역(102) 상에서 고립된 형상을 가질 수 있으며, 제2 터널 절연막 패턴(114) 및 제2 플로팅 게이트(124)는 제2 액티브 영역(104) 상에서 상기 제1 방향으로 연장되는 라인 형상을 가질 수 있다.
도 5를 참조하면, 트렌치(140)를 채우는 소자 분리막(150)을 형성한다. 예시적인 실시예들에 따르면, 트렌치(140)를 채우는 제1 절연막을 기판(100) 및 하드 마스크(130) 상에 형성한다. 이후, 제1 및 제2 플로팅 게이트들(122, 124)이 노출될 때까지 상기 제1 절연막을 평탄화하고 하드 마스크(130)를 제거함으로써 소자 분리막(150)을 형성할 수 있다. 상기 제1 절연막은 비에스지, 비피에스지, 유에스지, 에스오지, 폭스, 테오스, 고밀도 플라즈마 산화물, 고온 산화물 등을 사용하여 화학 기상 증착 공정, 원자층 증착 공정 혹은 물리 기상 증착 공정 등을 수행함으로써 형성될 수 있다.
도 6을 참조하면, 소자 분리막(150) 상부를 제거하여 제1 및 제2 플로팅 게이트들(122, 124)의 측벽을 노출시키는 소자 분리막 패턴(155)을 형성한다. 일 실시예에 따르면, 소자 분리막 패턴(155)은 제1 및 제2 터널 절연막 패턴들(112, 114)의 상면과 동일한 높이를 갖도록 형성된다. 다른 실시예에 따르면, 소자 분리막 패턴(155)은 제1 및 제2 터널 절연막 패턴들(112, 114)의 상면보다 높은 상면을 갖도록 형성될 수 있다.
도 7을 참조하면, 제1 및 제2 플로팅 게이트들(122, 124)을 커버하는 제1 스페이서막(160)을 기판(100) 및 소자 분리막 패턴(155) 상에 형성한다. 제1 스페이서막(160)은 산화물 혹은 질화물을 사용하여 형성할 수 있다. 일 실시예에 따르면, 제1 스페이서막(160)은 상기 제1 절연막과 동일한 물질을 사용하여 형성할 수 있다.
도 8을 참조하면, 이방성 식각 공정을 통해 제1 스페이서막(160)을 식각하여, 제1 및 제2 플로팅 게이트들(122, 124)의 측벽에 제1 스페이서(165)를 형성한다.
도 9를 참조하면, 제1 및 제2 플로팅 게이트들(122, 124), 제1 스페이서(165) 및 소자 분리막 패턴(155) 상에 유전막(170) 및 컨트롤 게이트막(180)을 순차적으로 형성한다.
유전막(170)은 산화물 및/또는 질화물을 사용하여 형성할 수 있다. 일 실시예에 따르면, 유전막(170)은 산화막/질화막/산화막으로 구성된 ONO막 구조를 갖도록 형성된다. 이와는 달리, 유전막(170)은 고유전율을 갖는 금속 산화물을 사용하여 형성될 수도 있다.
컨트롤 게이트막(180)은 도핑된 폴리실리콘, 금속, 금속 질화물, 금속 실리사이드 등을 사용하여 형성할 수 있다. 일 실시예에 따르면, 컨트롤 게이트막(180)은 순차적으로 적층된 도핑된 폴리실리콘막, 오믹막, 확산 방지막, 비정질막 및 금속막을 포함하도록 형성될 수 있다.
도 10을 참조하면, 사진 식각 공정을 통해 컨트롤 게이트막(180), 유전막(170), 제1 플로팅 게이트(122), 제1 터널 절연막 패턴(112) 및 제1 스페이서(165)를 부분적으로 제거한다. 이에 따라, 제1 액티브 영역들(102) 상에는 게이트 구조물들(192)이 형성되고, 제2 액티브 영역(104) 상에는 더미 게이트 구조물(194)이 형성된다. 일 실시예에 따르면, 소자 분리막 패턴(155)의 상부 일부도 함께 제거되어, 부분적으로 제1 액티브 영역(102)의 상면과 동일한 높이의 상면을 가질 수 있다.
게이트 구조물들(192)은 제1 액티브 영역들(102) 상에 고립된 형상을 갖고, 상기 제2 방향으로의 폭이 제1 액티브 영역들(102)의 폭보다 작게 형성될 수 있다. 각 게이트 구조물들(192)은 각 제1 액티브 영역들(102) 상에 순차적으로 적층된 제1 터널 절연막 패턴(112), 제1 플로팅 게이트(122), 제1 유전막 패턴(172) 및 제1 컨트롤 게이트(182)를 포함한다.
더미 게이트 구조물(194)은 제2 액티브 영역(104) 상에 상기 제1 방향으로 연장되는 라인 형상을 갖도록 형성된다. 더미 게이트 구조물(194)은 제2 액티브 영역(104) 상에 순차적으로 적층된 제2 터널 절연막 패턴(114), 제2 플로팅 게이트(124), 제2 유전막 패턴(174) 및 제2 컨트롤 게이트(184)를 포함한다. 예시적인 실시예들에 따르면, 제2 컨트롤 게이트(184) 및 제2 유전막 패턴(174)이 제2 플로팅 게이트(124) 및 제2 터널 절연막 패턴(114)에 비해 상기 제2 방향으로 넓은 폭을 갖도록 형성된다. 이에 따라, 제2 유전막 패턴(174) 하부에 제1 스페이서(165)의 일부가 잔류할 수 있다.
이후, 게이트 구조물들(192)에 의해 커버되지 않는 제1 액티브 영역들(102)에 제2 불순물 영역들(103)을 형성한다. 예시적인 실시예들에 따르면, 게이트 구조물들(192)을 이온 주입 마스크로 사용하는 이온 주입 공정을 통해, n형 불순물을 제1 액티브 영역(102) 상부에 도핑함으로써 제2 불순물 영역들(103)을 형성할 수 있다.
도 11을 참조하면, 게이트 구조물들(192)의 측벽에 제2 스페이서(202)를 형성하고, 더미 게이트 구조물(194) 및 잔류하는 제1 스페이서(165)의 측벽에 제3 스페이서(204)를 형성한다. 구체적으로, 게이트 구조물들(192), 더미 게이트 구조물(194) 및 제1 스페이서(165)를 커버하는 제2 스페이서막을 기판(100) 및 소자 분리막 패턴(155) 상에 형성하고, 이방성 식각 공정을 통해 상기 제2 스페이서막을 부분적으로 제거함으로써 제2 및 제3 스페이서들(202, 204)을 형성할 수 있다. 예시적인 실시예들에 따르면, 제2 스페이서(202)는 제2 불순물 영역들(103) 일부를 노출시키도록 형성된다. 일 실시예에 따르면, 제3 스페이서(202)는 소자 분리막 패턴(155) 상에 형성된다.
상기 제2 스페이서막은 산화물 혹은 질화물을 사용하여 형성할 수 있다. 일 실시예에 따르면, 상기 제2 스페이서막은 제1 스페이서막(160)과 동일한 물질을 사용하여 형성될 수 있다.
한편, 게이트 구조물들(192) 및 제2 스페이서(202)를 이온 주입 마스크로 사용하는 이온 주입 공정을 통해, n형 불순물을 제1 액티브 영역들(103)에 도핑할 수 있다. 이에 따라, 제2 불순물 영역들(103)은 엘디디 구조를 가질 수 있다.
도 2를 다시 참조하면, 게이트 구조물들(192), 더미 게이트 구조물(194) 및 제2 및 제3 스페이서들(202, 204)을 커버하는 층간 절연막을 기판(100) 상에 형성하여, 이들 사이의 공간을 채운다. 상기 층간 절연막은 실리콘 산화물과 같은 산화물을 사용하여 형성할 수 있다. 이후, 제1 게이트 구조물들(192) 및 더미 게이트 구조물(194)의 상면이 노출될 때까지 상기 층간 절연막을 평탄화하여 기판(100) 상에 층간 절연막 패턴(210)을 형성한다. 게이트 구조물들(192) 및 더미 게이트 구조물(194)이 동일한 높이를 가지므로, 더미 게이트 구조물(194)은 게이트 구조물들(192)과 함께 상기 평탄화 공정에서의 식각 저지막으로 작용할 수 있다.
게이트 구조물들(192), 더미 게이트 구조물(194) 및 층간 절연막 패턴(210) 상에 캐핑막(220)을 더 형성할 수 있다. 캐핑막(220)은 질화물 혹은 산화물을 사용하여 형성할 수 있다. 이와는 달리, 별도의 캐핑막(220)을 형성하지 않고, 층간 절연막 패턴(210)이 게이트 구조물들(192) 및 더미 게이트 구조물(194) 상에 일부 잔류하도록 상기 평탄화 공정을 수행할 수도 있다.
이후, 게이트 구조물들(192) 및 더미 게이트 구조물(194)의 상면을 노출시키는 개구(도시하지 않음)를 형성하고, 상기 개구를 채우는 제1 도전막을 캐핑막(220) 상에 형성한다. 캐핑막(220) 상에 형성된 상기 제1 도전막 부분을 제거함으로써, 게이트 구조물들(192)에 접하는 제1 플러그들(232)을 형성하고, 더미 게이트 구조물(194)에 접하는 제2 플러그(234)를 형성한다.
캐핑막(220) 및 제1 및 제2 플러그들(232, 234) 상에 제2 도전막을 형성하고 패터닝함으로써, 제1 및 제2 플러그들(232, 234)에 접하는 제1 및 제2 배선들(252, 254)을 형성한다.
전술한 공정들을 수행함으로써, 예시적인 실시예들에 따른 반도체 소자가 제조된다.
도 12는 예시적인 실시예들에 따른 반도체 소자를 설명하기 위한 단면도이다. 도 12의 반도체 소자는 주변 회로 영역에 도 1 및 도 2의 반도체 소자를 구비하고, 셀 영역에 메모리 셀을 구비하는 반도체 소자이다. 이에 따라, 동일한 구성 요소에는 동일한 참조 부호를 부여하고, 이에 대한 반복적인 설명은 생략한다.
도 12를 참조하면, 상기 반도체 소자는 주변 회로 영역(PA) 및 셀 영역(CA1, CA2)을 포함하는 기판(100) 상에 형성된다. 구체적으로, 상기 반도체 소자는 주변 회로 영역(PA)의 제1 및 제2 액티브 영역들(102, 104) 상에 각각 형성된 제1 게이트 구조물들(192) 및 더미(dummy) 게이트 구조물(194)을 포함한다. 일 실시예에 따르면, 제1 게이트 구조물들(192) 및 더미 게이트 구조물(194)은 주변 회로 영역(PA) 중에서 고전압 영역에 형성된다. 또한, 상기 반도체 소자는 셀 영역(CA1, CA2)의 제3 액티브 영역(106) 상에 형성된 제2 게이트 구조물들(196)을 포함한다. 도면상에서, 제1 셀 영역(CA1)은 주변 회로 영역(PA)과 동일하게 상기 반도체 소자를 제2 방향으로 절단한 단면도를 나타내고, 제2 셀 영역(CA2)은 상기 제2 방향에 실질적으로 수직한 제1 방향으로 절단한 단면도를 나타낸다.
제1 및 제2 액티브 영역들(102, 104)과 마찬가지로, 제3 액티브 영역(106)도 소자 분리막 패턴(155)에 의해 정의될 수 있다. 즉, 셀 영역(CA1, CA2)에서 소자 분리막 패턴(155)이 형성된 기판(100)의 영역은 필드 영역으로 호칭될 수 있으며, 나머지 영역은 제3 액티브 영역(106)으로 정의될 수 있다.
예시적인 실시예들에 따르면, 제3 액티브 영역(106)은 상기 제1 방향을 따라 복수 개로 형성되고, 각 제3 액티브 영역들(106)은 상기 제2 방향을 따라 연장되는 라인 형상을 가질 수 있다.
각 제2 게이트 구조물들(196)은 제3 액티브 영역(106) 상에 순차적으로 형성된 제3 터널 절연막 패턴(116b), 제3 플로팅 게이트(126b), 제3 유전막 패턴(176) 및 제3 컨트롤 게이트(186)를 포함할 수 있다.
예시적인 실시예들에 따르면, 제3 터널 절연막 패턴(116b) 및 제3 플로팅 게이트(126b)는 제3 액티브 영역(106) 상에 고립된 형상을 가질 수 있으며, 제3 유전막 패턴(176) 및 제3 컨트롤 게이트(186)는 제3 액티브 영역(106) 및 소자 분리막 패턴(155) 상에 상기 제1 방향으로 연장되는 라인 형상을 가질 수 있다. 이와는 달리, 제3 터널 절연막 패턴(116b)은 제3 액티브 영역(106) 및 소자 분리막 패턴(155) 상에서 상기 제2 방향으로 연장되는 라인 형상을 가질 수도 있다. 예시적인 실시예들에 따르면, 제3 터널 절연막 패턴(116b) 및 제3 플로팅 게이트(126b)는 상기 제1 방향으로의 폭이 제3 액티브 영역(106)과 동일하다.
예시적인 실시예들에 따르면, 제3 터널 절연막 패턴(116b)은 제1 및 제2 터널 절연막 패턴들(112, 114)과 동일한 물질을 포함하며 동일한 두께를 갖는다. 또한, 제3 플로팅 게이트(126b)는 제1 및 제2 플로팅 게이트들(122, 124)과 동일한 물질을 포함하며 동일한 두께를 갖는다. 또한, 제3 유전막 패턴(176)은 제1 및 제2 유전막 패턴들(172, 174)과 동일한 물질을 포함하며 동일한 두께를 갖는다. 또한, 제3 컨트롤 게이트(186)는 제1 및 제2 컨트롤 게이트들(182, 184)과 동일한 물질을 포함하며 동일한 두께를 갖는다.
제2 게이트 구조물들(196)에 인접한 제3 액티브 영역(106) 상부에는 제3 불순물 영역(105)이 형성될 수 있다. 일 실시예에 따르면, 제3 불순물 영역(105)은 n형 불순물을 포함한다. 각 제2 게이트 구조물들(196)과 각 제3 불순물 영역들(105)은 셀 트랜지스터를 형성할 수 있다. 즉, 제2 게이트 구조물들(196)은 워드 라인(Word line), 스트링 선택 라인(String Selection Line: SSL) 및 접지 선택 라인(Ground Selection Line: GSL)을 포함할 수 있다.
일 실시예에 따르면, 소자 분리막 패턴(155)은 제3 터널 절연막 패턴(116b)의 상면과 동일한 높이의 상면을 가질 수 있다. 다른 실시예에 따르면, 소자 분리막 패턴(155)은 제3 터널 절연막 패턴(116b)의 상면보다 높은 상면을 가질 수 있다.
한편, 제3 플로팅 게이트들(126)의 상기 제1 방향으로의 측벽에는 제1 스페이서(165)가 형성될 수 있다. 또한, 상기 제2 방향을 따라 제2 게이트 구조물들(196) 사이에는 제2 층간 절연막 패턴(215)이 형성될 수 있다. 제2 게이트 구조물들(196) 및 제2 층간 절연막 패턴(215) 상에는 캐핑막(220)이 더 형성될 수 있다.
캐핑막(220) 상에는 비트라인(240)이 형성된다. 비트라인(240)은 상기 제1 방향을 따라 복수 개로 형성될 수 있으며, 각 비트라인들(240)은 상기 제2 방향을 따라 연장되는 라인 형상을 가질 수 있다. 비트라인(240)은 금속, 금속 질화물 금속 실리사이드 및/또는 도핑된 폴리실리콘을 포함할 수 있다.
한편, 도시하지는 않았으나, 비트라인(240)에 전기적으로 연결되는 비트라인 콘택 및 공통 소스 라인도 더 형성될 수 있다.
지금까지는 제2 게이트 구조물들(196)이 플로팅 게이트형 메모리 소자인 경우에 대해 설명하였으나, 제2 게이트 구조물들(196)은 전하 트래핑형 메모리 소자일 수도 있다.
도 13 내지 도 21은 예시적인 실시예들에 따른 반도체 소자 제조 방법을 설명하기 위한 단면도들이다. 상기 반도체 소자의 제조 방법에서 주변 회로 영역(PA)에 형성되는 반도체 소자의 제조 방법은 도 3 내지 도 11을 참조로 설명한 방법과 실질적으로 동일하므로, 동일한 구성 요소에는 동일한 참조 부호를 부여하고 반복적인 설명은 생략한다.
도 13을 참조하면, 기판(100)의 주변 회로 영역(PA)에 제1 불순물을 주입하여 제1 불순물 영역(101)을 형성한다. 한편, 제1 불순물 영역(101)을 형성하기 이전에, p형 혹은 n형 불순물을 주입하여 기판(100)의 일정 영역에 웰(well)을 형성할 수도 있다. 이후, 기판(100) 상에 터널 절연막(110) 및 플로팅 게이트막(120)을 순차적으로 형성한다.
도 14를 참조하면, 플로팅 게이트막(120) 상에 하드 마스크(130)를 형성하고 이를 식각 마스크로 사용하여, 플로팅 게이트막(120), 터널 절연막(110) 및 기판(100) 상부를 부분적으로 식각하여 트렌치(140)를 형성한다. 이에 따라, 기판(100)에는 트렌치(140)에 의해 구분되는 제1 내지 제3 액티브 영역들(102, 104, 106)이 형성된다. 예시적인 실시예들에 따르면, 제3 액티브 영역(106)은 기판(100)의 상면에 평행한 제1 방향을 따라 복수 개 형성되며, 각 제3 액티브 영역들(106)은 상기 제1 방향에 실질적으로 수직한 제2 방향으로 라인 형상을 갖도록 형성될 수 있다.
한편, 플로팅 게이트막(120) 및 터널 절연막(110)은 부분적으로 식각되어, 각 제1 액티브 영역들(102) 상에 제1 터널 절연막 패턴(112) 및 제1 플로팅 게이트(122)가 순차적으로 형성되고, 제2 액티브 영역(104) 상에 제2 터널 절연막 패턴(114) 및 제2 플로팅 게이트(124)가 순차적으로 형성되며, 제3 액티브 영역(106) 상에 예비 제3 터널 절연막 패턴(116a) 및 예비 제3 플로팅 게이트(126a)가 형성된다. 예비 제3 터널 절연막 패턴(116a) 및 예비 제3 플로팅 게이트(126a)는 제3 액티브 영역(104) 상에서 상기 제2 방향으로 연장되는 라인 형상을 가질 수 있다.
도 15를 참조하면, 트렌치(140)를 채우는 소자 분리막(150)을 형성한다.
도 16을 참조하면, 소자 분리막(150) 상부를 제거하여 제1 및 제2 플로팅 게이트들(122, 124) 및 예비 제3 플로팅 게이트(126a)의 측벽을 노출시키는 소자 분리막 패턴(155)을 형성한다. 일 실시예에 따르면, 소자 분리막 패턴(155)은 제1 및 제2 터널 절연막 패턴들(112, 114) 및 예비 제3 터널 절연막 패턴(116a)의 상면과 동일한 높이를 갖도록 형성된다. 다른 실시예에 따르면, 소자 분리막 패턴(155)은 제1 및 제2 터널 절연막 패턴들(112, 114) 및 예비 제3 터널 절연막 패턴(116a)의 상면보다 높은 상면을 갖도록 형성될 수 있다.
도 17을 참조하면, 제1 및 제2 플로팅 게이트들(122, 124) 및 예비 제3 플로팅 게이트(126a)를 커버하는 제1 스페이서막(160)을 기판(100) 및 소자 분리막 패턴(155) 상에 형성한다.
도 18을 참조하면, 이방성 식각 공정을 통해 제1 스페이서막(160)을 식각하여, 제1 및 제2 플로팅 게이트들(122, 124) 및 예비 제3 플로팅 게이트(126a)의 측벽에 제1 스페이서(165)를 형성한다. 일 실시예에 따르면, 제1 스페이서(165)는 예비 제3 플로팅 게이트(126a)의 상기 제1 방향의 측벽에 형성될 수 있다.
도 19를 참조하면, 제1 및 제2 플로팅 게이트들(122, 124), 예비 제3 플로팅 게이트(126a), 제1 스페이서(165) 및 소자 분리막 패턴(155) 상에 유전막(170) 및 컨트롤 게이트막(180)을 순차적으로 형성한다.
도 20을 참조하면, 사진 식각 공정을 통해 컨트롤 게이트막(180), 유전막(170), 제1 플로팅 게이트(122), 제1 터널 절연막 패턴(112), 예비 제3 플로팅 게이트(126a), 예비 제3 터널 절연막 패턴(116a) 및 제1 스페이서(165)를 부분적으로 제거한다. 이에 따라, 제1 액티브 영역들(102) 상에는 제1 게이트 구조물들(192)이 형성되고, 제2 액티브 영역(104) 상에는 더미 게이트 구조물(194)이 형성되며, 제3 액티브 영역(106) 상에는 제2 게이트 구조물들(196)이 형성된다.
각 제2 게이트 구조물들(196)은 제3 액티브 영역(106) 상에 순차적으로 적층된 제3 터널 절연막 패턴(116b), 제3 플로팅 게이트(126b), 제3 유전막 패턴(176) 및 제3 컨트롤 게이트(186)를 포함하도록 형성된다. 이때, 제3 터널 절연막 패턴(116) 및 제3 플로팅 게이트(126)는 제3 액티브 영역(106) 상에 고립된 형상을 갖도록 형성되고, 제3 유전막 패턴(176) 및 제3 컨트롤 게이트(186)는 제3 액티브 영역(106) 및 소자 분리막 패턴(155) 상에 상기 제1 방향을 따라 연장되는 라인 형상을 갖도록 형성된다. 이와는 달리, 제3 터널 절연막 패턴(116)은 제3 액티브 영역(106) 상에 상기 제2 방향을 따라 연장되는 라인 형상을 갖도록 형성될 수도 있다.
이후, 제1 게이트 구조물들(192)에 의해 커버되지 않는 제1 액티브 영역들(102)과 제2 게이트 구조물들(196)에 의해 커버되지 않는 제3 액티브 영역(106)에 각각 제2 및 제3 불순물 영역들(103, 105)을 형성한다. 예시적인 실시예들에 따르면, 제1 및 제2 게이트 구조물들(192, 196)을 이온 주입 마스크로 사용하는 이온 주입 공정을 통해, n형 불순물을 제1 및 제3 액티브 영역들(102, 106) 상부에 도핑함으로써 제2 및 제3 불순물 영역들(103, 105)을 형성할 수 있다.
도 21을 참조하면, 제1 게이트 구조물들(192)의 측벽에 제2 스페이서(202)를 형성하고, 더미 게이트 구조물(194) 및 잔류하는 제1 스페이서(165)의 측벽에 제3 스페이서(204)를 형성한다.
도 12를 다시 참조하면, 제1 및 제2 게이트 구조물들(192, 196), 더미 게이트 구조물(194) 및 제2 및 제3 스페이서들(202, 204)을 커버하는 층간 절연막을 기판(100) 상에 형성하여, 이들 사이의 공간을 채운다. 이후, 제1 및 제2 게이트 구조물들(192, 196) 및 더미 게이트 구조물(194)의 상면이 노출될 때까지 상기 층간 절연막을 평탄화하여 기판(100)의 주변 회로 영역(PA) 상에 제1 층간 절연막 패턴(210)을 형성하고, 기판(100)의 셀 영역(CA) 상에 제2 층간 절연막 패턴(215)을 형성한다.
제1 및 제2 게이트 구조물들(192, 196), 더미 게이트 구조물(194) 및 제1 및 제2 층간 절연막 패턴들(210, 215) 상에 캐핑막(220)을 더 형성할 수 있다. 이와는 달리, 별도의 캐핑막(220)을 형성하지 않고, 제1 및 제2 층간 절연막 패턴들(210, 215)이 제1 및 제2 게이트 구조물들(192, 196) 및 더미 게이트 구조물(194) 상에 일부 잔류하도록 상기 평탄화 공정을 수행할 수도 있다.
이후, 제1 게이트 구조물들(192) 및 더미 게이트 구조물(194)의 상면에 각각 접하는 제1 및 제2 플러그들(232, 234)을 형성한다. 캐핑막(220) 및 제1 및 제2 플러그들(232, 234) 상에 도전막을 형성하고 패터닝함으로써, 제1 및 제2 플러그들(232, 234)에 접하는 제1 및 제2 배선들(252, 254) 및 비트라인 콘택(도시하지 않음)에 접하는 비트라인(240)을 형성한다.
전술한 공정들을 수행함으로써, 예시적인 실시예들에 따른 반도체 소자가 제조된다.
전술한 바와 같이 본 발명의 실시예들에 따르면, 고전압 영역의 게이트 구조물들 사이에 더미 게이트 구조물이 형성되어 게이트 밀도를 증가시킨다. 상기 더미 게이트 구조물은 액티브 영역 상에 형성되어 상기 게이트 구조물들과 동일한 높이를 가질 수 있으므로, 이후 형성되는 층간 절연막의 식각 저지막 역할을 할 수 있다. 또한, 상기 더미 게이트 구조물에는 일정한 전압이 인가되어, 상기 게이트 구조물들에 인접한 불순물 영역의 항복 전압 특성 열화를 방지할 수 있다.
상술한 바와 같이 본 발명의 바람직한 실시예들을 참조하여 설명하였지만 해당 기술 분야에서 통상의 지식을 가진 자라면 특허 청구 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
100 : 기판
101, 103, 105 : 제1 내지 제3 불순물 영역
102, 104, 106 : 제1 내지 제3 액티브 영역
110 : 터널 절연막
112, 114, 116b : 제1 내지 제3 터널 절연막 패턴
120 : 플로팅 게이트막
122, 124, 126b : 제1 내지 제3 플로팅 게이트
130: 하드 마스크 140: 트렌치
150: 소자 분리막 155: 소자 분리막 패턴
160: 스페이서막 165: 제1 스페이서
170 : 유전막
172, 174, 176 : 제1 내지 제3 유전막 패턴
180 : 컨트롤 게이트막
182, 184, 186 : 제1 내지 제3 컨트롤 게이트
192: (제1) 게이트 구조물 194 : 더미 게이트 구조물
196 : 제2 게이트 구조물 202, 204 : 제2, 제3 스페이서
210 : 층간 절연막 패턴 215 : 제2 층간 절연막 패턴
220 : 캐핑막 232, 234 : 제1, 제2 플러그
240 : 비트라인 252, 254 : 제1, 제2 배선

Claims (10)

  1. 복수 개의 제1 액티브 영역들 및 상기 제1 액티브 영역들 사이의 제2 액티브 영역을 포함하는 기판의 상기 제1 액티브 영역들 상의 복수 개의 게이트 구조물들; 및
    상기 제2 액티브 영역 상에 형성되고, 제1 전압이 인가되는 더미(dummy) 게이트 구조물을 포함하는 반도체 소자.
  2. 제1항에 있어서, 상기 제2 액티브 영역의 일부에는 채널 형성 방지용 불순물 영역이 형성되어 있는 것을 특징으로 하는 반도체 소자.
  3. 제1항에 있어서, 상기 각 게이트 구조물은 상기 각 제1 액티브 영역 상에 순차적으로 적층된 제1 터널 절연막 패턴, 제1 플로팅 게이트, 제1 유전막 패턴 및 제1 컨트롤 게이트를 포함하고,
    상기 더미 게이트 구조물은 상기 제2 액티브 영역 상에 순차적으로 적층된 제2 터널 절연막 패턴, 제2 플로팅 게이트, 제2 유전막 패턴 및 제2 컨트롤 게이트를 포함하는 것을 특징으로 하는 반도체 소자.
  4. 제3항에 있어서, 상기 제2 컨트롤 게이트는 상기 제2 플로팅 게이트 및 상기 제2 터널 절연막 패턴보다 넓은 폭을 갖는 것을 특징으로 하는 반도체 소자.
  5. 제1항에 있어서, 상기 더미 게이트 구조물은 상기 게이트 구조물들과 동일한 물질을 포함하고 동일한 높이를 갖는 것을 특징으로 하는 반도체 소자.
  6. 제1항에 있어서, 상기 더미 게이트 구조물에 상기 제1 전압을 인가하는 배선을 더 포함하고,
    상기 제1 전압에 비해 큰 제2 전압이 상기 게이트 구조물들에 인가되는 것을 특징으로 하는 반도체 소자.
  7. 복수 개의 제1 액티브 영역들 및 상기 제1 액티브 영역들 사이의 제2 액티브 영역을 포함하는 주변 회로 영역과, 제3 액티브 영역을 포함하는 셀 영역을 구비하는 기판의 상기 제1 액티브 영역들 상의 복수 개의 제1 게이트 구조물들;
    상기 제2 액티브 영역 상에 형성되고, 제1 전압이 인가되는 더미(dummy) 게이트 구조물; 및
    상기 제3 액티브 영역 상의 복수 개의 제2 게이트 구조물들을 포함하는 반도체 소자.
  8. 제7항에 있어서, 상기 각 제1 게이트 구조물은 상기 각 제1 액티브 영역 상에 순차적으로 적층된 제1 터널 절연막 패턴, 제1 플로팅 게이트, 제1 유전막 패턴 및 제1 컨트롤 게이트를 포함하고,
    상기 더미 게이트 구조물은 상기 제2 액티브 영역 상에 순차적으로 적층된 제2 터널 절연막 패턴, 제2 플로팅 게이트, 제2 유전막 패턴 및 제2 컨트롤 게이트를 포함하며,
    상기 각 제2 게이트 구조물은 상기 각 제3 액티브 영역 상에 순차적으로 적층된 제3 터널 절연막 패턴, 제3 플로팅 게이트, 제3 유전막 패턴 및 제3 컨트롤 게이트를 포함하는 것을 특징으로 하는 반도체 소자.
  9. 제8항에 있어서, 상기 제2 컨트롤 게이트는 상기 제2 플로팅 게이트 및 상기 제2 터널 절연막 패턴보다 넓은 폭을 갖는 것을 특징으로 하는 반도체 소자.
  10. 기판 상에 소자 분리막을 형성하여, 상기 기판에 복수 개의 제1 액티브 영역들 및 상기 제1 액티브 영역들 사이의 제2 액티브 영역을 형성하는 단계;
    상기 제1 액티브 영역들 상에 복수 개의 게이트 구조물들을 형성하고, 상기 제2 액티브 영역 상에 더미(dummy) 게이트 구조물을 형성하는 단계; 및
    상기 더미 게이트 구조물에 전기적으로 연결되는 배선을 형성하는 단계를 포함하는 반도체 소자 제조 방법.
KR1020100055847A 2010-06-14 2010-06-14 반도체 소자 및 그 제조 방법 KR101804420B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020100055847A KR101804420B1 (ko) 2010-06-14 2010-06-14 반도체 소자 및 그 제조 방법
US13/099,482 US8878253B2 (en) 2010-06-14 2011-05-03 Semiconductor devices

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020100055847A KR101804420B1 (ko) 2010-06-14 2010-06-14 반도체 소자 및 그 제조 방법

Publications (2)

Publication Number Publication Date
KR20110136071A true KR20110136071A (ko) 2011-12-21
KR101804420B1 KR101804420B1 (ko) 2018-01-11

Family

ID=45095530

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020100055847A KR101804420B1 (ko) 2010-06-14 2010-06-14 반도체 소자 및 그 제조 방법

Country Status (2)

Country Link
US (1) US8878253B2 (ko)
KR (1) KR101804420B1 (ko)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9793139B2 (en) * 2015-10-29 2017-10-17 Sandisk Technologies Llc Robust nucleation layers for enhanced fluorine protection and stress reduction in 3D NAND word lines
JP2019145589A (ja) * 2018-02-16 2019-08-29 東芝メモリ株式会社 半導体装置の製造方法
CN110707090B (zh) * 2019-09-30 2022-09-20 长江存储科技有限责任公司 一种位线驱动器
TWI765643B (zh) * 2021-04-06 2022-05-21 華邦電子股份有限公司 記憶體元件及其製造方法

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4307664B2 (ja) * 1999-12-03 2009-08-05 株式会社ルネサステクノロジ 半導体装置
JP4698793B2 (ja) * 2000-04-03 2011-06-08 ルネサスエレクトロニクス株式会社 半導体装置
JP2003188286A (ja) 2001-12-14 2003-07-04 Mitsubishi Electric Corp 半導体装置およびその製造方法
US7956391B2 (en) * 2002-08-14 2011-06-07 Advanced Analogic Technologies, Inc. Isolated junction field-effect transistor
KR20060022573A (ko) 2004-09-07 2006-03-10 주식회사 하이닉스반도체 반도체 소자의 콘택홀 형성 방법
KR20070092028A (ko) 2006-03-08 2007-09-12 주식회사 하이닉스반도체 반도체 소자의 랜딩 콘택 플러그 형성 방법
JP2007250705A (ja) * 2006-03-15 2007-09-27 Nec Electronics Corp 半導体集積回路装置及びダミーパターンの配置方法
JP2008109042A (ja) * 2006-10-27 2008-05-08 Toshiba Corp 半導体記憶装置及びその製造方法
JP2008140977A (ja) 2006-12-01 2008-06-19 Renesas Technology Corp 半導体装置の製造方法

Also Published As

Publication number Publication date
US20110303965A1 (en) 2011-12-15
KR101804420B1 (ko) 2018-01-11
US8878253B2 (en) 2014-11-04

Similar Documents

Publication Publication Date Title
US9196733B2 (en) Fin FET and method of fabricating same
US10937797B2 (en) Three-dimensional semiconductor memory devices
KR100714900B1 (ko) 매몰 게이트 전극을 갖는 반도체 소자 및 그 제조방법
TWI752431B (zh) 半導體裝置
US20130161722A1 (en) Semiconductor devices and methods of manufacturing the same
JP4923078B2 (ja) 半導体記憶装置及びその半導体記憶装置の製造方法
KR20120067634A (ko) 반도체 소자 제조 방법
JP6629142B2 (ja) 半導体装置およびその製造方法
US10903324B2 (en) Semiconductor device including fin-FET and etch stop layers
US8748978B2 (en) Sense-amp transistor of semiconductor device and method for manufacturing the same
KR101804420B1 (ko) 반도체 소자 및 그 제조 방법
KR20070049731A (ko) 플래시 메모리 및 그 제조방법
KR20130127807A (ko) 비휘발성 메모리 장치 및 그 제조 방법
JP2007294750A (ja) 半導体装置及びその製造方法
US9129858B2 (en) Semiconductor device
JP5123536B2 (ja) 半導体装置の製造方法
JP2013004791A (ja) 半導体装置およびその製造方法
US20080315325A1 (en) Semiconductor device and method of manufacturing the same
JP2005203455A (ja) 半導体装置およびその製造方法
KR20080069037A (ko) 활성 핀들 상에 금속 게이트를 갖는 반도체 소자의 제조방법 및 이에 의해 제조된 반도체 소자
KR20100038595A (ko) 반도체 장치 제조방법
CN113675201A (zh) 半导体存储装置及其形成方法
KR20110106105A (ko) 반도체 소자의 제조 방법
KR20050094295A (ko) 플래쉬 메모리 소자 및 그 제조 방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E902 Notification of reason for refusal
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant