CN100440514C - 非易失浮栅存储单元及其阵列以及其形成方法 - Google Patents

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Abstract

非易失存储单元具有第一导电类型的单晶半导体材料，如单晶硅。在半导体材料中形成每个为第二导电类型的彼此隔开的第一和第二区，所述第二导电类型不同于第一导电类型。具有第一部分和第二部分的沟道区连接第一和第二区用于传导电荷。电介质位于沟道区上。可以是导电的或不导电的浮栅位于电介质上，并与沟道区的第一部分隔开。沟道区的第一部分与第一区相邻，第一浮栅具有大体上的三角形状。浮栅形成在腔中。栅电极容性耦合到第一浮栅，并与沟道区的第二部分隔开。沟道区的第二部分位于第一部分和第二区之间。双向非易失存储单元具有每个均形成在腔中的两个浮栅。还公开了该非易失存储单元和阵列的制造方法。

Description

非易失浮栅存储单元及其阵列以及其形成方法
技术领域
本发明涉及一种采用形成在腔中、用于存储电荷的浮栅的非易失存储单元。特别是，本发明涉及其中形成两个浮栅、并能在单一单元中双向存储和读取多个位的这种非易失存储单元以及这种单元的阵列，及其制造方法。
背景技术
采用浮栅用于存储的单向读取/编程非易失存储单元在本领域中是公知的。例如参见美国专利US5029130。通常，这些类型的存储单元各采用导电浮栅存储一个位，即浮栅存储电荷或者不存储电荷。存储在浮栅上的电荷控制晶体管的沟道中的电荷的传导。在期望增加这种非易失存储单元的存储容量时，这种存储单元的浮栅被编程以存储一些电荷，以所存储的不同电荷量决定单元的不同状态，由此可以在单一单元中存储多个位。将单元编程为多级状态其中之一然后读取这种状态的问题是：必须非常小心地控制用以区分一个状态和另一个状态的储存在浮栅上的电荷量。此外，在现有技术的单向读取/编程非易失存储单元中，浮栅是通过包括掩蔽步骤等的光刻工艺制造的，结果导致“大”的结构。
在由Z.Krivokapic等人于2002年由IEEE发表的题目为“Quantum-well Memory Device(QWMD)with Extremely Good ChargeRetention(具有极佳电荷保持性能的量子阱存储器件(QWMD))”的文章中，作者介绍了采用浮栅作为量子阱的器件。然而，这与具有间隔区和在其间用于传导电荷的沟道的非易失存储单元是非常不同的。
能在单一单元中存储多个位的双向读取/编程非易失存储单元在本领域中也是公知的。例如参见美国专利US6011725。通常，这些类型的存储单元采用诸如氮化硅的绝缘捕获材料，其位于诸如二氧化硅的两个其它绝缘层之间，以便捕获电荷。电荷在源/漏附近被捕获，以便控制晶体管的沟道中的电荷传导。该单元以一个方向被读取以便确定在源/漏区之一附近捕获的电荷的状态，并以相反方向被读取以便确定在另一源/漏区附近捕获的电荷的状态。因此，这些单元可以双向地被读取和编程。这些类型的单元存在的问题是：为了擦除，还必须精确地在最初捕获编程电荷的相同位置上对空穴或相反导电性的电荷进行“编程”或将其注入到捕获材料中，以便“中和”编程电荷。由于编程电荷和擦除电荷被注入到非导电捕获材料中，因此电荷不像在导电材料中那样移动。因此，如果在向编程电荷的位置注入擦除电荷时存在任何误差，则擦除电荷将不会中和编程电荷，并且该单元将不会被完全擦除。而且，为了注入擦除电荷，该单元必须被双向地擦除，由此增加了擦除一个单元所需的时间。
因此，需要提供一种克服这些问题的非易失存储单元和阵列。
发明内容
在本发明中，非易失存储单元包括第一导电类型的基本上单晶半导体材料，如单晶硅。在半导体材料中形成每个均为与第一导电类型不同的第二导电类型的第一和第二区，其中第一区和第二区彼此隔开。具有第一部分和第二部分的沟道区连接第一和第二区，用于传导电荷。电介质位于沟道区上。浮栅位于电介质上并与沟道区的第一部分隔开。沟道区的第一部分与第一区相邻，其中浮栅具有大体上三角形状。栅电极容性耦合到浮栅，并与沟道区的第二部分隔开。沟道区的第二部分位于第一部分和第二区之间。
本发明还涉及一种具有两个浮栅的双向读取/编程非易失存储单元、前述非易失存储单元的阵列以及非易失存储单元和阵列的制造方法，其中每个浮栅具有大体上三角形状。
附图说明
图1A是用以形成隔离区的本发明的方法的第一步骤中使用的半导体衬底的顶视图。
图1B是表示本发明的初始处理步骤的沿着线1B-1B截取的结构的剖面图。
图1C是表示图1B中结构处理的下一步骤的结构的顶视图，其中限定了隔离区。
图1D是表示形成在该结构中的隔离沟槽的沿着线1D-1D截取的图1C中的结构的剖面图。
图1E是表示在隔离沟槽中形成隔离块材料的图1D中的结构的剖面图。
图2A-2O是沿着线2A-2A截取的图1C中的半导体结构的剖面图，依次表示在形成本发明的浮栅存储单元的非易失存储阵列的单元部分过程中，在半导体结构处理中的步骤。
图3A-3O是沿着线2A-2A截取的图1C中的半导体结构的剖面图，依次表示在形成本发明的浮栅存储单元的非易失存储阵列的外围部分过程中，在半导体结构处理中的步骤。
图4是本发明的存储单元的剖面图。
图5是本发明的存储单元阵列的示意电路图。
具体实施方式
在图1A-1E和2A-2O以及图3A-3O中示出了本发明的方法，其中示出了制造本发明的存储单元阵列的处理步骤，图3A-3O示出了制造本发明的存储单元阵列的外围部分的处理步骤。该方法是以半导体衬底10开始的，该半导体衬底优选是P型的并且是本领域公知的。下述各层的厚度将取决于设计规则和处理技术发展阶段。这里所述的是0.10微米工艺。然而，本领域技术人员应该理解，本发明不限于任何特殊工艺技术发展阶段，也不限于下述任何工艺参数中的任何特殊值。
隔离区的形成
图1A-1E表示在衬底上形成隔离区的公知STI法。参见图1A，其中示出了半导体衬底10(或半导体阱)的顶部平面图，该半导体衬底优选是P型的并且是本领域中公知的。通过任何公知技术如氧化或氧化物淀积(例如化学汽相淀积或CVD)在衬底10上形成(例如生长或淀积)第一层二氧化硅(以下称为“氧化物”)11，并且厚度为约50-120埃。在氧化物11上形成(例如生长或淀积)第二层多晶硅12。如下面更详细地讨论的，此后，第二层多晶硅12包括三个子层：第一本征多晶硅子层(厚度为100-500埃的数量级)、在第一本征多晶硅子层上的第二掺杂多晶硅子层(例如用As掺杂，并且厚度为30-50埃的数量级)、以及在掺杂多晶硅层上的第三本征多晶硅子层(厚度为30-50埃的数量级)。如所看到的，第二多晶硅层12是牺牲层。尽管它被描述为由多晶硅形成，但是它可以由任何材料形成，包括但不限于绝缘材料，如氧化物或氮化硅(以下称为“氮化物”)。最后，优选通过CVD在多晶硅层12上形成厚度约为1000-2000埃的第三层氮化物14。图1B示出了得到的结构的剖面图。
一旦形成了第一、第二和第三层11/12/14，则在氮化物层14上施加合适的光致抗蚀剂材料16，并进行掩蔽步骤，以便从在Y或列方向延伸的特定区域(条18)中选择地除去光致抗蚀剂材料，如图1C所示。在除去光致抗蚀剂材料16的位置，使用标准刻蚀技术(即，各向异性氮化物、多晶硅和氧化物刻蚀工艺)在条18中刻蚀掉暴露的氮化物层14、多晶硅层12和氧化物层11，以便在该结构中形成沟槽20。相邻条18之间的距离W可以与使用的工艺的最小光刻特征尺寸一样小。然后使用硅刻蚀工艺将沟槽20向下延伸到硅衬底10中到达约500-4000埃的深度，如图1D所示。在没有除去光致抗蚀剂材料16的位置，保留了氮化物层14、多晶硅层12和氧化物层11。现在图1D中所示的最终结构限定了与隔离区24交错的有源区22。
进一步处理该结构，以便除去其余的光致抗蚀剂16。然后，通过淀积厚氧化物层而在沟槽20中形成诸如二氧化硅的隔离材料，然后进行化学机械抛光或CMP刻蚀(使用氮化物层14作刻蚀停止层)，以便除去沟槽20中除了氧化物块26以外的氧化物层，如图1E所示。
图1A-1E示出了衬底的存储单元阵列，其中存储单元的列将形成在由隔离区24分隔开的有源区22中。应该指出，衬底10还包括至少一个外围区域，在该外围区域中形成将用于操作形成在存储单元阵列区中的存储单元的控制电路。优选地，在上述相同的STI工艺期间，也在外围区域中形成了隔离块26。
存储单元阵列的形成
进一步如下处理图1E中所示的结构。图2A-2O示出了从垂直于图1E的视图方向所示的有源区22中的结构的剖面图(沿着图1C中所示的线2A-2A)。图2A是沿着存储单元阵列部分中的线2A-2A截取的图1E中所示结构的剖面图。图3A是外围部分的剖面图。
然后在每个位置、包括在外围部分上施加光致抗蚀剂16。进行掩蔽步骤，其中除去了在X方向延伸的条形光致抗蚀剂16。制作在光致抗蚀剂中的开口30。利用该光致抗蚀剂作为掩模，然后进行氮化物14的各向异性刻蚀，其中多晶硅12用做刻蚀停止层。然后，用氧化物11作为刻蚀停止层，进行多晶硅12的各向异性刻蚀。得到的结构示于图2B中。应该指出，由于与开口30相邻的是STI氧化物26，因此图2B中所示的开口30在X方向(即在纸面的出或入方向)不是连续的。由光致抗蚀剂16保护的外围部分保留下来而未受到该工艺的影响，如图3B所示。
然后进行多晶硅12的湿法刻蚀。由于外围仍然由光致抗蚀剂16保护，因此不存在由于多晶硅的湿法刻蚀造成的任何变化。在单元部分中，多晶硅12的湿法刻蚀导致多晶硅12的“侧向”刻蚀，以至于掺杂的多晶硅子层将比未掺杂或本征多晶硅子层刻蚀得更快。这是由于掺杂多晶硅和未掺杂或本征多晶硅之间的刻蚀速度的差异造成的。此外，该刻蚀工艺的固有自身限制在于：该工艺刻蚀多晶硅的侧向长度受到刻蚀剂的扩散速度所限制。然后进行氧化物层11的湿法刻蚀工艺。得到的结构示于图2C中。外围部分保持不变，如图3C所示。
对图2C中所示的结构进行氧化处理。该处理氧化了暴露的多晶硅12，形成层32。此外，优选利用HTO CVD工艺淀积一层氧化物34，形成约200-250埃的层。得到的结构示于图2D中。外围部分保持不变，如图3D所示。
然后，利用例如CVD在该结构上淀积厚度约为100-250埃数量级的掺杂多晶硅36。该多晶硅36填充通过其进行先前的湿法刻蚀的“腔”。然后，用氧化物层34作为刻蚀停止层，进行各向异性刻蚀。得到的结构示于图2E中。外围部分保持不受影响，如图3E所示。或者，代替多晶硅，可以使用诸如氮化物的能捕获电荷的材料填充通过其进行湿法刻蚀的“腔”。使用氮化物将产生类似于美国专利US6011725中公开的存储单元工作。
然后通过各向异性刻蚀除去氧化物层34，露出下面的衬底10。除去氧化物层34还使STI 26中的一部分氧化物被除去。然后将衬底10各向异性地刻蚀到约500-4000埃的深度，这是衬底10中的STI 26的深度。然后进行STI中的氧化物26的各向异性刻蚀，其中衬底10用做刻蚀停止层。结果产生在X方向连续的沟槽30，如图2F所示。此外，进行注入，形成围绕沟槽30的源/漏区40(a，b)。这样，源/漏区40(a，b)在X方向连续延伸。此外，源/漏区40(a，b)形成用于到沟槽30的其中一侧的有源器件的源/漏区，并形成用于在沟槽30的另一侧的有源器件的源/漏区。这样，相邻行的器件共享公共的源/漏区。得到的结构示于图2F中。外围部分保持不变，如图3F所示。
除去光致抗蚀剂层16，然后在整个结构上再次施加光致抗蚀剂。在外围部分中形成开口42，如图3G所示。由光致抗蚀剂16保护的单元部分不变，如图2G所示。在外围部分中，用多晶硅层12做刻蚀停止层，进行氮化物层14的各向异性刻蚀。之后，各向异性地刻蚀多晶硅层12，直到达到氧化物层11为止。得到的结构示于图3G中。
对外围部分中的暴露氧化物层11进行各向异性刻蚀，直到达到衬底10为止。然后在外围部分中刻蚀衬底10以形成STI沟槽42。然后除去光致抗蚀剂16。在沟槽42中淀积STI氧化物44，并且在沟槽30中淀积STI氧化物50。使用常规CMP工艺抛光STI 30和42中的氧化物的平坦表面，使其与氮化物层14成一平面。得到的结构示于图2H和3H中。
使用光致抗蚀剂16再次掩蔽单元部分。得到的结构示于图2I中。对于外围部分，可以进行常规工艺以便形成逻辑电路，如除去氮化物层14、掩蔽和刻蚀多晶硅层12以形成逻辑器件的栅极。得到的结构通常示于图3I中。
之后从单元部分除去光致抗蚀剂16。STI氧化物50和STI 44可以被各向异性地刻蚀到期望高度。如下面更详细说明的，位于衬底10的平面之上的STI 50的高度将影响器件工作的容性耦合。得到的结构示于图2J和3J中。
然后除去氮化物层14。使用氧化物层11作为刻蚀停止层，通过反应离子刻蚀各向异性地除去多晶硅层12。由于被淀积在先前形成的“腔”中的多晶硅36被氧化物层32覆盖，因此大体上为三角形形状的多晶硅36不受RIE多晶硅除去工艺的影响。多晶硅36将形成用于存储单元的浮栅。得到的结构示于图2K和3K中。
然后，再次施加光致抗蚀剂16以覆盖器件的外围部分。对器件的单元部分进行离子注入步骤(其可包括多个离子注入步骤)，以便调整存储单元的沟道的Vth。得到的结构示于图2L和3L中。
然后从外围部分除去光致抗蚀剂16，并再次施加光致抗蚀剂以正好覆盖单元部分。对器件的外围部分进行离子注入步骤(其可包括多个离子注入步骤)，以便调整外围逻辑器件的沟道的Vth。得到的结构示于图2M和3M中。
然后除去光致抗蚀剂16。进行湿法氧化物刻蚀，以便除去覆盖浮栅36的氧化物层32。在浮栅36上形成高电压栅极电介质。这可以通过再氧化浮栅36和通过对该结构施加一层HTO(高温氧化物)52来实现。得到的结构示于图2N和3N中。
最后，然后施加多晶硅层54，并进行掺杂和刻蚀以形成控制栅。得到的结构示于图2O和3O中。
本发明的存储单元60的剖面图示例示于图4中。如图4所示，单元60包括第一和第二源/漏40a和40b，例如如果衬底10是P型的，则每个源/漏分别是N型的。沟道区70将第一源/漏40a连接到第二源/漏40b。沟道区70具有三个部分：直接与第一源/漏40a相邻的第一部分、直接与第二源/漏40b相邻的第三部分、以及位于第一部分和第三部分之间的第二部分。第一浮栅36a与沟道区70绝缘并位于第一部分“之上”。第二浮栅36b与沟道区70绝缘并位于第三部分“之上”。控制栅54容性耦合到第一和第二浮栅36a和36b，并与沟道区70的第二部分绝缘。控制栅大体上在Y或列方向延伸。浮栅36a和36b的每一个形成在腔中，并大体上为具有“尖端”62a、64a和66a的三角形状。如前所述，除了多晶硅之外，浮栅36(a和b)可以由捕获材料制成，如氮化物。因此，如这里和权利要求书中所使用的，术语“浮栅”指的是任何电荷存储元件，不管是导电的还是非导电的，只要该材料可以形成在上述“腔”中即可。
如前所述，STI 50的“高度”控制了控制栅54和浮栅36之间的容性耦合。如果STI 50“较高”，则控制栅54将与浮栅36间隔更远，使得在其间产生较小的容性耦合。如果STI 50处于衬底10的平面上或附近，如图4所示，则控制栅54和浮栅36之间的容性耦合接近最大值。
存储单元的工作
现在将描述图4所示的存储单元60的工作。
通过对源/漏40(a，b)施加0伏特，并对控制栅54施加高电压如+12伏特，擦除存储单元60。由于相同的电压都施加于源/漏区40(a，b)，因此在沟道区70中没有电荷传导。此外，由于控制栅54高度容性地耦合到浮栅36(a，b)，因此来自浮栅36(a，b)的电子将被施加于控制栅54的正电压牵引，并通过富尔诺罕(Fowler-Nordheim)隧穿机理，电子从浮栅54(a，b)中被除去，并从尖端62通过隧穿氧化物层52隧穿到控制栅54上。用于擦除的该多晶硅-多晶硅(poly-to-poly)隧穿机理在美国专利US5029130中有记载，这里引证该公开的全部内容供参考。
但是，应该指出，由于控制栅54和浮栅36之间的容性耦合可以由STI 50的高度来改变，因此对于浮栅36来说可以高度容性耦合到源/漏区40(a，b)。在这种情况下，为了擦除，对控制栅54施加零伏电压，并且对源/漏40(a，b)施加高正电压，如+12伏特。然后电子从尖端64通过氧化物层11隧穿到达源/漏40。
编程
存储单元60的编程可以在两个机理之一中产生：对第一浮栅36a编程或对第二浮栅36b编程。让我们首先讨论对第一浮栅36a编程的行为，即在第一浮栅36a上存储电子。第一源区40a保持在10-15伏特之间的正电压上。控制栅54保持在2-3伏特之间的正电压上。第二源区40b保持在0伏特。由于控制栅54很强地容性耦合到第二浮栅36b，因此即使第二浮栅36b被编程，即具有存储在其上的电子，控制栅54上的2-3伏特的正电压也足以开启沟道区70的第三部分，即与第二源/漏区40b相邻的部分，其中第二浮栅36b位于其上。控制栅54上的2-3伏特的正电压足以开启沟道区70的第二部分，即位于第一部分和第三部分之间的沟道区70的部分。第一源区40a上的10-15伏特的正电压足以吸引沟道区70中的电子。因此，电子将在沟道区70中从第二源区40b向第一源区40a穿越。然而，在沟道区70靠近第一浮栅36a的尖端66a的沟道区70中的结上，电子将经受电压的急剧增加，这是由容性耦合到第一浮栅36a的第一源区40a的正高电压引起的。这使电子成为被注入到第一浮栅36a上的热沟道。用于编程的热沟道电子注入的该机理在美国专利US5029130中有记载，这里引证该公开的全部内容供参考。
为了对第二浮栅36b编程，施加于第一源区40a的电压与施加于第二源区40b的电压进行颠倒。
读取
存储单元60的读取可能在两个机理中的一个中发生：读取第一浮栅36a的状态，或者读取第二浮栅36b的状态。让我们首先讨论读取第二浮栅36b的状态的行为，无论电子是否存储在第二浮栅36b上。第一源/漏区40a保持在2-3.5伏特之间的正电压上。这足以产生延伸到超过沟道区70的第一部分的耗尽区。控制栅54保持在1-2伏特之间的正电压上。第二源/漏区40b保持在0伏特。控制栅54上的1-2伏特的正电压足以开启沟道区70的第二部分。电子将在沟道区70中从第二源/漏区40b向第一源/漏区40a穿越，这取决于第二浮栅36b是否被编程。如果第二浮栅36b被编程，则第二浮栅36位于其上的沟道区70的第三部分将不被开启。在这种情况下，没有电子流产生。然而，如果第二浮栅36b被擦除，则电子将从第二源/漏区40b，经过沟道区70的第三部分、经过沟道区70的第二部分(因为控制栅54已经将其开启)并流向由施加于第一源/漏区40a的正电压产生的耗尽区的外部界限。因此，在第一源区40a处感测的电流量或电流的存在/不存在确定了第二浮栅36b的编程状态。
为了读取第一浮栅36a，施加于第一源/漏区40a的电压与施加于第二源/漏区40b的电压进行颠倒。
存储单元阵列的操作
现在将介绍存储单元60的阵列的操作。示意性地，存储单元阵列示于图5中。如图5所示，存储单元60的阵列包括设置在多个列中的多个存储单元60：60a(1-k)、60b(1-k)和60c(1-k)，以及设置在多个行中的多个存储单元：60(a-n)1、60(a-n)2和60(a-n)3。连接到存储单元60的控制栅54还连接到相同列中的其它存储单元60。连接到存储单元60的第一和第二源/漏区40还连接到相同行中的其它存储单元60。
擦除
在擦除操作中，由公共控制栅线54连接的相同列中的存储单元60同时被擦除。因此，例如，如果希望擦除列60b(1-k)中的存储单元60，则控制栅线54b保持在8-12伏特之间。未选中的控制栅线54a和54c保持在0伏特。所有源/漏区线40a、40b和40c保持在0伏特。通过这种方式，所有存储单元60b(1-k)被同时擦除，而相对于其它列中的存储单元60没有产生擦除干扰，这是因为连接到所有其它列中的存储单元60的所有端都处于地电压。
编程
让我们假设将要对存储单元60b2的第二浮栅36b进行编程。则基于前面讨论的内容，施加于各个线的电压如下：控制栅线54b位于2-3伏特之间的正电压。所有其它未选中的控制栅线54都保持在0伏特。源/漏线40b保持在0伏特。与源/漏线40b相邻的(位于面对源/漏40b的该侧上)所有未选中的源/漏线40，如源/漏线40a，保持在0伏特。被选中的源/漏线40c保持在10-15伏特之间的正电压。(位于与源/漏线40c同一侧上的)所有未选中源/漏线40，如源/漏线40d，保持在3-4伏特之间的电压。未选中的存储单元上的“干扰”如下：
对于未选中的列中的存储单元60，对控制栅54施加0伏特的电压意味着对于那些存储单元15c(1-n)和15a(1-n)的沟道区70中没有一个被开启，这是因为沟道区的第二部分(控制栅54直接控制的部分)没有被开启。因此，没有干扰。对于处于相同被选中列、但处于未选中行中的存储单元60b1，对源/漏线40a和40b施加0伏特电压意味着沟道区70没有被开启。对于处于相同被选中列、但处于未选中行中的存储单元60b3，对源/漏线40d施加3-4伏特的电压，这个电压大于施加于控制栅54b的电压，其意味着沟道区将不被开启。对于处于被选中列但处于未选中行中的所有其它存储单元60是类似的，那些存储单元60的沟道区70将不被开启，这是因为施加到存储单元60的源/漏线的电压处于相同的电压。
为了对第一浮栅36a编程，施加于源/漏线40b和40c的电压被颠倒。此外，其它未选中行线将具有以下施加电压：对于处在与源/漏线40c相同侧上的所有未选中源/漏线，如源/漏线40d，施加0伏特；对于处在与源/漏线40b相同侧上的所有未选中源/漏线，如源/漏线40a，施加3-4伏特。
读取
让我们假设将读取存储单元60b2的第二浮栅36b。则基于前面的说明，施加于各个线的电压如下：源/漏线40b保持在2-3.5伏特之间的正电压。控制栅线54b保持在1-2伏特之间的正电压。源/漏线40c保持在0伏特。
施加于未选中的控制栅线54的电压处于地或0伏特。与源/漏线40b在相同侧上的未选中源/漏线40，如源/漏线40a上的电压也处于2-3.5伏特。与源/漏线40c在相同侧上的未选中源/漏线40，如源/漏线40d上的电压处于0伏特。未选中存储单元60上的“干扰”如下：
对于未选中列上的存储单元60，对控制栅线54施加0伏特表示对于那些存储单元60c(1-k)和60a(1-k)的沟道区70中没有一个被开启。因此，没有干扰。对于处于相同的被选中列、但处于未选行中的存储单元60b3，对线40d施加0伏特电压，该电压与施加于源/漏40c的电压相同，这意味着存储单元60b3的沟道区70没有被开启。因此，对存储单元60b3将几乎不或根本不会产生干扰。类似地，对于源/漏40b另一侧的处于相同被选中列、但处于未选中行中的存储单元60，因为沟道区70也将不被开启因此也将不会产生任何干扰，这是由于相同的电压施加于对于每个未选中存储单元60，例如存储单元60b1的源/漏线40这两者上。
为了读取第一浮栅36a，施加于源/漏区线40a的电压与施加于源/漏区线40b的电压进行颠倒。此外，施加于到与源/漏线40b相同侧的所有线的源/漏区40的电压与施加于与源/漏线40c相同侧的电压进行颠倒。
从前面的说明看出，本申请公开了一种新颖的高密度非易失存储单元、阵列及其制造方法。应该理解，尽管已经介绍了在存储单元中的两个浮栅的每一个中存储单一位的优选实施例，但是在单一存储单元中的浮栅的每一个上存储多个位也处于本发明的精神之内，由此进一步提高了存储密度。

Claims (39)

1、一种非易失存储单元，包括：
第一导电类型的基本上单晶半导体材料；
在所述材料中的第二导电类型的第一区，该第二导电类型不同于所述第一导电类型；
与所述第一区隔开的、在所述材料中的所述第二导电类型的第二区；
具有第一部分和第二部分的沟道区，连接所述第一和第二区用于传导电荷；
在所述沟道区上的电介质；
在所述电介质上的第一浮栅，它与所述沟道区的所述第一部分隔开；所述沟道区的所述第一部分与所述第一区相邻，所述第一浮栅具有大体上的三角形状，形成在通过侧向刻蚀产生的腔内；和
容性耦合到所述第一浮栅、并与所述沟道区的所述第二部分隔开的栅电极，所述沟道区的所述第二部分位于所述第一部分和所述第二区之间。
2、根据权利要求1的单元，其中所述基本上单晶半导体材料是单晶硅。
3、根据权利要求2的单元，其中所述第一浮栅由多晶硅构成。
4、根据权利要求2的单元，其中所述第一浮栅由氮化硅构成。
5、根据权利要求1的单元，其中所述沟道区具有第三部分，所述第三部分与所述第二区相邻，并且所述第二部分位于所述第一部分和所述第三部分之间；并且其中所述单元进一步包括：
在所述电介质上、并与所述沟道区的所述第三部分隔开的第二浮栅；所述第二浮栅具有大体上的三角形状并且形成在通过侧向刻蚀产生的腔内；
所述栅电极容性耦合到所述第二浮栅。
6、根据权利要求5的单元，其中所述第二浮栅形成在腔中。
7、根据权利要求6的单元，还包括具有侧壁和底壁的第一沟槽，其中所述第一区沿着所述第一沟槽的所述侧壁和所述底壁，并且容性耦合到所述第一浮栅。
8、根据权利要求7的单元，还包括具有侧壁和底壁的第二沟槽，其中所述第二区沿着所述第二沟槽的所述侧壁和所述底壁，并且容性耦合到所述第二浮栅。
9、根据权利要求8的单元，其中所述第二浮栅由多晶硅构成。
10、根据权利要求8的单元，其中所述第二浮栅由氮化硅构成。
11、一种用于存储多个位的非易失存储单元，包括：
第一导电类型的基本上单晶半导体材料；
在所述材料中的具有侧壁和底壁的第一沟槽；
在所述材料中的第二导电类型的第一区，该第二导电类型不同于所述第一导电类型，其中所述第一区沿着所述第一沟槽的所述侧壁和所述底壁；
与所述第一区隔开的、在所述材料中的所述第二导电类型的第二区；
具有第一部分、第二部分和第三部分的沟道区，连接所述第一区和第二区用于传导电荷；
在所述沟道区上的电介质；
在所述电介质上的多晶硅的第一浮栅，它与所述沟道区的所述第一部分隔开；所述沟道区的所述第一部分与所述第一区相邻，所述第一浮栅用于存储所述多个位中的至少一个位并且形成在通过侧向刻蚀产生的腔内；
其中所述第一区容性耦合到所述第一浮栅；
在所述电介质上的多晶硅的第二浮栅，它与所述沟道区的所述第二部分隔开；所述沟道区的所述第二部分与所述第二区相邻，所述第二浮栅用于存储所述多个位中的至少另一个位并且形成在通过侧向刻蚀产生的腔内；和
容性耦合到所述第一浮栅和所述第二浮栅、并与所述沟道区的所述第三部分隔开的栅电极，所述沟道区的所述第三部分位于所述第一部分和所述第二部分之间。
12、根据权利要求11的单元，其中所述基本上单晶半导体材料是单晶硅。
13、根据权利要求12的单元，其中所述第一浮栅基本上为三角形。
14、根据权利要求13的单元，其中所述第二浮栅基本上为三角形。
15、根据权利要求11的单元，其中所述栅电极基本上平行于所述沟道区。
16、根据权利要求11的单元，还包括具有侧壁和底壁的第二沟槽，其中所述第二区沿着所述第二沟槽的所述侧壁和底壁，并且容性耦合到所述第二浮栅。
17、一种非易失存储单元阵列，其中非易失存储单元设置在多个行和列中，所述阵列包括：
第一导电类型的基本上单晶半导体衬底材料；
在所述半导体衬底材料中设置成多个行和列的多个非易失存储单元，其中每个单元用于存储多个位，每个单元包括：
在所述材料中的第二导电类型的第一区，该第二导电类型不同于所述第一导电类型；
与所述第一区隔开的、在所述材料中的所述第二导电类型的第二区；
具有第一部分、第二部分和第三部分的沟道区，连接所述第一和第二区用于传导电荷；
在所述沟道区上的电介质；
在所述电介质上的多晶硅的第一浮栅，它与所述沟道区的所述第一部分隔开；所述沟道区的所述第一部分与所述第一区相邻，所述第一浮栅用于存储所述多个位中的至少一个位，并且形成在通过侧向刻蚀产生的腔内；
在所述电介质上的第二浮栅，它与所述沟道区的所述第二部分隔开；所述沟道区的所述第二部分与所述第二区相邻，所述第二浮栅用于存储所述多个位中的至少另一个位，并且形成在通过侧向刻蚀产生的腔内；和
容性耦合到所述第一浮栅和所述第二浮栅、并与所述沟道区的所述第三部分隔开的栅电极，所述沟道区的所述第三部分位于所述第一部分和所述第二部分之间；
其中相同行中的所述单元具有公共的所述栅电极；
其中相同列中的所述单元具有公共的所述第一区和公共的所述第二区；和
其中所述第一区被相邻列中的所述单元共享。
18、根据权利要求17的阵列，其中所述基本上单晶半导体材料是单晶硅。
19、根据权利要求18的阵列，其中所述第一浮栅大体上为三角形。
20、根据权利要求19的阵列，其中所述第二浮栅大体上为三角形。
21、根据权利要求20的阵列，其中所述栅电极基本上平行于所述沟道区。
22、根据权利要求21的阵列，还包括具有侧壁和底壁的第一沟槽，其中所述第一区沿着所述第一沟槽的所述侧壁和底壁，并且容性耦合到所述第一浮栅。
23、根据权利要求22的阵列，还包括具有侧壁和底壁的第二沟槽，其中所述第二区沿着所述第二沟槽的所述侧壁和底壁，并且容性耦合到所述第二浮栅。
24、一种在第一导电类型的基本上单晶半导体材料中制造非易失存储单元的方法，其中所述方法包括：
在所述材料中形成第一区和第二区，所述第一区和所述第二区是不同于所述第一导电类型的第二导电类型，用于传导电荷的沟道区连接所述第一区和所述第二区；所述沟道区具有第一部分和第二部分，所述沟道区的所述第一部分与所述第一区相邻，并且所述沟道区的所述第二部分处于所述第一部分和所述第二区之间；
在所述沟道区上形成电介质；
在所述电介质上形成牺牲层；
通过侧向刻蚀所述牺牲层形成第一腔，所述第一腔与所述沟道区的所述第一部分隔开；
在所述第一腔中形成第一浮栅；和
形成栅电极，所述栅电极与所述第一浮栅容性耦合，并与所述沟道区的所述第二部分隔开。
25、根据权利要求24的方法，还包括：
通过侧向刻蚀所述牺牲层形成第二腔，所述第二腔与所述沟道区的所述第二部分隔开；
在所述第二腔中形成第二浮栅；和
其中用于形成所述栅电极的所述步骤形成了容性耦合到所述第二浮栅的所述栅电极。
26、根据权利要求24的方法，其中所述牺牲层包括第一层本征多晶硅、在所述第一层本征多晶硅上的掺杂多晶硅层、和在所述掺杂多晶硅层上的第二层本征多晶硅。
27、根据权利要求24的方法，还包括：
在所述半导体材料中形成彼此隔开的第一和第二沟槽；所述沟槽的每一个具有侧壁和底壁；和
其中用于在所述材料中形成第一区和第二区的所述步骤包括，分别形成与所述第一沟槽和所述第二沟槽的所述侧壁相邻的所述第一区和第二区。
28、根据权利要求26的方法，其中所述第一和第二浮栅的每一个基本上为三角形状。
29、根据权利要求28的方法，其中所述第一和第二浮栅的每一个由多晶硅构成。
30、根据权利要求28的方法，其中所述第一和第二浮栅的每一个由氮化硅构成。
31、一种在第一导电类型的基本上单晶半导体材料中制造非易失存储单元阵列的方法，其中所述非易失存储单元阵列具有在所述半导体衬底材料中设置成多个行和列的多个非易失存储单元，所述方法包括：
在所述半导体衬底上形成隔开的隔离区，这些隔离区基本上彼此平行并在列方向延伸，并且有源区处于每对相邻的隔离区之间，其中所述半导体衬底具有表面；
在每个有源区中形成多个存储单元，其中每个存储单元的形成包括：
在所述材料中形成第一区和第二区，所述第一区和所述第二区是不同于所述第一导电类型的第二导电类型，用于传导电荷的沟道区连接所述第一区和所述第二区；所述沟道区具有第一部分和第二部分，所述沟道区的所述第一部分与所述第一区相邻，并且所述沟道区的所述第二部分处于所述第一部分和所述第二区之间；
在所述沟道区上形成电介质；
在所述电介质上形成牺牲层；
通过侧向刻蚀所述牺牲层形成第一腔，所述第一腔与所述沟道区的所述第一部分隔开；
在所述第一腔中形成第一浮栅；和
形成栅电极，所述栅电极与所述第一浮栅容性耦合，并与所述沟道区的所述第二部分隔开。
32、根据权利要求31的方法，还包括：
通过侧向刻蚀所述牺牲层形成第二腔，所述第二腔与所述沟道区的所述第二部分隔开；
在所述第二腔中形成第二浮栅；和
其中用于形成所述栅电极的所述步骤形成了容性耦合到所述第二浮栅的所述栅电极。
33、根据权利要求31的方法，其中所述牺牲层包括第一层本征多晶硅、在所述第一层本征多晶硅上的掺杂多晶硅层、和在所述掺杂多晶硅层上的第二层本征多晶硅。
34、根据权利要求32的方法，还包括：
在所述半导体材料中形成彼此隔开的第一和第二沟槽，所述沟槽的每一个具有侧壁和底壁；和
其中用于在所述材料中形成第一区和第二区的所述步骤包括，分别形成与所述第一沟槽和所述第二沟槽的所述侧壁和所述底壁相邻的所述第一区和第二区。
35、根据权利要求33的方法，其中所述第一和第二浮栅的每一个基本上为三角形状。
36、根据权利要求35的方法，其中所述第一和第二浮栅的每一个由多晶硅构成。
37、根据权利要求35的方法，其中所述第一和第二浮栅的每一个由氮化硅构成。
38、根据权利要求31的方法，其中形成所述第一区和所述第二区的所述步骤包括跨越多个列在行方向中连续形成所述第一区和所述第二区，其中所述第一区被相邻列中的所述单元共享。
39、根据权利要求31的方法，其中形成所述栅电极的所述步骤包括跨越多个存储单元在所述列方向中连续形成所述栅电极。
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