TWI326905B - A non-volatile floating gate memory cell with floating gates formed in cavities, and array thereof, and method of formation - Google Patents

A non-volatile floating gate memory cell with floating gates formed in cavities, and array thereof, and method of formation Download PDF

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TWI326905B
TWI326905B TW093108371A TW93108371A TWI326905B TW I326905 B TWI326905 B TW I326905B TW 093108371 A TW093108371 A TW 093108371A TW 93108371 A TW93108371 A TW 93108371A TW I326905 B TWI326905 B TW I326905B
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Dana Lee
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玫、發明說明： 【發明所屬之技術領域3 發明領域 本發明係論及一非依電性記憶體晶胞，其可使用一形 成在一腔穴内之浮動閘極來儲存電荷。特言之，本發明係 論及此種非依電性記憶體晶胞和其製造方法，其中係形成 有兩浮動閘極，以及可雙向儲存及讀取一單一晶胞和此種 晶胞陣列内之多數位元。 發明背景 一些使用浮動閘極來做儲存之單向讀取/程式規劃式 非揮發性記憶體晶胞，係為此技藝中所習見。舉例而言， 見美國專利編號第5,029，130號。通常，每一此等類型之記 憶體晶胞，係使用一傳導性浮動閘極來儲存一位元，亦即， 其浮動閘極或有或未儲存電荷。—浮㈣極上面所儲存之 電何，可控制電荷在一電晶體之通道内的傳導。在希望增 加此等非依電性記憶體晶胞之儲存能力中，此種記憶體曰^ 胞之浮動_，隸程式_切存某些電荷，而使不同 電荷之儲存量，妓其晶胞之不同狀態，藉以使得多數之 =，能料進-單-晶胞内。將—晶胞程式規劃至多位 =狀態中之-及接著讀取此-狀態有_問題在於，盆浮 動間極上面料區難態之電荷儲存量，勢必要極細心地 叫控制。此外，在減雜料單向絲“ 非依電性記憶體晶胞中，其浮動 一工 閉極―直如-涉及遮罩 等步驟之平版印刷程序來製成，而完成一“大，，結構β 在 Ζ· Krivokapic et al.於 2002 年出版之 ΙΕΕΕ 名為 “Quantum-well Memory Device (QWMD) with Extremely
Good Charge Retention”（電荷保持力極佳之量子井記憶裝 置(QWMD))的論文中，其作者描述了—種可使用浮動間極 作為量子井之裝置、然而，此係十分不同於—具有分隔之 區域和—在其間可供储傳導狀通道的雜電性記憶體 总胞。 _ -些可在-單-晶胞内儲存多數位元之雙向讀取/程 式規劃式非揮發性記憶體晶胞，亦為本技藝所習見。舉例 而言’見美國專利編號第6,011，725號。通常，此等類型之 記憶體晶胞，係使用一絕緣捕集材料，諸如氮化石夕，其係 在兩其他類似二氧化石夕等絕緣層之間，可捕集電荷。此 電荷亦使捕集在其源極/没極附近，而可藉以控制 體之通道内的電荷傳導。其晶胞係在一方向中被讀取’ ^曰 以決定其一源極A及極區域附近所捕集之電荷狀態，以: =一相反之方向t被讀取，藉以決定其另—源極 區域附近所捕集之電荷狀態。因此， 讀取及程式規劃。此等類型 的日日^、又向破 :’一4相反導電性之電洞或電荷，亦勢必要“加2= /位處之捕集材料内，以便“中和”此等程式_之電 ^由於財程式規劃之電荷和抹除電荷係使注入—非 W捕集料，料電荷並不會如在-料性材料中一 1326905 樣地移動。所以，在將該等抹除電荷注入至該等程式規劃 電荷之部位中，若有任何之錯誤，此等抹除電荷，將無法 中和該等程式規劃之電荷，以及其晶胞將無法完全地被抹 除。此外，為注入該等抹除電荷，其晶胞勢必要做雙向抹 5 除，因而會增加抹除一晶胞所需之時間。 因此，在此需要有一種可克服此等問題之非依電性記 憶體晶胞和陣列。 L發明内容3 發明概要 10 在本發明中，一非依電性記憶體晶胞，係由一大體上 屬第一傳導型之單晶半導體材料所組成，諸如單晶型矽。 在此半導體材料内，係形成有一各屬不同於其第一傳導型 之第二傳導型而彼此分隔的第一和第二區域。一具有一第 一部分和第二部分之通道區域，可使此等第一和第二區域 15 相連接，以利電荷之傳導。在此通道區域上面為一介電體。 在此介電體上面，有一浮動閘極，與此通道區域之第一部 分相分隔。此通道區域之第一部分，係與其第一區域相鄰， 而使其浮動閘極，大致具有三角形之形狀。其一閘電極係 以電容方式，使耦合至此浮動閘極，以及係與其通道區域 20 之第二部分相分隔。其通道區域之第二部分，係在其第一 部分與第二區域之間。 本發明亦論及一種具有兩各有一大致呈三角形之形狀 的浮動閘極之雙向讀取/程式規劃式非揮發性記憶體晶 胞，和一如上文所述之非依電性記憶體晶胞陣列，和一可 7 製作此種非依電性記憶體晶胞和陣列之方法。 圖式簡單說明 第1A圖係本發明用以形成隔絕區域之方法的第—步驟 中所使用之半導體基板的俯視圖； 第1B圖係一沿線截成而可顯示本發明之起始 處理步驟的結構之橫截面圖； σ 第1C圖係一可顯示第1Β圖之結構的處理中之次一齐 驟的俯視圖，其中係界定有一些隔絕區域； 乂 第1D圖係第1C圖中之結構沿線1〇_1〇所戴成而可顯示 此結構中所形成之隔離溝道的橫截面圖； 第1E圖係第1D圖中之結構而可顯示其隔離溝道中之 材料的隔離區塊之形成的橫截面圖； 第120圖係第1F圖中之半導體結構沿線2a_2a所截 成的橫截面圖，其可依序顯示本發明之浮動閉極記憶體晶 胞的非依電性記憶體陣列之晶胞部分的形成中之半導體結 構的處理中之步驟； 第3A-30圖係第！F圖中之半導體結構沿線2Α·2a所截 成的橫截面圖’其可依序顯示本發明之浮動閉極記憶體晶 胞的非依電性記憶體陣列之周緣部分的形成中之半導體結 構的處理中之步驟； 第4圖係本發明之記憶體晶胞的橫截面圖·而 第5圖則係本發明之記憶體晶胞陣列的示意電路圖。 較佳實施例之詳細說明 本發明之方法，係例示在第1A至1E圖和第2A至20圖 中，彼等係顯示其製作本發明之記憶體晶胞陣列的處理步 驟’以及第3A至30圖係顯示其製作本發明之記憶體晶胞陣 列的周緣部分之處理步驟。此種方法係以—半導體基板1〇 開始，其最好係屬P型，以及係為本技藝中所習見。下文所 述之薄層的厚度，將依據其設計規則和處理技術產物而 定。本說明書所說明的，為有關〇·1〇微米之程序。然而， 本技藝之專業人員理應理解，本發明並非受限於任一特定 之處理技術產物，亦不受限於下文所述之任—程序參數的 任一特定值。 隔離區斑成形 第1Α至1Ε圖係例示在一基板上面形成隔離區域之習 見的STI方法。參照第1Α圖，其中係顯示一半導體基板1〇(或 一半導體井）’其最好係屬P型，以及係為本技藝中所習見。 在其基板1〇上面，係藉由任何習見之技術，諸如氧化或氧 化物澱積（例如’化學蒸氣澱積法或CVD)，形成(例如成長 或澱積）一厚至大約50-120埃之第一矽二氧化物（以下稱‘‘氧 化物，，)層11。在此氧化物11上面，係形成（例如成長或澱積） 有一第二多晶矽層12。誠如下文將做更詳細之說明，此第 二多晶石夕層12 ’係由三片子層所組成_· 一第一本質多晶石夕 (具有級數為100-500埃之厚度）子層、一在此第—本質多晶 矽子層上面之第二摻雜式多晶矽（舉例而言，摻雜As，以及 具有級數為30-50埃之厚度）子層、和一在此摻雜式多晶矽子 層上面之第二本質多晶矽（具有級數為3〇_5〇埃之厚度）子 層。誠如所將見，其第二多晶矽層12，係—犧牲層。雖然 在說明上係由多晶矽形成，但其係可由任何材料來形成、 包括但不限於絕緣材料，諸如氧化物或氮化矽（以下稱“氮 化物”）。最後，有一第三氮化物層14，最好以CVD使形成 在其多晶矽層12上面，而達一大約1000-2000埃之厚度。第 1B圖係例示其所成結構之橫截面。 旦具第一、第 、和弟二溥赝imz’i4蒹已形成，會 有—適當之光致蝕刻材料丨6 ,施加至其氮化物層14上面 以及有一遮罩步驟被執行，藉以如第1C圖中所示，自某此 在Y或行方向中延伸之區域(條帶18)，選擇移除該光欵蝕刻 材料在其光致姓刻材料16被移除之處，其暴露在此等條 帶18内之氮化物層14、多晶矽層12、和氧化物層^， 1糸使 用一些標準之钱刻技術（亦即，各向異性氮化物、多晶石夕 和氧化物蝕刻程序）蝕刻掉，而在此結構中形成—些海道 20。彼等相鄰條帶18間之距離W，可使小如其所用程序之 最小石版印刷特徵。有一矽蝕刻程序，接著會被用來使1 等溝道20 ’如第id圖中所示，向下延伸進其矽基板1〇内， 使至一大約500-4000埃之深度。在其光致蝕刻材料16未被 移除之處，其暴露此等條帶18内之氮化物層丨4、多晶硬屏 12、和氧化物層Π，將會被維持。第1D圖中所例示之成就 結構，如今係界定為一些與隔離區域24相交織之主動 22。 °° 域 此結構係做進一步處理，以移除其剩餘之光欸蝕列 16。接著，一類似二氧化矽等隔離材料，係藉由蹲積一戸 1326905 氧化物層，緊接一化機拋光或CMP蝕刻（使用氮化物層14作 為一姓刻止動器）’如第1E圖中所示，移除其除溝道2〇中之 氧化物區塊26外的氧化物層，而使形成在其溝道2〇内。 第1A至1E圖係例示其基板之記憶體晶胞陣列區域，其 5中之記憶體晶胞行’將會形成在一些因其隔離區域24而相 分隔之主動區域22内。理應注意的是，其基板10亦包括至 少一周緣區域，其中係形成有一控制電路，其將被用來使 其記憶體晶胞陣列區域内所形成之記憶體晶胞運作。彼等 隔離區塊26 ’最好亦在上文所述之同一STI處理期間，使形 1〇 成在其周緣區域内。 記憶體晶胞陣列成形 第1E圖中所顯示之結構，係進一步處理如下。第2A至 20圖係顯示其主動區域22内之結構自一垂直於第1E圖的 視圖視得之橫截面（如第1C圖中所示沿線2A-2A)。第2A圖 15 係第1E圖中所顯示之結構在其記憶體晶胞陣列部分内沿線 2A-2A截成的橫截面圖。第3A圖係其周緣部分之橫截面圖。 其光致蝕刻層16，接著係施加至每一處，包括其周緣 部分上面°有一遮罩步驟會被執行，其中之光致触刻層16 在X方向中延伸的條帶’將會被移除。該光致姓刻層内之開 20 口 30，將會被完成。以此光致蝕刻層作為遮罩，接著係完 成其氮化物14之各向異性触刻，而使用其多晶矽12 ’作為 一蝕刻止動器。此緊接係使用其氧化物丨1作為一蝕刻止動 器，來做其多晶矽12之各向異性蝕刻。其成就之結構，係 顯示在第2B圖中。理應注意的是，第2B圖中所顯示之開口 11 此開d3g方向（亦即’進出於其頁面)並非為連續，因為與 之保相鄰的’為其奶氧化物26。#受到光致㈣層16 處理之2緣部分，如第糊中所示，將會保持不受此一
響D 到光致:=?成多晶矽U之濕蝕刻。由於其周緣仍會受 改變。在X 保護’其中並無因其多晶石夕之濕姓刻的 10
其多晶石/曰曰胞部分中，其多晶石夕12之濕钱刻，將會造成 會較12之‘‘橫側，以致其換雜之多晶料層，將 其摻:、換雜或本質多晶石夕子層餘刻更為快速。此係由於 中的#式夕曰曰石夕與其未摻雜式或本質多晶石夕間之钱刻速率 曰異所致。此外，此刻程序，天生會因此一程序 夕曰日砂之橫側長度上的钱刻受限於其刻钱劑的擴散率， =自我雙限。其氧化物層u之祕刻程序會被完成。此成 就之結構’係顯示在第2C圖中。其周緣部分如第3C圖中所 5 示’係保持不變。
在第2CSI中所顯示之結構的氧化程序，將會被執 仃。此會使其暴露之多晶石夕12氧化，而形成一薄廣Μ。此 外，其最好係藉由HTO CVD程序，殿積成一氧化物薄層 34，使械-大約2GG-25G埃之薄層。此成就之結構，係顯 2〇不在第2D圖中。其周緣部分如第31)圖中所示，係保持不變。 接著在此結構上面，舉例而言係藉由CVD，殿積一捧 雜式多晶矽36，使達一級數為1〇〇_25〇埃之厚度。此多晶矽 36係使填入其先泊之濕蝕刻所完成的《腔穴，，内。此緊接使 用其氧化物層34，作為一蝕刻止動器，而進行一各向異性 12 1326905 之蝕刻。此成就之結構，係顯示在第2E圖中。其周緣部分 如第3E圖中所示，係保持不變。或者，一可捕集電荷而类貝 似氮化物之材料，而非多晶矽，可被用來填入其濕蝕刻所 完成之“腔穴’’内。使用氮化物，將可造成上述類似美國專 5利編號第6,011,725號中所揭示之記憶體晶胞運作。 此氧化物薄層34，接著係以各向異性蝕刻加以移除， 而暴露出其下層之基板10。該氧化物薄層34之移除，亦會 造成其STI 26内之一部份氧化物被移除。其基板1〇接著係 各向異性地使蝕刻達一大約500-4000埃之深度，此為其基 10板1〇内之S1TI 26的深度。其8丁1内之氧化物26，接著係執行 一各向異性蝕刻，而使用其基板1〇，作為一蝕刻止動器。 其結果如第2F圖中所示，為一在X方向中之連續溝道3〇。此 外，一植入劑係使形成一些包圍其溝道3〇之源極/汲極區 域4〇(a，b)。因此，其源極/汲極仙以…，係連續延伸於其X 15方向中。此外，其源極/汲極4〇(a，b)，係在其溝道3〇之— 側，形成其主動型裝置有關之源極/汲極區域，以及在其 溝道30之另-側上面，形成其主動型裝置之源極/及極。 因此’彼等裝置之相鄰列，可共用一些共用之源極/沒極 區域。其成就之結構，係顯示在第2F圖中。其周料分如 2〇第3F圖中所示，係保持不變。 其光致敍刻層Μ將會被移除，以及接著使重新施加至 其整個結構上面。彼等開σ42如第3G圖中所顯示 成在其周緣部分心其光致⑽層16所保護之晶胞部八几 係如第2G圖所示地未被改變。在其周緣部分中，其^ 13 1326905 薄層14之各向異性蝕刻，係使用其多晶矽層12，作為一蝕 刻止動器。其後，此多晶矽層12，係進行各向異性之蝕刻， 直至達至其氧化物層11為止。此成就之結構，係顯示在第 3G圖中。 5 其暴露在周緣區域内之氧化物層11，係進各向異性之 蝕刻，直至達至其基板1〇為止。其基板1〇接著係在其周緣 内被蝕刻，藉以形成一些STI溝道42。其光致蝕刻層16接著 會被移除。在其溝道42内，係澱積有一STI氧化物44，以及 在其溝道30内，係緞積有一 STI氧化物5〇。其係使用一傳統 10 SCMP程序，來拋光其STI 30和42内之氧化物的平坦表 面，使與其氮化物薄層丨4成一平面，此成就之結構，係顯 示在第2H和3H圖中。 其晶胞部分係再次使用其光致蝕刻層16加以遮罩。此 成就之結構，係顯示在第21圖中。就其周緣部分而言，可 15元成上述之傳統式程序，藉以形成一些邏輯電路，諸如其 氮化物層14之移除，其多晶矽層12之遮罩和蝕刻，而形成 -些邏輯裝置之閘極。此成就之結構係廣意顯示在第爛 中。 其光致蝕刻層16,接著係使自其晶胞部分移除。其STI 20氧化物5〇*STI 44，可使各向異性地蝕刻至一所希望之高 度。誠如稍後將做更詳細之解釋，其STI 5〇在基板1〇之平 面上的高度，將會影響到其裝置之運作的電容_合。此 成就之結構，係顯示在第2j和3J圖中。 其氮化物薄層14接著會被移除。其多晶矽薄層12，係 14 1326905 使用其氧化物層11，作為其蝕刻止動器，而藉由活性離子 蝕刻，使各向異性地被移除。由於其澱積在先前形成之"腔 穴"内的多晶矽36，係覆以一氧化物薄層32，其通常為三角 形之形狀的多晶矽36’係不受上述RIE多晶矽移除程序之影 5響。此多晶矽36將形成為其記憶體晶胞之浮動閘極。此成 就之結構，係顯示在第2K和3K圖中。 其接著再次施加光致蝕刻層16，使覆蓋其裝置之周緣 部分。此裝置之晶胞部分，係訴諸一離子植入步驟（其可能 包括多重之離子植入步驟），藉以調整其記憶體晶胞之通道 10 的Vth。此成就之結構，係顯示在第2L和3L圖中。 其光致餘刻層16，接著會自其周緣部分被移除，以及 接著會再次施加使恰覆蓋其晶胞部分。此裝置之周緣部 分’係s斥遠一離子植入步驟（其可能包括多重之離子植入步 驟）’藉以調整其周緣邏輯裝置之通道的Vth。此成就之結 15 構，係顯示在第2M和3M圖中。 其光致钱刻層16接著會被移除。其接著係施·加一濕氧 化物蝕刻’藉以移除其覆蓋浮動閘極36之氧化物層32。有 一高電壓閘極介電質體’係使形成在其浮動閘極36。此可 藉由重新氧化其浮動閘極36，以及藉由施加一HTO(高溫氧 20化物）薄層52至此結構。此成就之結構，係顯示在第2N和3N 圖中。 最後’有一多晶矽薄層54接著會被施加，以及會加以 摻雜及蝕刻，而形成其控制閘極。此成就之結構，係顯示 在第20和30圖中。 15 1326905 本發明之記憶體晶胞60的橫截面圖之一範例係顯示 在第4圖中。誠如第4圖中所示，此晶胞6〇係分別由第一和 第二源極/汲極413和4比所組成，彼等舉例而言係各屬N 型，若其基板10係屬P型❶其一通道區域7〇，可使其第一源 5極/汲極41a，連接至其第二源極/汲極41b。此通道區域 7〇係具有二部分·一緊鄰其第一源極/没極4〇a之第一部 分、一緊鄰其第二源極/沒極4〇b之第三部分、和一在其第 部分與第二區域間之第二部分。其一第一浮動閘極36a， 係使與其通道區域70相絕緣，以及係使在其第一部分“上 春 10方。其一第二浮動閘極36b，係使與其通道區域7〇相絕緣， 以及係使在其第三部分“上方”。其一控制閘極54，係以電 容方式使耦合至其第一和第二浮動閘極36&和361)，以及係 使與其通道區域70之第二部分相絕緣。其控制閘極一般係 延伸於Y或行方向中。每一浮動閘極36a*36b，係使形成在 15 一腔穴内’以及通常係呈三角形，而具有“尖端”62、64、 和66。誠如先前之討論，其浮動之閘極36(a&b)，除多晶矽 之外’可由一類似氮化物等捕集材料製成。所以，誠如本 鲁 說明書和申請專利範圍中所用，術語“浮動閘極”，係意謂 任何之電荷儲存元件，無論屬傳導性或非傳導性，只要該 20 材料可如上文所討論，形成在其“腔穴，，内。 誠如前文之討論，其STl 50之“高度，，，可控制其控制閘 極54與浮動閘極36間之電容耦合。若其STI 50“較高”，則其 控制閘極54，便要與其浮動閘極36分離更遠，而在彼等之 間造成較小之電容耦合。若其STI 50如第4圖中所示，係處 16 1326905 於或接近其基板1G之平面位準，則其控制閘極吨浮動間 極36間之電容耦合’便接近一最大值。 記憶體晶胞運作 兹將說明第4圖中所顯示之記憶體晶胞60的運作。 抹除 ίο 15 其記憶體晶胞60，係藉由施加〇伏特至其源極/沒極 40(a，b)，以及施加一類似+ 12伏特之高電壓，給其如控制閘 極54’來加以抹除’由於施加給其兩源極/汲極區域4〇^,b) 的，為相同之電壓，在其通道區域70中，將無電荷傳導。 此外，由於其控制閘極54，係以極度電容之方式，使耦人 至其浮動閘極36(a，b) ’其浮動閘極36(a，b)所出之電子，將 會被其施加至控制閘極54之正電壓拉動，以及使透過 Fowler-Nordheim透納反應機構，此等電子將會自其浮動閑 極54(a，b)移除，以及自其尖端62穿過其透納氧化物層52， 而至其控制閘極54上面。此抹除有關多晶石夕至多曰石夕 (poly-to-poly)透納反應機構，係列舉在美國專利編號第 5,029，130號内，其揭示内容係藉由參照而使其全文合併進 此說明書中。 20 然而，理應注意的是，由於其控制閘極54與浮動問極 36間之電容耦合，可藉由其STI 50之高度來改變，其浮動 閘極36係可能以極度電容之方式’使耦合至其源極極 區域40(a，b)。在該事件中，為要抹除’其係以零伏特施加 至其控制閘極54，以及以一類似+ 12伏特之高電壓，施加至 其源極/汲極區域40(a，b)。彼等電子接著係自其尖端64， 17 穿過其氧化物層1卜而至其源極/沒極4〇。 程式規畲彳 其記憶體晶胞60之程式規劃，可使發生於兩種反應機 構中之.或耘式規劃其第一浮動閘極36a，或程式規劃其 5第二浮動閘極36b。令吾等首先討論程式規劃其第一浮動閉 極36a之動作，亦即，電子在其第一泮動間極…上面之儲 存。其第一源極區域41a，係使保持在一1〇至15伏特間之正 電壓。其控制閘極54，係使保持在一2至3伏特間之正電壓。 其第二源極區域41b，係使保持在〇伏特之下。由於其控制 10閘極54，係以極度電容之方式，使耦合至其第二浮動閘極 4〇b，其控制閘極54上面之2-3伏特的正電壓，係足以啟通 其通道區域70之第三部分，亦即，其與第二源極/汲極區 域41b相鄰之部分’其上係置有第二浮動閘極36b，即使其 第二浮動閘極36b，係加以程式規劃，亦即，其上係儲存有 15電子。其控制閘極54上面之2-3伏特的正電壓，係足以啟通 其通道區域70之第二部分，亦即，其通道區域7〇在其第一 部分與第三部分間之部分。其第一源極區域4〇a上面之 10-15伏特的正電壓’係足以吸引其通道區域70内之電子。 因此’彼等電子將會自其第二源極區域41b，橫經其通道區 2〇 域70 ’而至其第一源極區域40a。然而，在其通道區域70内 接近其第一浮動閘極36a之尖端66a的接面處，該等電子將 會經歷到其以使電容方式耦合至第一浮動閘極3 6 a之第一 源極區域40a的正局電壓所造成電壓之突然增加。此將會使 得該等電子以熱通道注入至其第一浮動閘極36a上面。此熱 18 頻道電子注入之反應機構有關的程式規劃，係列舉在美國 專利編號第5,029，130號内，其揭示内容係藉由參照而使其 全文合併進此說明書中。 為要程式規劃其第二浮動閘極36b，該等施加至其第一 源極區域40a之電壓’係自其施加至第二源極區域41b之電 壓反轉。 4¾ 其記憶體晶胞60之讀取，可使發生於兩個反應機構中 之一：或讀取其第一浮動閘極36a之狀態，或讀取其第二浮 1〇動閘極36b之狀態。令吾等首先討論讀取其第二浮動閘極 36b之狀悲的動作，彼等電子是否儲存在其第二浮動閘極 36b上面。其苐一源極/沒極區域41a，係使保持在2至3·5 伏特間之正電壓下。此係足以建立一延伸過其通道區域7〇 之第一部分的空泛區域。其控制閘極54，係使保持在丨至2 15伏特間之正電壓下。其第二源極/汲極區域41b，係使保持 在〇伏特下。其控制閘極54上面之1-2伏特的正電壓，係足 以啟通其通道區域70之第二部分。彼等電子將會依據其第 二浮動閘極36b是否被程式規劃，使自其第二源極/汲極區 域41b，橫經其通道區域70，而至其第一源極/汲極區域 20 41a。若其第二浮動閘極36b被程式規劃，其通道區域7〇在 其第二浮動閘極36a所處之第三部分上面，將不會被啟通。 在該事件中，將無電子流發生。然而，若其第二浮動閘極 36b被抹除，接著彼等電子將會自其第二源極/汲極區域 41b，流經其通道區域7〇之第三部分，以及透過其通道區域 19 1326905 70之第二部分（因為其控制閘極54已將其啟通），而至其施加 至第一源極/汲極區域4〇a之正電壓所造成的空泛區域之 外界限。因此，其第一源極區域40a處所感測到之電流量或 電流的存在與否，決定了其第二浮動閘極36b之程式規劃狀態。 5 為讀取其第一浮動閘極36a，該等施加至其第一源極區 域40a之電壓，係自其施加至第二源極區域4化之電壓反轉。 記憶體晶胎卩芈列逭作 茲將說明其記憶體晶胞60之陣列的運作。第5圖中係示 意顯不一記憶體晶胞陣列。誠如第5圖中所示，其記憶體晶 · 10胞60之陣列，係包括多數排列成多數行之記憶體晶胞60: 61a(l-k) ' 61b(M〇、和 60c〇k)、和多數之列：60(a_n)1、 60(a-n)2、和60(a-n)3。其連接至—記憶體晶胞6〇之控制閘 極54，亦使連接至此同一行中之其他記憶體晶胞6〇。其連 接至一記憶體晶胞60之第一和第二源極/汲極區域4〇，亦 15使連接至此同一列之其他記憶體晶胞60。 抹除 在其抹除運作中，其共用控制閘極線54所連接之同一 行内的記憶體晶胞60，係同時被抹除。因此，舉例而言， 若希望抹除其行61b(l-n)之記憶體晶胞6G，其控制閑極線 54b’係使保持在8至12伏特之間。該等未被選定之控制閉 極線5她54〇，係使保持在〇伏特下。所有源極广及極區域 線40a、41b、和4〇c，係使保持在〇伏特下。在此一方式中， 所有記憶體晶胞61b(l-n)，係同時被抹除，而其他行中之記 憶體晶胞60，並無抹除擾動發生，因為所有連接至所有其 20 他行中之記憶體晶皰60的端子，係處於接地電墨下。 星式規書|丨 7 σ等假疋其5己憶體晶胞61b2之第二浮動閘極％b，要 •、程式規士則基於前文之討論，其施加至各種線之電 5壓係如下：其控制閘極線州，係處於一在出伏特間之正 電壓下。所有其他未被選定之控㈣㈣，係使保持在〇伏 特下。其源極/及極線儀，係使保持在G伏特下。所有與 源極/及極線_相鄰而未簡定之祕/汲極線4〇(在與 y和/及極41b相反之側部上面），諸如源極/及極線術， 1〇係使保持在0伏特下。彼等選定之源極/汲極線40c，係使 ^寺在1〇至15伏㈣之正電壓。所有與源極/祕線杨相 郴而未被選定之源極/汲極線4〇(在與源極/汲極41a相反 之侧部上面），諸如源極/汲極線4〇d，係使保持在3至4伏 特間之電壓下。該等未被選定之記憶體晶胞15上面之“擾 15 動”係如下： 就其未被選定之行内的記憶體晶胞6〇而言，其至控制 閘極54之0伏特的施加係意謂，此等記憶體晶胞15c(l-n)和 15a(l-n)，並無通道區域7〇被啟通，因為其通道區域之第二 部分（其控制閘極54直接控制之部分），並不會被啟通。因 20此，其中並無擾動。就其在此同一選定行中但在一未被選 疋之列中的記憶體晶胞61 bl而言’其至源極/及極線4〇a和 40b之0伏特的施加係意謂，其通道區域7〇並未被啟通就 其在此同一選定行中但在一未被選定之列中的記憶體晶胞 61b3而5，其至源極/沒極線40d而大於其施加至控制閘極 21 冰之電㈣3_4伏特之施加係意謂，其通道區域將不會被 啟通》同理’就此選定之行中但在未被衫之列中的所有 其他記憶體晶胞60而言，由於其給該等至同一電壓下之記 憶體晶胞60的源極/汲極線之電壓所致，此等記憶體晶胞 60之通道區域7〇，將不會被啟通。 為程式規劃其第-浮動閘極36a，其施加至源極广及極 線她和她之電壓係使反轉。此外，其他未被選定之線路， 將具有如下施加之電壓：就所有與源極/及極線條在同一 側部上面而未被選定之源極/汲極線而言，諸如其源極/ 没極線偏，其係施以〇伏特；⑽有與源極/及極線她在 同一側部上面而未被選定之源極/汲極線而言，諸如其源 極/汲極線40a，其係施以3-4伏特。 讀取 々〇專假疋其苐一 s己憶體晶胞61b2之浮動閘極36b要 被项取。則基於如文之討論，其施加至各種線之電壓係如 下：其源極/汲極線40b，係使保持在2至3 5伏特間之正電 壓下。其控制閘極54b，係使保持在丨至2伏特下。其源極/ 汲極線40c係使保持在〇伏特下。 其^加至未被選定之控制閘極線54的電屋，係處於接 地電位或0伏特下。該等與源極/汲極線40b在同一側部上 面而未被選定之源極/汲極線4〇而言，諸如其源極/汲極 線40a’亦係在2至3.5伏特下。該等與源極/汲極線4〇c在同 一側部上面而未被選定之源極/汲極線4〇，諸如其源極/ 汲極線40d，係在〇伏特下。該等未被選定之記憶體晶胞 上面之“擾動，，係如下： 就該等未被選定之行的記憶體晶胞60而言，其至控制 閘極線54之〇伏制施加係意謂，彼等記憶體晶胞咖㈣ 和61a(l-k)並無通道區域％被啟通，因此，其巾並無擾動。 就其在此^選定行中但在—未被衫之列中的記憶體晶 ， 而。其至線路40〇1而與施加至源極/汲極40c之電 同的0伏特之施加係意謂，其記憶體晶胞ΜΗ之通道區 域7〇，並不會被啟通。因此，其記憶體晶胞6lb3，將會很 少=或無擾動發生。同理，就此同_選定之行中但在未被 選疋之列中的3己憶體晶胞6(3而言’由於其通道區域70，亦 將不會被啟通，其中將無任何擾動， 因為此同一電壓係使施加至每-未被選定以記憶體晶 胞61M為例之讀體晶胞6()的源極/及極線仙兩者處。 為-貝取其第-浮動閘極36a，其施加至源極/没極區域 之電壓，係自彼等施加至源極/汲極線4〇b之電壓反 轉此外，其施加至所有與源極/沒極線她在同一側部上 面之線路的源極/没極線4()之電壓，係自其施加至與源極 /汲極線4〇c在同—側部之電壓反轉。 由刚文可見，所揭不係一獨創高密度非依電性記憶體 曰曰胞陣列、和製造方法。理應瞭解的是雖然在此已說 月之較佳實施例巾，在_記憶體晶胞内之兩浮動閘極中， 各係儲存單—位^ ’在本發明之精神内，亦可在一記憶 ㈣㈣之每—浮動閘極中，儲存多重位元，藉以進-步 增加其儲存密度。 1326905 【圖式簡軍說*明】 第1A圖係本發明用以形成隔絕區域之方法的第一步驟 中所使用之半導體基板的俯視圖； 第1B圖係一沿線1 b_ 1 b所截成而可顯示本發明之起始 5處理步驟的結構之橫截面圖； 第1C圖係一可顯示第⑴圖之結構的處理令之次一步 驟的俯視圖，其中係界定有一些隔絕區域；
第1D圖係第1C圖中之結構沿線瓜晴截成而可顯示 此結構中所形成之隔離溝道的橫截面圖； 第1E圖係第id圖中之結構而可顯示其隔離溝道中之 材料的隔離區塊之形成的橫截面圖； 第2 A-20圖係第i F圖中之半導體結構沿線2 η a所截 成的橫截面圖，其可依序顯示本發明之浮動閉極記憶體晶 胞的非依電性記憶體陣列之晶胞部分的形成中之半導體結 15 構的處理中之步驟； 弟3A-30圖係第1F圖中之半導體結構沿心顿截
其可依序顯示本發明之浮動閘極記憶體晶 ^ =依電性記憶體陣列之周緣部分的形成中之半導體結 構的處理中之步驟； 20 第4圖係本發明之記憶體晶胞的橫載面 第5圖則係本發明之記憶體晶胞陣列的 圖；而 示意電路圖 24 1326905 【圖式之主要元件代表符號表】 10.. .半導體基板 11.. .第一二氧化矽層 12.. .第二多晶矽層 14.. .第三氮化物層 15.. .記憶體晶胞 15 c(l-n)，15 a(l-n) · ·.記憶體晶胞 16.. .光致蝕刻材料 18.. .條帶 20…溝道 22.. .主動區域 24.. .隔離區域 26.. .氧化物區塊 30.. .開口 32.. .薄層 34.. .氧化物薄層 36.. .浮動閘極 36.. .摻雜式多晶矽 36a...第一浮動閘極 36b...第二浮動閘極 40(a，b)...源極/汲極 41a...第一源極/汲極 41b...第二源極/汲極 42.. .5.I 溝道 44.. .5.I氧化物 50…ST1氧化物 52···ΗΤΟ(高溫氧化物）薄層 54.. .多晶矽薄層 54.. .控制閘極 60.. .記憶體晶胞 60(a-n)l，60(a-n)2,60(a-n)3···記 憶體晶胞 61a(l-k),61b(l-k)，60c(l-k)·..記憶 體晶胞 62,64,66…尖端 66a...尖端 70.. .通道區域
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Claims (1)

  1. U26905 第93108371號申請案申讅鼻剎鈴.圊铬玉百 〇〇 m nc 拾、申請專利範圍： .—種非依電性記憶體晶胞，其包含： —第一傳導類型的實質上屬單晶的一個半導體材 料； 一第二傳導類型的一第一區域，該第二傳導類型不 同於該材料中之該第一傳導類型； 於該材料中之該第二傳導類型的一第二區域，該第 —區域與該第一區域相隔開； 10 具有一第一部分和一第二部分的一個通道區域，該 通道區域連接該等第一與第二區域以利電荷之傳導； 在s亥通道區域上的一個介電體； 在該"電體上的—第_浮動閘極’該第—浮動間極 與該通道區域之該第—部分相關； 15 -部分相鄰於該第-區域，該第_浮動_大=上= 二角形之形狀；以及 電备式地輕接至該第—浮動閉極並與該通道區域 之該第二部分相隔_—個_電極該通道區域之該 第二部分係介於該第一部分與該第二區域之間。 20 ^年4月而修(¾正替換貢 如申喷專利辄圍以項之晶胞’其★實質上屬單晶之該 半導體材料為單晶矽。 3· ^申請專利範圍第2項之晶胞，其尹該第一浮動閘極形 成於一個腔穴内。 I如申請專利範圍第3項之晶胞，其中該第-浮動間極係 以多晶矽製成。 S 26 其中該第一浮動閘極係 .如申請專利範圍第3項之晶胞， 以氮化矽製成。 6.如申請專利範圍第3項之 曰曰 胞 其中該通龜域具有_第三科，而該第二部分相 鄰於該第4域，且該第三部分介於該第一部分與該第 其中該晶胞更包含： 10 在該介電體上的-第二浮動閘極，該第二浮動 閘極與該通道區域之該第二部分相隔開；該第二浮 動閘極大體上具有三角形之形狀。 如申。月專利|&圍第6項之晶胞’其中該第二浮動問極形 成於一個腔穴内。 8·如申請專利範圍第7項之晶胞， 15 其更包含具有一個側壁和一個底壁之一第一溝 道，並且 八中該第區域係沿著該第一溝道之該等側壁和 底壁，並電容式地耦接至該第一浮動閘極。 9·如申請專利範圍第8項之晶胞， 20 部分之間；並且 其更包含具有一個側壁和一個底壁之一第二溝 道，並且 其中該第二區域係沿著該第二溝道之該等側壁和 底壁，並電容式地耦接至該第二浮動閘極。 如申咐專利範圍第9項之晶胞，其甲該第二浮動閘極係 以多晶發製成。 27 1326905 11·如申請專利範圍第9項之晶胞，其中該第二浮動閉極係 以氮化矽製成。 12.—種用以儲存多個位元之非依電性記憶體晶胞，其包 含： 5 一第一傳導類型的實質上屬單晶的一個半導體材 料； 在該材料内的具有一個側壁和一個底壁之一第一 溝道； 10 15 一第二傳導類型的-第—區域，該第二傳導類型不 =於該材料中之該第—傳導類型，其中該第—區域係沿 著該第一溝道之該側壁和該底壁； 於《亥材料中之该第二傳導類型的一第二區域該第 二區域與該第一區域相隔開； ”有第。ρ分、—第二部分、和一第三部分的— 個通道區域’該通道區域連接該等第-區域與第二區域 以利電荷之傳導；
    20 隹琢逋道區域上的一個介電體； 在該介電體上的屬多晶石夕的—第一浮動閉極，該第 1動閘極與該通道區域之該第_部分相隔開；該通道 區域之該第—部分相鄰於該第—區域，該第-浮動閉極 係用於儲存多個位元中的至少一個； 其中該第—區域電容式_接至該第-浮動間極； 在該介電體上的屬多晶料1二浮㈣極該第 二洋動間極與該通道區域之該第二部分相隔開·該通道
    si 28 區域之該第二部分相鄰於該第二區 _於難該等多個位以的另外至少—個 電公式地輕接至該第—浮動閑極和該第二浮 ^並與該通道區域之該第三部分相隔開的—個閉極; 二部=區域之該第三部分係介於該第-部分與該第 申"月專利fe圍第12項之晶胞’其中實質上屬單晶之該 半導體材料為單晶矽。 °X 14.如申請專利範圍第13項之晶胞，其中該第—浮動閉極實 質上為三角形。 如申"月專利範圍第14項之晶胞，其中該第二浮動問極實 質上為三角形。 如申吻專利範圍第12項之晶胞，其中該閘極電極實質上 平行於該通道區域。 15 17.如申請專利範圍第12項之晶胞， 其更包含具有一個側壁和一個底壁之一第二溝 道，並且 其中該第二區域係沿著該第二溝道之該等側壁和 底壁，並電容式地耗接至該第二浮動閘極。 20 i8. —種排列成多列與行的非依電性記憶體晶胞之陣列，該 陣列包含： 一第一傳導類型的實質上屬單晶的一個半導體基 體材料；
    在該半導體基體材料内排列成多列與多行的多個 29 5 非依電性記憶體晶胞，其中各個 元，並且其令各個晶胞包含： 一第二傳導類型的— 型不同於該材料中之該第 於該材料中之該第二傳導類型的一第二區 該第二區域與該第-區域相隔開； 不一口”刀、和一第三部分 的一個通㈣域，簡道區域連接該㈣-區域與 第二區域以利電荷之傳導； 在β亥通道區域上的一個介電體； 在該介電體上的屬多晶矽的一第一浮動間 極，該第—軸_與其通《域之該第-部分相 15 在該介電體上的屬多晶矽的一第二浮動閘 極’該第二浮動閘極與該通道區域之該第二部分相 隔開；該通道區域之該第二部分相鄰於該第二區 20 晶胞係用於儲存多個位 第一區域，該第二傳導類 一傳導類型； 域
    隔開；該其通道區域之該第—部分相鄰於該第—區 域，該第-浮動閘極係用於儲存該等多個位元中的 至少一個； 域，該第二浮動閘極係用於儲存該等多個位元中的 另外至少—個；以及 電容式地耦接至該第一浮動閘極和該第二浮 動閘極並與該通道區域之該第三部分相隔開的一 個閘極電極，該通道區域之該第三部分係介於該第 一部分與該第二部分之間； m 30 10 15 20 其中同一列中之晶胞共同擁有該閘極電極； 其中同一行内之晶胞共同擁有該第一區域並乒同 擁有該第二區域； 並且其中相鄰行内之晶胞共同擁有該第一區域。 19.如申請專利範圍第18項之陣列，其中實質 半導體㈣料 2〇.如申請專利範圍第19項之阵列，其中該第—浮動問極大 體上成三角形之形狀。 21·如申請專利範圍第2G項之陣列，其中該第二浮動閑極大 體上成三角形之形狀。 22. 如申請專利範圍第21項之陣列，其中該間極電極實質上 與該通道區域平行。 23. 如申請專利範圍第22項之陣列， 其更包含具有一個側壁和—個底壁之一第一溝 道，並且 ' 其中該第—區域係沿該第-溝道之該等側壁和底 壁，並電容式地祕至該第-浮動閉極。 24. 如申請專利範圍第23項之陣列， 其更包含具有一個側壁和—個底壁之n 道，並且 /
    匕埤你沿該第什省〈琢等側壁4 壁，並電容式地輕接至該第二浮動閘極。25.-種用以在第—傳導類型的實f上屬單晶的半導骨 料中製造核紐記鍾晶胞之枝，其巾該方法$ S] 31 下列步驟： 。在該材料内形成一第一區域和一第二區域，而該第 區域和該第二區域係屬不同於該第一傳導類型的— 第二傳導類型’且有供電荷傳導之用的—個通道區域連 接I第區域與該第二區域；該通道區域具有一第一部 :和-第二部分，該通道區域之該第—部分相鄰於該第 :區域’且_道之該第二部純介於該第—部分與該 弟_區域之間； 在該通道區域上形成一個介電體； 在該介電體上形成一個犧牲層； 在賴牲層内形成—第―腔穴，該第_腔穴與該通 道區域之該第一部分相隔開； 在該第一腔穴内形成一第一浮動閘極；以及 形成一個閘極電極，該閘極電極電容式地耦接至該 第一洋動閘極’並與該通道區域之該第二部分相隔開。 .如申請專·圍第25項之方法，其更包含下列步驟： 在該犧牲層㈣成-第二腔穴，該第二腔穴係與該 通道區域之該第二部分相隔開； Μ 在5亥第二腔穴内形成一第二浮動閘極；並且 其中形成該閘極電極之步驟形成電容式地耦接至 該第二浮動閘極之該閘極電極。 •如申請專利職第25項之;5*法，其巾賴牲層包含—第 -本質多晶㈣、在該第—本f多晶碎層上的摻雜多晶 矽層、和在該摻雜多晶矽層上面之一第二本質多晶矽 層。 8.如申請專利制第27項之方法，其中各個該等第一和第 二浮動閘極實質上成三角形之形狀。 5 攻如中請專·圍苐25項之方法，其中該犧牲層為氮化 石夕。 30·如申請柄制第25項之方法，其更包含下列步驟 在該半導體材料内形成彼此相隔開之一第一溝道 和一第二溝道’各健等溝—具有—個缝和一個底 壁；並且 - 10 其中在該材料内形成一第一區域和一第二區域之 步驟包含形成分別與該第一溝道和該第二溝道之側壁 相鄰的該等第一區域和第二區域。 31.如申研專利範圍第28項之方法，其中各個該等第一和第 —浮動閘極皆係以多晶石夕製成。 15 32·如申請專利範圍第28項之方法’其中該等各個第一和第 一浮動閘極皆係以氮化石夕製成。 33.-種用以在第一傳導類型的實質上屬單晶的半導體材 料中製非依電性§己憶體晶胞陣列的方法，其中該非依 電性記憶體晶胞陣列具有在半導體基體 排㈣ 2。 多列與多行的多個非依電性記憶體晶胞，該:= 列步驟： 在半導體基體上面形成相隔開的數個_區域該 等隔離區域實質上彼此平行，並於行方向上延伸，在各 對相鄰的隔離區域之間有一個主動區域，其中該半導體 33 基體具有一個表面； 在各個主動區域中形成多個記憶體晶胞，其中各個 該等記憶體晶胞之形成包括下列步驟： 在該材料内形成一第一區域和一第二區域，而 該第一區域和該第二區域係屬不同於該第一傳導 類型的一第二傳導型，且有供電荷傳導之用的一個 通道區域連接該第一區域與該第二區域；該通道區 域具有一第一部分和一第二部分，該通道區域之該 第一部分相鄰於該第一區域，且該通道之該第二部 分係介於該第一部分與該第二區域之間； 在該通道區域上形成一個介電體； 在該介電體上形成一個犧牲層； 在該犧牲層内形成一第一腔穴，該第一腔穴與 該通道區域之該第一部分相隔開； 在該第一腔穴内形成一第一浮動閘極；以及 形成一個閘極電極，該閘極電極電容式地耦接 至該第一浮動閘極，並與該通道區域之該第二部分 相隔開。 如申請專職㈣33項之方法，其更包含下列步驟： 在該犧牲層内形成一第二腔六，該第二腔穴係與該 通道區域之該第二部分相隔開； 在該第二腔六内形成一第二浮動閘極；並且 其中形成該閘極電極之步驟形成電容式地耦接至 該第二浮動閘極之該閘極電極。 34 35’如申請專利範圍第34項之方法，其更包含下列步驟： 在該半導體材料内形成彼此相隔開之—第—溝道 和—第二溝道；各個該等溝道皆具有-個側壁和—個底 壁；並且 - 其中在該材料内形成一第一區域和一第二區域之 步驟包含形成分別與該第一溝道和該第二溝道之側辟 相鄰的該等第一區域和第二區域。 土 36.如申請專利範圍第_之方法，其中該犧牲層包含—第 -本質多晶矽層、在該第一本質多晶矽層上的摻雜多晶 夕層、和在该摻雜多晶石夕層上面之一第二本質多晶 層。 日日/ 如申》月專利|&圍第36項之方法，其中各個該等第—和第 二浮動閘極實質上成三角形之形狀。 38. 如申請專利範圍第37項之方法，其中各個該等第—和第 二浮動閘極皆係以多晶矽製成。 39. 如申請專利範圍第37項之方法，其中該等各個第一和第 二浮動閘極皆係以氮化矽製成。 40. 如申請專利範圍第33項之方法，其中該犧牲層為氮化 石夕〇 41·如申請專利範圍第40項之方法，其中形成該第一區域和 該第二區域之步驟包括在橫跨多行的列方向上連續地 形成該第-區域和該第二區域，並且射㈣列的記憶 體晶胞共同擁有一共用第一區域。 42·如W專舰㈣綱之方法，射形成_極電極之 35 1326905 步驟包括在橫跨多個記憶體晶胞的該行方向上連續地 形成該閘極電極。
    36
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