CN109994488A - 一种nor型存储组、存储装置及制作方法 - Google Patents

一种nor型存储组、存储装置及制作方法 Download PDF

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Abstract

本发明实施例公开了一种NOR型存储组、存储装置及制作方法，所述NOR型存储组包括：衬底、形成于所述衬底上的多个存储单元组，每个存储单元组包括两个存储单元，所述每个存储单元包括漏极、源极、电荷存储结构、导电沟道以及侧栅极，其中，所述漏极和源极分别与所述导电沟道的顶部和底部进行连接，同一个存储单元组内的两个存储单元的侧栅极分别位于所述导电沟道的两侧，所述电荷存储结构位于所述侧栅极与所述导电沟道之间；所述多个存储单元组内的所有存储单元的源极进行电连接，所有存储单元的漏极进行电连接。本发明实施例提供的NOR型存储组可实现较高的存储密度，且可以避免存储单元出现过擦的问题。

Description

一种NOR型存储组、存储装置及制作方法
技术领域
本发明实施例涉及存储技术领域，具体涉及一种NOR型存储组、存储装置及制作方法。
背景技术
闪存是一种广泛使用的非易失性存储器，通常由具有浮栅或者电荷捕捉结构以存储电荷的场效应晶体管构成。根据读操作时逻辑门的区别，闪存主要有两种类型：NAND型和NOR型。NOR型闪存可以对其每一个存储单元进行独立的读写操作，提供了完全的随机存取功能，因此能用于可执行程序的非易失性存储。
然而，目前NOR型闪存所能够达到的存储密度远小于NAND型闪存，因此导致NOR型闪存成本相对较高。具体可参见图1所示的现有的一种NOR型存储单元的结构示意图。此外，目前的NOR型闪存还面临的一个技术挑战是无法克服过擦问题；当对目标存储单元进行读操作时，处于过擦状态的非目标存储单元的源漏极间存在漏电流，会影响对目标存储单元的读操作，甚至导致读错误。
发明内容
本发明实施例提供一种NOR型存储组、存储装置及制作方法，所述NOR型存储组具有较高的存储密度，极大地缩小了单个存储单元的尺寸，降低了NOR型闪存成本，且可以克服过擦所带来的不良影响。
第一方面，本发明实施例提供了一种NOR型存储组，包括：
衬底、形成于所述衬底上的多个存储单元组，不同的存储单元组之间通过绝缘层进行绝缘；
每个存储单元组包括两个存储单元，所述每个存储单元包括漏极、源极、电荷存储结构、导电沟道以及侧栅极，其中，所述漏极和源极分别与所述导电沟道的顶部和底部进行连接，同一个存储单元组内的两个存储单元的侧栅极分别位于所述导电沟道的两侧，所述电荷存储结构位于所述侧栅极与所述导电沟道之间；
所述多个存储单元组内的所有存储单元的源极进行电连接，所有存储单元的漏极进行电连接，以使所述多个存储单元组内的所有存储单元实现并联连接。
可选的，所述电荷存储结构包括：隧穿介质层、电荷存储层和阻断介质层，其中，所述遂穿介质层紧邻所述导电沟道且与所述导电沟道接触，所述电荷存储层紧邻所述遂穿介质层且通过所述遂穿介质层与所述导电沟道的部分区段对应设置，所述阻断介质层位于所述侧栅极与所述电荷存储层之间且与所述导电沟道的全部区段对应设置。
可选的，所述多个存储单元组内所有存储单元的导电沟道由一片半导体鳍提供，所述导电沟道中电流的方向垂直于(或近似垂直于)所述衬底所在的平面。
可选的，所述一片半导体鳍包括交替相间的轻掺杂半导体区段和重掺杂半导体区段，或者包括交替相间的掺杂半导体区段和绝缘体区段，或者包括两片分离的半导体鳍。
可选的，所述隧穿介质层为二氧化硅、Al2O3、HfO2等绝缘氧化物，或者由二氧化硅层/氮化硅层/二氧化硅层相间构成的复合材料；所述电荷存储层为氮化硅(通常称为“电荷捕捉层”：charge trap)、多晶硅(通常称为“浮栅”：floating gate)、纳米级的金属或者半导体晶体；所述阻断介质层为二氧化硅、Al2O3、HfO2、或者ONO夹层结构(即二氧化硅/氮化硅/二氧化硅相间构成的夹层结构)。
可选的，所述侧栅极由重掺杂多晶硅、TaN、或者钨制成。
可选的，所述多个存储单元组沿着与所述衬底所在的平面平行的方向排列在所述衬底上。
第二方面，本发明实施例还提供了一种存储装置，所述装置包括上述第一方面所述的NOR型存储组。
第三方面，本发明实施例还提供了一种NOR型存储组的制作方法，包括：
提供衬底；
在所述衬底上形成多个存储单元组，每个存储单元组包括两个存储单元，每个存储单元包括漏极、源极、电荷存储结构、导电沟道以及侧栅极，其中，所述漏极和源极分别与所述导电沟道的顶部和底部进行连接，同一个存储单元组内的两个存储单元的侧栅极分别位于所述导电沟道的两侧，所述电荷存储结构位于所述侧栅极与所述导电沟道之间；所述多个存储单元组内的所有存储单元的源极进行电连接，所有存储单元的漏极进行电连接，以使所述多个存储单元组内的所有存储单元实现并联连接，具体包括：
形成半导体鳍，所述半导体鳍提供所述多个存储单元组内存储单元的多个导电沟道，所述导电沟道中电流的方向垂直于(或近似垂直于)所述衬底所在的平面；
形成所共用的漏极和所共用的源极，所共用的漏极和所共用的源极分别连接到所述半导体鳍的顶部和底部；
形成所述侧栅极，同一存储单元组内的两个存储单元的侧栅极分别位于所述半导体鳍的两侧；
形成所述电荷存储结构，所述电荷存储结构包括：隧穿介质层、电荷存储层和阻断介质层，其中，所述遂穿介质层紧邻所述导电沟道且与所述导电沟道接触，所述电荷存储层紧邻所述遂穿介质层且通过所述遂穿介质层与所述导电沟道的部分区段对应设置，所述阻断介质层位于所述侧栅极与所述电荷存储层之间且与所述导电沟道的全部区段对应设置。
本发明实施例提供了一种NOR型存储组，通过设置侧壁电荷存储结构以及侧栅极，实现了较高的存储密度，进一步减小了单个存储单元的面积，降低了NOR型闪存的成本，通过使电荷存储结构中的电荷存储层与导电沟道的部分区段对应设置，而不与导电沟道的全部区段对应设置，克服了过擦所带来的不良影响。
附图说明
图1为现有技术中一种NOR型存储单元的结构示意图；
图2a为本发明实施例一中的一种NOR型存储组的俯视图；
图2b为本发明实施例一中的一种NOR型存储组的截面图(横截处由图2a中箭头指出)；
图3a-图3f为本发明实施例二中的一种NOR型存储组的制造工艺流程的不同阶段的器件俯视图(上)和截面图(下)，其中横截处由相应俯视图中箭头指出。
具体实施方式
下面结合附图和实施例对本发明作进一步的详细说明。可以理解的是，此处所描述的具体实施例仅仅用于解释本发明，而非对本发明的限定。另外还需要说明的是，为了便于描述，附图中仅示出了与本发明相关的部分而非全部结构。
实施例一
图2b为本发明实施例一提供的一种NOR型存储组的截面图，NOR型存储组的俯视图可参见图2a所示，图2b是沿图2a中的侧栅极(即字线)135剖开后的截面图。参见图2b所示，本实施例提供的一种NOR型存储组，包括：衬底10、形成于衬底10上的多个存储单元组11，不同的存储单元组11之间通过绝缘层12进行绝缘(可参见图2a)；每个存储单元组11包括两个存储单元13(图2b中未示出标号13)，每个存储单元13包括漏极(即位线)131、源极132、电荷存储结构133、导电沟道134以及侧栅极(即字线)135，其中，漏极131和源极132分别与导电沟道134的顶部和底部进行连接，同一个存储单元组11内的两个存储单元13的侧栅极135分别位于导电沟道134的两侧，电荷存储结构133位于侧栅极135与导电沟道134之间。
存储单元组11沿着与衬底10所在平面平行的方向或者近似平行的方向排列并且所有存储单元组内的存储单元以并联方式电连接，即NOR型存储组中的多个存储单元组内的所有存储单元的源极进行电连接即均连接到导电沟道134的底部(或者顶部)，所有存储单元的漏极进行电连接即均连接到导电沟道134的顶部(或者底部)，以实现NOR的逻辑门功能。导电沟道中的电流方向垂直或近似垂直于衬底所在的平面。
可选的，所述多个存储单元组内所有存储单元的导电沟道由一片半导体鳍提供，即多个存储单元组内的所有存储单元共享导电沟道(半导体鳍)。半导体鳍具体可以由例如硅或者锗或者硅-锗合金制成。半导体鳍的形状可以是长方体(可参见图2a和图2b中的导电沟道134)或其它规则/不规则形状，并且当存储单元(相当于晶体管FET)处于导通状态时半导体鳍中的电流方向近似垂直于衬底所在的平面。
可选的，所述一片半导体鳍包括交替相间的轻掺杂半导体区段(例如p型硅)和重掺杂半导体区段(例如p+型硅)，或者包括交替相间的掺杂半导体区段(例如掺杂硅)和绝缘体区段(例如二氧化硅)，这些区段沿着与衬底所在平面平行(或近似平行)的方向排列，并且与对应的栅/绝缘体区段分别对齐以在源极和漏极(位线)之间形成分离的平行导电沟道。
再或者，所述一片半导体鳍还可以由两片分离的半导体鳍组成(形成两个独立的导电沟道对应左右两侧的存储单元)，以使左侧栅极(位于半导体鳍左侧的侧栅极)和右侧栅极(位于半导体鳍右侧的侧栅极)对其另一侧的分离半导体鳍(导电沟道)的电场调制效应解耦。这样设置的好处是可以将同一存储单元组中的两个存储单元的侧栅极即半导体鳍(导电沟道)两侧的侧栅极之间进行隔离，使得左右两个侧栅极之间的耦合效应降低。分离的左右两片半导体鳍之间的空隙可以填充绝缘层。
可选的，电荷存储结构133包括：隧穿介质层1331(例如二氧化硅)、电荷存储层1332(例如氮化硅或者多晶硅)和阻断介质层1334(例如二氧化硅或者ONO夹层结构)。其中，遂穿介质层1331紧邻导电沟道134且与导电沟道134接触；电荷存储层1332紧邻遂穿介质层1331且通过遂穿介质层1331与导电沟道134的部分区段对应设置(例如通过遂穿介质层1331与导电沟道134的较低部分接触，具体参见图2b所示)；阻断介质层1334位于侧栅极135与电荷存储层1332之间且与导电沟道134的全部区段对应设置，所述阻断介质层1334也通过遂穿介质层1331与导电沟道134的较高部分接触因而与没有电荷存储层1332的区段也对应(具体参见图2b所示)。可选的，电荷存储层1332可以设置为与导电沟道134的任何部分区段对应，例如与导电沟道134的上部、下部或中间部分进行对应，只要不与导电沟道134的全部区段进行对应即可，阻断介质层1334则可设置为与导电沟道134剩余的部分区段也进行对应。这样设置的目的是为了解决NOR型存储器的过擦问题。具体的，例如对目标存储单元进行读操作时，通常会在目标存储单元的栅极加控制电压Vread(例如5V)，而在非目标存储单元的栅极加另一控制电压Voff(例如0V)，若某些非目标存储单元处于过擦状态(即Voff已大于其FET开关阈值电压)，现有结构的NOR型存储器中这些过擦存储单元则会在位线和源线之间产生漏电流(因在其栅极施加的控制电压Voff会使其导电沟道处于开通状态)，因而影响读操作的准确性。而本实施例提供的NOR型结构能有效避免过擦存储单元产生漏电流，因而过擦不会对读操作造成干扰，原因在于本实施例提供的NOR型存储单元的阻断介质层1334也通过遂穿介质层1331与导电沟道134的某部分区段直接接触(比如图2b所示的较高部分区段，该区段不与电荷存储层1332对应)，如此，即使对处于过擦状态的非目标存储单元，读操作中对其栅极所施加的控制电压Voff(例如0V)也能保证导电沟道134中不与电荷存储层1332对应的特殊区段处于关断状态(虽然导电沟道134中与电荷存储层1332对应的区段处于开通状态)，因而避免过擦的非目标存储单元产生漏电流，使对目标存储单元的读操作依然能够正常进行，不会受到处于过擦状态的非目标存储单元的负面影响，从而克服了NOR型闪存的过擦问题。
可选的，隧穿介质层1331为二氧化硅、Al2O3、HfO2等绝缘氧化物，或者由二氧化硅层/氮化硅层/二氧化硅层相间构成的复合材料，以帮助电子遂穿；电荷存储层1332为氮化硅、纳米级的金属或者半导体晶体；阻断介质层1334为二氧化硅、Al2O3、HfO2、或者ONO夹层结构(即二氧化硅/氮化硅/二氧化硅夹层结构)。
可选的，电荷存储结构133可以由浮栅结构取代。例如，图2b中的氮化硅电荷存储层1332可以由被隔离的多晶硅间隔层(即浮栅)替代；电荷存储层1332和侧栅极135(字线)之间的阻断介质层1334可以由ONO夹层结构(即二氧化硅/氮化硅/二氧化硅)组成。
可选的，漏极(即位线)131和源极132可以由重掺杂半导体制成(例如，采用重掺杂硅)。侧栅极135(即字线)可由重掺杂多晶硅(或者诸如金属之类的其它导体)制成，两组侧栅极135沿着与衬底10所在平面平行的方向随着导电沟道134排列。为了实现按照NOR逻辑门对所述存储器组进行读取操作，导电沟道134(例如为硅鳍)、源极132和漏极131的掺杂配置(例如，采用重掺杂硅)可以采用如下两大类优选方案。第一大类方案为当反型层用作晶体管导通状态的导电路径时：(i)导电沟道134采用p型掺杂硅，而源极132和漏极131采用n型重掺杂硅；或者(ii)导电沟道134采用n型掺杂硅，而源极132和漏极131采用p型重掺杂硅。第二大类方案为当积累层用作晶体管导通状态的导电路径时，导电沟道134可采用高电阻式未掺杂或低掺杂硅，而源极132和漏极131可采用n型重掺杂硅或者p型重掺杂硅。导电沟道134、源极132和漏极131的掺杂配置的一个基本要求是确保在同一基本存储器组中的全部存储单元处于关闭状态时源极132和漏极131之间不存在导电路径。
可选的，位线(即漏极131)、源线(即源极132)可由诸如金属和合金之类的导电材料组成，包括但不限于：钨(W)、钛(Ti)、镍(Ni)、钴(Co)、硅化钨、硅化钛、硅化镍和硅化钴。
通过使用NOR闪存的典型读取/编程/擦除方案，能够实现对图2b所示的基本NOR存储器组中的每个单独的存储单元进行完全随机访问。可以对基本的NOR存储器组中的任何一个单独的存储单元、或并行地对任何数量的存储单元群进行编程/擦除。
可选的，图2b所示的基本的NOR型存储组中任一存储单元组11的两个侧栅极135可以被连接在一起以形成单一栅极。或者，对前述的基本的NOR型存储组进行修改，只采用左侧(或者右侧)的栅极系列或者双侧栅极系列中的一部分。
图2b所示的基本的NOR型存储组的一个重要特性是双侧栅极结构：通过设置硅鳍(即导电沟道)的宽度，该结构可提供多方面的控制功能。第一种情况是硅鳍(即导电沟道)的宽度足够大(比如约为20nm到100nm)以至于左右两侧栅极的场效应不互相干扰，这样每一个存储单元组相当于有两个独立的存储单元分别受左右栅极控制，因此左右两侧的字线也可以是独立的。第二种情况是硅鳍(即导电沟道)的宽度很小导致左右两侧栅极的场效应强烈地耦合，这时对应的左右两侧字线可以连接在一起作为同一个字线，否则会出现复杂的多级存储情况；或者可以让一侧的字线浮置，作为另一侧字线在经过多次擦写循环失效后的备用。另外，在上述的第二种情况中，每一个存储单元组(包含一个共享的导电沟道和两个侧栅极)在使用两个侧栅极组合操作时可作为两级电荷存储闪存单元存储2位(bit)数据；更进一步，如果再利用各存储单元的源极和漏极附近的电荷存储层(比如氮化硅)分别存储数据的话，加上两侧栅极组合操作，每一个存储单元组能够存储4bit，从而实现较高的存储密度。
本实施例提供的一种NOR型存储组，通过设置侧壁电荷存储结构以及侧栅极，实现了较高的存储密度，进一步减小了单个存储单元的面积，降低了NOR型闪存的成本，通过使电荷存储结构中的电荷存储层与导电沟道的部分区段对应设置，而不与导电沟道的全部区段对应设置，克服了过擦所带来的不良影响。
实施例二
本实施例提供一种存储装置，该装置包括上述实施例所述的NOR型存储组。
进一步的，本实施例还提供一种NOR型存储组的制作方法，所述方法包括：
提供衬底；
在所述衬底上形成多个存储单元组，每个存储单元组包括两个存储单元，每个存储单元包括漏极、源极、电荷存储结构、导电沟道以及侧栅极，其中，所述漏极和源极分别与所述导电沟道的顶部和底部进行连接，同一个存储单元组内的两个存储单元的侧栅极分别位于所述导电沟道的两侧，所述电荷存储结构位于所述侧栅极与所述导电沟道之间；所述多个存储单元组内的所有存储单元的源极进行电连接，所有存储单元的漏极进行电连接，以使所述多个存储单元组内的所有存储单元实现并联电连接，具体包括：
形成半导体鳍，所述半导体鳍提供所述多个存储单元组内存储单元的多个导电沟道，所述导电沟道中电流的方向垂直于(或近似垂直于)所述衬底所在的平面；
形成所共用的漏极和所共用的源极，所共用的漏极和所共用的源极分别连接到所述半导体鳍的顶部和底部；
形成所述侧栅极，同一存储单元组内的两个存储单元的侧栅极分别位于所述半导体鳍的两侧；
形成所述电荷存储结构，所述电荷存储结构包括：隧穿介质层、电荷存储层和阻断介质层，其中，所述遂穿介质层紧邻所述导电沟道且与所述导电沟道接触，所述电荷存储层紧邻所述遂穿介质层且通过所述遂穿介质层与所述导电沟道的部分区段对应设置，所述阻断介质层位于所述侧栅极与所述电荷存储层之间且与所述导电沟道的全部区段对应设置。
具体可以参见图3a-3f，图3a-3f给出了一种采用p掺杂硅晶片的工艺流程。首先，如图3a所示，通过离子注入和快速热退火技术在p掺杂硅晶片30内形成两层n+掺杂硅31(即源极，源线)和32(即漏极，位线)(或者也可以在n掺杂硅晶片内形成两层p+掺杂硅)；此后可增加一额外的可选步骤，在上层n+硅32的表面形成一层硅化物(比如硅化钨、硅化钴、硅化钛)。另外，也可用替代方案制备图3a的结构：在p掺杂硅晶片上外延生长n+硅/p硅/n+硅三层结构。上述n+硅层和p硅层的厚度从1nm到几微米均可，但是p硅层的厚度(决定导电沟道的长度)优选值为10nm到200nm。之后，可制备一可选的保护层(比如硅)来覆盖顶部的n+硅层。接下来，如图3b所示，通过例如光刻技术形成图案，再刻蚀出一系列沟槽33(进入硅晶片内)，以界定硅鳍34(导电沟道)和分隔相邻的存储组(注：硅鳍的具体刻蚀方法也可采用氮化硅硬掩模保护刻蚀)；沟槽33底部应低于下层的n+硅层31(优选值为比下层的n+硅层31低5到500nm，当然该深度是可变的，只要能使电路隔离足够好)。为了更好的隔离，可采用一额外步骤：在上述刻蚀步骤后清除覆盖硅鳍34区域的光刻胶之前，用离子注入空穴掺杂剂(比如硼)在沟槽33底部制备一p+硅层。此外，还可以制备可选的场氧化硅层(图3b中未示出)以覆盖沟槽的底部，例如，通过以下处理步骤：覆盖沉积一层厚氧化硅、再化学机械抛光，然后选择性刻蚀氧化硅以使其在沟槽中位置低于导电沟道底部。随后，如图3c所示，制备电荷存储结构，电荷存储结构可采用ONO电荷捕捉结构，包括一层隧穿介质层(如图3c中的35)，例如二氧化硅；一层电荷存储层(如图3d中的36)，例如氮化硅；一层阻断介质层(如图3e中的37)，例如二氧化硅。制备ONO电荷捕捉结构的一典型实施例为：(1)通过诸如热氧化或LPCVD技术来制备诸如二氧化硅(O)之类的隧穿介质层35以覆盖Si鳍(图3c)；在代表性实施例中，隧穿介质层的优选厚度从2至10nm，但是可以进一步变化。(2)之后，通过诸如LPCVD技术层状沉积氮化硅层(优选厚度范围为5至50nm，但是可以变化)，随后进行各向异性刻蚀(例如，采用RIE反应离子刻蚀法)以形成氮化硅间隔层，使该氮化硅间隔层(电荷存储层)36与隧穿介质层35(图3d)的较低部分接触；需要注意的是，电荷存储层36仅与隧穿介质层35的较低部分接触，因而电荷存储层36不与导电沟道34的较高部分重叠，目的是为了克服过擦问题，前面已经详细论述。(3)然后(图3e)，通过诸如LPCVD技术层状沉积二氧化硅作为阻挡介质层37(厚度可为5.5nm，但优选厚度为4至20nm且可以变化)。在另一实施例中，ONO电荷捕捉结构中的二氧化硅层可替换成高介电系数介电材料，比如ALD制备的Al2O3或者HfO2；在又一实施例中，可采用能带调制的ONO电荷捕捉结构，其隧穿介质层包含有利于电荷隧穿的复合材料：比如二氧化硅(1nm)/氮化硅(2nm)/二氧化硅(2.5nm)的三层结构。制备上述电荷存储结构之后，接下来层状沉积栅极层(例如，多晶硅、TaN、或者钨等导电材料)，再通过诸如化学机械抛光方法进行平整化，光刻之后选择性刻蚀部分栅极材料形成互相分隔的条带状行字线38(可选的，接下来可进行又一次选择性刻蚀去除行字线38之间空隙中的阻断介质层37和氮化硅间隔层36，这样使相邻存储单元中的氮化硅间隔层36分隔开来)，最后沉积绝缘层12并平整化来隔离成行字线以完成器件制备(图3f)。在图3f的NOR存储器组中，任一存储单元组的左侧栅极和右侧栅极连接在一起。在替选配置中，这两侧栅极也可通过以下方式分离：对硅鳍上方的栅极38进行刻蚀使得左右两侧栅极分开，然后用铺盖沉积制备一厚绝缘层(例如SiO2)来覆盖器件上表面(包括栅极38)，平整化(化学机械抛光)；然后，刻蚀出一系列成行的孤立孔洞穿过绝缘层来暴露出左侧栅极(奇数列)，也刻蚀出另一系列成行的孤立孔洞穿过绝缘层来暴露出右侧栅极(偶数列)；最后，在器件表面上沉积一导体层并刻蚀成条带状来构成多行的字线，其中相应左侧栅极通过刻蚀孔连成一独立字线行，而相应右侧栅极通过刻蚀孔连成另一独立字线行，因而每一行物理存储单元有两行字线分别连接左右侧栅极。
在另一实施例中，本发明提供所述NOR型存储组的又一种制作方法，其中电荷存储结构采用浮栅结构：图3d中的氮化硅电荷存储层36由被隔离的多晶硅间隔层(即浮栅)替代，阻断介质层37由ONO夹层结构(即二氧化硅/氮化硅/二氧化硅)替代。具体的制作工艺流程可以在前述图3a至3f的工艺基础上进行修改如下。首先，完全遵循对于前述图3a-3c的处理细节，直至完成制备隧穿介质层(图3c)。之后，通过诸如LPCVD技术层状沉积多晶硅层(优选厚度范围为1至50nm，但可以变化)，随后进行各向异性刻蚀(例如，采用RIE反应离子刻蚀法)以形成多晶硅间隔层36(图3d)，使该多晶硅间隔层(电荷存储层)36与隧穿介质层35的较低部分接触。此后，通过诸如LPCVD之类的技术层状沉积ONO夹层结构(即二氧化硅/氮化硅/二氧化硅)作为阻断介质层37(图3e)；ONO夹层结构的优选厚度介于4至13nm但可变化。制备上述电荷存储结构之后，接下来层状沉积栅极层(例如，多晶硅、TaN、或者钨等导电材料)，再通过诸如化学机械抛光方法进行平整化；然后光刻并选择性刻蚀部分栅极材料形成互相分隔的条带状行字线38，接下来进行又一次选择性刻蚀去除行字线38之间空隙中的ONO阻断介质层37和多晶硅间隔层36(注意：这样使相邻存储单元中的多晶硅间隔层36分隔开来，形成隔离的浮栅用作电荷存储层)；最后沉积绝缘层12并平整化来隔离成行字线以完成器件制备(图3f)。在图3f的NOR存储器组中，任一存储单元组的左侧栅极和右侧栅极连接在一起。在替选配置中，这两侧栅极也可通过前述用于制造ONO电荷捕捉结构的NOR存储器组的步骤进行分离。
依据本实施例提供的NOR型存储组的制作方法制得的NOR型存储组，具有较高的存储密度，降低了NOR型闪存的成本，且克服了过擦所带来的不良影响。
注意，上述仅为本发明的较佳实施例及所运用技术原理。本领域技术人员会理解，本发明不限于这里所述的特定实施例，对本领域技术人员来说能够进行各种明显的变化、重新调整和替代而不会脱离本发明的保护范围。因此，虽然通过以上实施例对本发明进行了较为详细的说明，但是本发明不仅仅限于以上实施例，在不脱离本发明构思的情况下，还可以包括更多其他等效实施例，而本发明的范围由所附的权利要求范围决定。

Claims (9)

1.一种NOR型存储组，其特征在于，包括：
衬底、形成于所述衬底上的多个存储单元组，不同的存储单元组之间通过绝缘层进行绝缘；
每个存储单元组包括两个存储单元，所述每个存储单元包括漏极、源极、电荷存储结构、导电沟道以及侧栅极，其中，所述漏极和源极分别与所述导电沟道的顶部和底部进行连接，同一个存储单元组内的两个存储单元的侧栅极分别位于所述导电沟道的两侧，所述电荷存储结构位于所述侧栅极与所述导电沟道之间；
所述多个存储单元组内的所有存储单元的源极进行电连接，所有存储单元的漏极进行电连接，以使所述多个存储单元组内的所有存储单元实现并联电连接。
2.根据权利要求1所述的NOR型存储组，其特征在于，所述电荷存储结构包括：隧穿介质层、电荷存储层和阻断介质层，其中，所述遂穿介质层紧邻所述导电沟道且与所述导电沟道接触，所述电荷存储层紧邻所述遂穿介质层且通过所述遂穿介质层与所述导电沟道的部分区段对应设置，所述阻断介质层位于所述侧栅极与所述电荷存储层之间且与所述导电沟道的全部区段对应设置。
3.根据权利要求1或2所述的NOR型存储组，其特征在于，所述多个存储单元组内所有存储单元的导电沟道由一片半导体鳍提供，所述导电沟道中电流的方向垂直于所述衬底所在的平面。
4.根据权利要求3所述的NOR型存储组，其特征在于，所述一片半导体鳍包括交替相间的轻掺杂半导体区段和重掺杂半导体区段，或者包括交替相间的掺杂半导体区段和绝缘体区段，或者包括两片分离的半导体鳍。
5.根据权利要求1或2所述的NOR型存储组，其特征在于，所述隧穿介质层为二氧化硅、Al2O3、HfO2或者由二氧化硅层/氮化硅层/二氧化硅层相间构成的复合材料；所述电荷存储层为氮化硅、多晶硅、纳米级的金属或者半导体晶体；所述阻断介质层为二氧化硅、Al2O3、HfO2或者由二氧化硅层/氮化硅层/二氧化硅层相间构成的复合材料。
6.根据权利要求1或2所述的NOR型存储组，其特征在于，所述侧栅极由重掺杂多晶硅、TaN、或者钨制成。
7.根据权利要求1或2所述的NOR型存储组，其特征在于，所述多个存储单元组沿着与所述衬底所在的平面平行的方向排列在所述衬底上。
8.一种存储装置，其特征在于，包括上述权利要求1-7任一项所述的NOR型存储组。
9.一种NOR型存储组的制作方法，其特征在于，包括：
提供衬底；
在所述衬底上形成多个存储单元组，每个存储单元组包括两个存储单元，每个存储单元包括漏极、源极、电荷存储结构、导电沟道以及侧栅极，其中，所述漏极和源极分别与所述导电沟道的顶部和底部进行连接，同一个存储单元组内的两个存储单元的侧栅极分别位于所述导电沟道的两侧，所述电荷存储结构位于所述侧栅极与所述导电沟道之间；所述多个存储单元组内的所有存储单元的源极进行电连接，所有存储单元的漏极进行电连接，以使所述多个存储单元组内的所有存储单元实现并联电连接，具体包括：
形成半导体鳍，所述半导体鳍提供所述多个存储单元组内存储单元的多个导电沟道，所述导电沟道中电流的方向垂直于所述衬底所在的平面；
形成所共用的漏极和所共用的源极，所共用的漏极和所共用的源极分别连接到所述半导体鳍的顶部和底部；
形成所述侧栅极，同一存储单元组内的两个存储单元的侧栅极分别位于所述半导体鳍的两侧；
形成所述电荷存储结构，所述电荷存储结构包括：隧穿介质层、电荷存储层和阻断介质层，其中，所述遂穿介质层紧邻所述导电沟道且与所述导电沟道接触，所述电荷存储层紧邻所述遂穿介质层且通过所述遂穿介质层与所述导电沟道的部分区段对应设置，所述阻断介质层位于所述侧栅极与所述电荷存储层之间且与所述导电沟道的全部区段对应设置。
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