KR100855885B1 - 낮은 저항 소스 영역들과 높은 소스 연결을 갖춘 부동게이트 메모리 셀들의 반도체 메모리 어레이를 형성하는자기 정렬 방법 및, 그에의해 만들어진 메모리 어레이 - Google Patents
낮은 저항 소스 영역들과 높은 소스 연결을 갖춘 부동게이트 메모리 셀들의 반도체 메모리 어레이를 형성하는자기 정렬 방법 및, 그에의해 만들어진 메모리 어레이 Download PDFInfo
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Abstract
본 발명은, 컬럼 방향으로 실질적으로 서로 평행인 기판상에 복수의 이격된 아이솔레이션 영역들과 활성 영역들을 갖는 반도체 기판에서, 부동 게이트 메모리 셀들의 반도체 메모리 어레이를 형성하기 위한 자기 정렬 방법에 관한 것이다. 부동 게이트들은 활성 영역들 각각에서 형성된다. 로우 방향으로, 함몰부들 또는 서로다른 폭들을 포함하는 트렌치들이 형성된다. 트렌치들은, 부동 게이트에 인접하여 배치되지만 부동 게이트와 절연되는 제 1 부분과, 부동 게이트 위에 배치되지만 부동 게이트와 절연되는 제 2 부분을 갖춘 소스 영역들을 구성하는 도전성 재료의 블록들을 형성하기 위해 도전성 재료로 채워진다.
아이솔레이션, 부동 게이트, 자기 정렬, 트렌치, 도전성 재료
Description
도 1a는 아이솔레이션 영역들을 형성하기 위해 본 발명의 방법의 제 1 단계에 사용된 반도체 기판의 평면도.
도 1b는 라인 1-1을 따라 취해진 단면도.
도 1c는, 아이솔레이션 영역들이 형성되는, 도 1b의 구조의 프로세싱내의 다음 단계의 평면도.
도 1d는 구조내에 형성된 아이솔레이션 스트라이프들을 도시하는 라인 1-1을 따라 취해진 도 1c내의 구조의 단면도.
도 1e는 LOCOS 또는 얕은(shallow) 트렌치와 같은, 반도체 기판내에 형성될 수 있는 2가지 종류의 아이솔레이션 영역들을 도시하는 라인 1-1을 따라 취해진 도 1내의 구조의 단면도.
도 2a 내지 도 2n은, 스플릿 게이트형(split gate type)의 부동(floating) 메모리 셀들의 비휘발성 메모리 어레이의 형성에서, 도 1c에 도시된 구조의 프로세싱내의 다음 단계(들)을 순차적으로 도시하는 도 1c의 라인 2-2을 따라 취해진 단면도들.
도 2o는 스플릿 게이트형의 부동 메모리 셀들의 비휘발성 메모리 어레이의 형성에서 활성(avtive) 영역들내의 단자들(terminals)로의 로우(row) 라인들 및 비트(bit) 라인들의 상호접속을 도시하는 평면도.
도 3a 내지 도 3i는 스플릿 게이트형의 부동 메모리 셀들의 비휘발성 메모리 어레이의 형성에서, 도 1c에 도시된 구조의 제 1 교대(alternate) 프로세싱내의 단계들을 순차적으로 도시하는 도 1c의 라인 2-2를 따라 취해진 단면도들.
도 4a 내지 도 4j는 스플릿 게이트형의 부동 메모리 셀들의 비휘발성 메모리 어레이의 형성에서, 도 1c에 도시된 구조의 제 2 교대(alternate) 프로세싱내의 단계들을 순차적으로 도시하는 도 1c의 라인 2-2를 따라 취해진 단면도들.
도 5a 내지 도 5k는 스플릿 게이트형의 부동 메모리 셀들의 비휘발성 메모리 어레이의 형성에서, 도 1c에 도시된 구조의 제 3 교대(alternate) 프로세싱내의 단계들을 순차적으로 도시하는 도 1c의 라인 2-2를 따라 취해진 단면도들.
* 도면의 주요 부분에 대한 부호의 설명*
14 : 폴리실리콘층 36, 58 : 산화물층
50 : 제 1 단자 68 : 폴리 블록들
80 : 제 2 단자 82 : 실리사이드
86 : BPSG 88 : 접점 도체
92 : 채널 영역 96 : 소스라인
본 발명은 스플릿 게이트형(split gate type)의 부동 게이트(floating gate)메모리 셀들의 반도체 어레이를 형성하는 자기 정렬(self-aligned) 방법에 관한 것이다. 본 발명은 또한 상기 형식의 부동 게이트 메모리 셀들의 반도체 메모리 어레이에 관한 것이다.
전하들을 저장하기 위해 부동 게이트를 이용하는 비휘발성 반도체 메모리 셀들과 반도체 기판에 형성된 그와같은 비휘발성 메모리 셀들의 메모리 어레이들은 그 기술분야에서 잘 알려져 있다. 통상적으로, 그와같은 부동 게이트 셀들은, 스플릿 게이트형 또는 적층(stacked) 게이트형, 또는 그것들의 결합이었다.
반도체 부동 게이트 메모리 셀 어레이들의 제조가능성(manufacturability)에서 직면하는 문제들 중 한 문제는, 특히 메모리 셀들이 크기에서 스케일 다운됨에 따라, 소스, 드레인, 제어 게이트 및, 부동 게이트와 같은 다양한 구성요소들의 정렬(alignment)이었다. 반도체 프로세싱의 집적(integration)의 디자인 룰(design rule)이, 최소 리소그래피 배선폭(feature)을 줄이면서, 감소함에 따라, 정밀한 정렬의 필요성이 더 중요하게 된다. 다양한 부분들의 정렬은 또한 반도체 생산물들의 제조의 수율을 결정한다.
자기 정렬은 그 분야에서 잘 알려져 있다. 자기 정렬은 하나이상의 재료들을 포함하는 하나이상의 단계들을 처리하는 작용을 언급하여, 배선폭들(features)은 그 단계 프로세싱에서 서로 자동적으로 정렬된다. 따라서, 본 발명은 부동 게이트 메모리 셀 형식의 반도체 메모리 어레이의 제조를 달성하도록 자기 정렬의 기술을 이용한다.
2개의 주요 문제들이, 메모리 셀 디멘젼들이 스케일 다운됨에 따라, 종종 관련된다. 첫째로, 소스 라인에서의 저항은 더 작은 메모리 셀 디멘젼들과 함께 증가하고, 더 높은 저항은 판독 이벤트(event)동안 바람직한 셀 전류를 억제한다. 둘째로 , 더 작은 메모리 셀 디멘젼들은 소스와 비트 라인 접합점(junction)사이의 더 낮은 펀치-스루(punch-through) 전압 VPT을 발생시키며, 이것은 프로그램 이벤트동안 이용가능한 최대 부동-게이트 전압 Vfg을 제한한다. 부동-게이트 전압 Vfg는, 소스와 부동 게이트사이에 있는, 연결 산화물층을 통해 소스 영역으로부터 전압 연결 (voltage coupling)을 통해 이루어진다. 소스측 주입(injection) 메커니즘에서, 더높은 Vfg(그리고 더높은 펀치-스루 전압 VPT)은 충분한 핫 캐리어(hot carrier) 주입 효율에 필수적이다.
본 발명은 (T-형) 소스 영역을 제공하여 상기 언급된 문제들을 해결하는데, 여기서 더 넓은 도전성 상부 부분은 소스 라인 저항을 감소시키며, 반면에 소스 라인에서의 더 좁은 하부 부분은 더 작은 메모리 셀 기하구조들(geometries)을 용이 하게 한다. 메모리 셀 구조는 또한, 바닥 연결(bottom coupling) 산화물에 부가하여, 부동 게이트의 상부 부분상의 산화물을 통한 부동 게이트의 소스 전압의 연결을 용이하게 하는데, 이것은 소스 전극과 부동 게이트사이의 연결 계수를 향상시킨다.
본 발명은 반도체 기판에서 부동 게이트 메모리 셀들의 반도체 메모리 어레이를 형성하는 자기 정렬 방법이며, 각각의 메모리 셀은 부동 게이트, 제 1 단자 , 그사이에 채널 영역을 갖춘 제 2 단자 및, 제어 게이트를 갖는다. 상기 방법은,
a) 실질적으로 서로 평행하며 제 1 방향으로 확장하는 기판상의 복수의 이격된(spaced-apart) 아이솔레이션(isolation) 영역들을 형성하는 단계로서, 인접한 아이솔레이션 영역들의 각각의 쌍사이에 활성(active) 영역을 갖추고, 활성 영역들은 각각 반도체 기판상의 절연 재료의 제 1 층 및 절연 재료의 제 1 층상의 도전성 재료의 제 1 층을 포함하는, 상기 아이솔레이션 영역 형성 단계와,
b) 제 1 방향과 실질적으로 수직인 제 2 방향으로 확장하고 서로 실질적으로 평행인 상기 활성 영역들과 아이솔레이션 영역들에 걸쳐 복수의 이격된 제 1 트렌치(trench)들을 형성하는 단계로서, 상기 제 1 트렌치들 각각은 그 안에 형성된 함몰부(indentation)를 갖춘 측벽을 가진, 상기 제 1 트렌치 형성 단계와,
c) 도전성 재료의 제 1 블록들을 형성하기 위해 도전성 재료로 제 1 트렌치들 각각을 채우는 단계로서, 각각의 활성 영역에서 제 1 블록들 각각에 대해서,
제 1 블록은 도전성 재료의 제 1 층과 절연되고 그에 인접하여 배치된 제 1 트렌치 측벽의 함몰부 아래에 형성된 하부 부분을 포함하고,
제 1 블록은 도전성 재료의 제 1 층과 절연되고 그위에 배치된 제 1 트렌치 측벽의 함몰부 위에 형성된 상부 부분을 포함하는, 상기 도전성 재료로 제 1 트렌치들 각각을 채우는 단계와,
d) 기판에 복수의 제 1 단자들을 형성하는 단계로서, 활성영역들 각각에서 제 1 단자들 각각은 도전성 재료의 제 1 블록들중 한 블록과 전기적으로 접속되고 그에 인접하는, 상기 복수의 제 1 단자 형성 단계와,
e) 기판에 복수의 제 2 단자들을 형성하는 단계로서, 활성 영역들 각각에서, 제 2 단자들 각각은 제 1 단자들과 이격된, 상기 제 2 단자 형성 단계를 포함한다.
본 발명의 다른 측면에서, 전기적으로 프로그래밍가능하고 소거가능한 메모리 장치는, 제 1 도전형의 반도체 재료의 기판, 그 사이에 채널 영역을 갖춘 제 2 도전형의 기판에서의 제 1 및 제 2 의 이격된 영역들, 상기 기판위에 배치된 제 1 절연층, 상기 제 1 절연층 위에 배치되고 채널 영역의 일부분 위에서 및 제 1 영역의 일부분 위에서 확장하는 전기적으로 도전성인 부동 게이트 및, 기판에서 제 1 영역에 전기적으로 접속되고 그위에 배치된 전기적으로 도전성인 소스 영역을 포함한다. 소스 영역은 부동 게이트와 절연되고 그에 인접하여 배치되는 하부 부분과, 부동 게이트와 절연되고 그위에 배치되는 상부 부분을 갖는다.
본 발명의 또다른 측면에서, 전기적으로 프로그래밍가능하고 소거가능한 메모리 장치들의 어레이는, 제 1 도전형의 반도체 재료의 기판, 인접한 아리솔레이션 영역들의 각각의 쌍사이에 활성 영역을 갖춘, 제 1 방향으로 확장하고, 서로 실질적으로 평행인 기판상에 형성된 이격된 절연 영역들 및, 제 1 방향으로 확장하는 메모리 셀들의 쌍들의 컬럼(column)을 포함하는 각각의 활성 영역들을 포함한다. 메모리 셀 쌍들 각각은, 제 1 영역과 제 2 영역들 사이의 기판에 형성된 채널 영역들을 갖춘, 제 2 도전형을 갖는 기판에서 이격된 제 2 영역들의 쌍과 제 1 영역, 채널 영역들을 포함하는 상기 기판위에 배치된 제 1 절연층, 제 1 절연층 위에 각각 배치되고 채널 영역들중 한 영역의 일부분 위에서 및 제 1 영역의 일부분 위에서 확장하는 전기적으로 도전성인 부동 게이트들의 쌍 및, 기판에서 제 1 영역에 전기적으로 접속되고 그위에 배치된 전기적으로 도전성인 소스 영역을 포함한다. 소스 영역은, 부동 게이트들의 쌍과 절연되고 그위에 배치된 하부 부분과, 부동 게이트들의 쌍과 절연되고 그 위에 배치된 상부 부분을 갖는다.
본 발명의 다른 목적들 및 특징들은 명세서, 청구항들 및, 첨부된 도면들을 보면 분명해질 것이다.
바람직한 실시예들의 상세한 설명
도 1a를 언급하면, 양호하게 P형이고 기술분야에서 잘 알려진, 반도체 기판(10)의 평면도가 도시되어 있다. 실리콘 이산화물(SiO2)(산화물)과 같은, 절연 재료(12)의 제 1 층이 도 1b에 도시된 바와같이 그 위에 증착된다. 제 1 절연층(12)은 산화 또는 증착(예를들어, 화학적 기상 증착 또는 CVD)과 같은 잘 알려진 기술들에 의해 기판(10)위에 형성되고, 실리콘 이산화물(이후에는 "산화물")의 층을 형성한다. 폴리실리콘(14)(FG 폴리)의 제 1 층이 절연 재료(12)의 제 1 층의 상부에 증착된다. 제 1 절연층(12)상의 제 1 폴리실리콘 층(14)의 증착 및 형성은 저압 CVD 또는 LPCVD와 같은 잘 알려진 프로세스에 의해 이루어질 수 있다. 실리콘 질화물층(18)(이후에 "질화물")은, 양호하게 CVD에 의해 폴리실리콘층(14)상에 증착된다. 이러한 질화물층(18)은 아이솔레이션 형성동안 활성 영역들을 정의하기 위해 이용된다. 물론, 상기에 서술된 파라미터들 및 이후에 서술되는 파라미터들은 디자인 룰(design rule)들과 프로세스 기술 생성에 의존한다. 본 명세서에 서술된 것은 0.18 마이크론 프로세스에 관한 것이다. 그러나, 어떤 특정 프로세스 기술 발생에도 또는 이후에 기술되는 어떤 프로세스 파라미터들내의 어떤 특정값에도 본 발명이 한정되지 않는다는 것을 당업자는 이해할 것이다.
도 1a를 언급하면, 양호하게 P형이고 기술분야에서 잘 알려진, 반도체 기판(10)의 평면도가 도시되어 있다. 실리콘 이산화물(SiO2)(산화물)과 같은, 절연 재료(12)의 제 1 층이 도 1b에 도시된 바와같이 그 위에 증착된다. 제 1 절연층(12)은 산화 또는 증착(예를들어, 화학적 기상 증착 또는 CVD)과 같은 잘 알려진 기술들에 의해 기판(10)위에 형성되고, 실리콘 이산화물(이후에는 "산화물")의 층을 형성한다. 폴리실리콘(14)(FG 폴리)의 제 1 층이 절연 재료(12)의 제 1 층의 상부에 증착된다. 제 1 절연층(12)상의 제 1 폴리실리콘 층(14)의 증착 및 형성은 저압 CVD 또는 LPCVD와 같은 잘 알려진 프로세스에 의해 이루어질 수 있다. 실리콘 질화물층(18)(이후에 "질화물")은, 양호하게 CVD에 의해 폴리실리콘층(14)상에 증착된다. 이러한 질화물층(18)은 아이솔레이션 형성동안 활성 영역들을 정의하기 위해 이용된다. 물론, 상기에 서술된 파라미터들 및 이후에 서술되는 파라미터들은 디자인 룰(design rule)들과 프로세스 기술 생성에 의존한다. 본 명세서에 서술된 것은 0.18 마이크론 프로세스에 관한 것이다. 그러나, 어떤 특정 프로세스 기술 발생에도 또는 이후에 기술되는 어떤 프로세스 파라미터들내의 어떤 특정값에도 본 발명이 한정되지 않는다는 것을 당업자는 이해할 것이다.
제 1 절연층(12), 제 1 폴리실리콘층(14) 및, 실리콘 질화물(18)이 형성되면, 적당한 포토 레지스트 재료(19)가 실리콘 질화물층(18)상에 적용되고 마스킹 단계가 어떤 영역들(스트라이프들(stripes)(16))로부터 포토 레지스트 재료를 선택적으로 제거하기 위해 수행된다. 포토 레지스트 재료가 제거되는 곳에, 실리콘 질화물(18), 폴리실리콘(14) 및, 아래에 있는 절연 재료(12)가, 표준 에칭 기술(즉, 비등방성(anisotropic) 에칭 프로세스)을 이용하여, 도 1c에 도시된 바와같이, Y 방향 또는 컬럼 방향으로 형성된 스트라이프들(16)에서 에칭되어진다. 인접한 스트라이프들(16) 사이의 거리 W는 사용된 프로세스의 가장 작은 리소그래피 배선폭 (feature)만큼 작을 수 있다. 포토 레지스트(19)가 제거되지 않는 곳에서, 실리콘 질화물, 제 1 폴리실리콘 영역(14) 및, 아래에 있는 절연 영역(12)은 유지된다. 결과적인 구조는 도 1d에 예시되어 있다. 앞으로 서술되는 바와같이, 아이솔레이션 영역들의 형성에는 2개의 실시예들, 즉 LOCOS와 STI가 있다. STI 실시예에서, 에칭은 소정 깊이로 기판(10)으로 진행한다.
구조는 남아있는 포토 레지스트(19)를 제거하기 위해 더 처리된다. 그다음에, 실리콘 이산화물과 같은, 아이솔레이션 재료(20a 또는 20b)는 영역들 또는 "그루브들(grooves)"(16)내에 형성된다. 질화물층(18)은 그다음에 도 1e에 도시된 구조를 형성하기 위해 선택적으로 제거된다. 아이솔레이션은 국소적 필드(local field) 산화물(20a)을 발생시키는(예를들어, 노출된 기판을 산화시켜서) 잘 알려진 LOCOS 프로세스를 통해 형성될 수 있거나, 영역(20b)에 형성되는 실리콘 이산화물을 발생시키는(예를들어, 산화물층을 증착시키고, 화학적 기계적 폴리싱 또는 CMP 에칭이 뒤따르는) 얕은 트렌치 프로세스(shallow trench process)(STI)를 통해 형성될 수 있다. LOCOS 형성동안, 스페이서(spacer)가 국소적 필드 산화물의 형성동안 폴리층(poly layer)(14)의 측벽들을 보호하기 위해 필요하다는 것을 유의해야 한다.
남아있는 제 1 폴리실리콘층(14) 및 아래에 있는 제 1 절연 재료(12)가 활성 영역들을 형성한다. 그래서, 이 시점에서, 기판(10)은, LOCOS 절연 재료(20a) 또는 얕은 트렌치 절연 재료(20b)로 형성되는 아이솔레이션 영역들과, 활성 영역들의 교대하는 스트라이프들을 갖는다. 도 1e는 LOCOS 영역(20a)과 얕은 트렌치 영역(20b)둘다의 형성을 도시하지만, LOCOS 프로세스(20a) 또는 얕은 트렌치 프로세스(20b)중 하나만이 이용될 것이다. 양호한 실시예에서, 얕은 트렌치(20b)가 형성될 것이다. 얕은 트렌치(20b)는 더 작은 디자인 룰에서 더 정밀하게 형성될 수 있으므로 양호하다.
도 1e의 구조는 자기 정렬(self aligned) 구조를 나타내는데, 이것은 자기 정렬되지 않은 방법에 의해 형성된 구조보다 더 밀집되어 있다. 잘 알려져 있고 종래의 것인, 도 1e에 도시된 구조를 형성하는 자기 정렬되지 않은 방법이 뒤따른다. 아이솔레이션(20)의 영역들은 기판(10)에 먼저 형성된다. 이것은, 기판(10)상에 실리콘 질화물의 층을 증착하고, 포토 레지스트를 증착하고, 기판(10)의 선택적 부분들을 노출시키기 위해 제 1 마스킹 단계를 사용하여 실리콘 질화물을 패터닝하고, 실리콘 트렌치 형성과 트렌치 채움(fill)이 포함되는 STI 프로세스 또는 LOCOS 프로세스를 이용하여 노출된 기판(10)을 산화시키는 단계들에 의해서 행해질 수 있다. 그후에, 실리콘 질화물은 제거되고, 실리콘 이산화물(12)의 제 1 층이 (게이트 산화물을 형성하기 위해) 기판(10)상에 증착된다. 그다음에, 폴리실리콘의 제 1 층(14)이 제 2 마스킹 단계와 제거된 선택적 부분들을 이용하여 패터닝된다. 그래서, 폴리실리콘(14)은 아이솔레이션(20)의 영역들과 자기 정렬되지 않으며, 제 2 마스킹 단계가 요구된다. 또한, 부가적 마스킹 단계는 폴리실리콘(14)의 디멘젼들 (dimensions)이 아이솔레이션(20)의 영역들에 대한 정렬 허용 오차(alignment tolerance)를 갖는것을 요구한다. 자기 정렬되지 않은 방법은 질화물층(18)을 이용하지 않는다는 것을 유의해야 한다.
자기 정렬 방법 또는 자기 정렬되지 않은 방법을 이용하여 이루어진 도 1e에 도시된 구조에서, 구조는 다음과 같이 더 처리된다. 도 1b와 도 1e의 것과 직교하는 시선(view)으로부터 구조를 도시하는, 도 2a를 언급하면서, 본 발명의 프로세스내의 다음 단계들이 예시된다. 실리콘 질화물(이후에는 "질화물")과 같은, 두꺼운 절연층(24)이 구조상에 형성되고, 폴리실리콘(이후에 "폴리")과 같은 얇은 보호층(26)의 형성이 뒤따른다. 결과적인 구조는 도 2a에 예시된다.
종래의 포토 리소그래피 마스킹 동작은 폴리층(26)의 상부에 적용된 포토 레지스트로 수행된다. 스트라이프들(즉, 마스팅 영역들)이 X 또는 로우 방향으로 정의되는 마스킹 단계가 적용된다. 인접한 스트라이프들사이의 거리는 제조될 장치의 필요에 의해 결정되는 크기일 수 있다. 포토 레지스트는 정의된 마스킹 영역들에서, 즉 로우 방향으로, 제거되며, 그후에, 제거된 포토 레지스트 아래에 있는 폴리층(26)이, 아래에 있는 질화물층(24)의 부분들을 노출시키기위해, 종래의 비등방성 폴리 에칭 프로세스를 이용하여 스트라이프들에서 에칭되어진다. 그다음에, 비등방성 질화물 에칭 프로세스가, 폴리층(14)의 부분들을 노출시키기위해, 질화물층(24)의 노출된 부분들을 제거하도록 수행된다. 선택적인(optional) 폴리 에칭 프로세스가, 노출된 폴리층(14)의 상부만을 제거하고, 남아있는 질화물층(24)에 대해 폴리층(14)을 약간 함몰되게 하고(recess), 질화물층(24)과 만나는 곳에서 폴리층 (14)의 경사진 부분들(28)을 형성하기 위해 뒤따라서 수행된다. 미러(mirror) 메모리 셀들의 각각의 그와같은 쌍에 대해, 이러한 에칭 프로세스들은 폴리실리콘 층(14) 아래로 확장하는(양호하게는 약간) 단일 제 1 트렌치(30)의 형성을 발생시킨다. 그다음에, 남아있는 포토 레지스트는 제거되고, 도 2b에 도시된 구조를 발생시킨다.
그다음에, 실리콘 이산화물(이후에 "산화물")과 같은, 절연 재료의 층(32)이, 예를들어, 열적인(thermal) 산화 프로세스를 이용하여 구조상에 형성된다. 트렌치들(30)내의 폴리층(14)상에 형성된 산화물층(32)의 부분들은 폴리층(14)의 경사진 부분들(28)에 의해 야기된 부분들(34)을 상승시켰고, 트렌치들(30) 내의 산화 물층(32)에 렌즈 형상을 주었다. 결과적인 구조는 도 2c에 예시되어 있다.
그다음에, 아리솔레이션 스페이서들(spacers)(40)이 트렌치들(30)내에 형성된다(도 2e). 스페이서들의 형성은 그 분야에서 잘 알려져 있으며, 구조의 외형상에 재료를 증착하고, 비등방성 에칭 프로세스(예를들어, RIE)가 뒤따르며, 그에의해 재료는 구조의 수평 표면들로부터 제거되는데, 반면에, 재료는 구조의 수직으로 배향된 표면들상에 주로 본래대로 남아있다. 스페이서들(40)은 임의의 유전 재료로 형성될 수 있다. 양호한 실시예에서, 스페이서들(40)은 다음 방식으로 질화물로 형성된다. 절연 재료(즉, 산화물)의 얇은 층(36)은 양호하게 종래의 화학적 기상 증착(CVD) 프로세스를 이용하여 도 2c의 구조상에 형성된다. 그다음에, 절연 재료(즉, 질화물)의 두꺼운 층(38)이, 도 2d에 도시된 바와같이, 양호하게 종래의 질화물 증착 프로세스에 의해 구조상에 형성된다. 그뒤에는 에칭 스톱(etch stop)으로서 산화물층(36)을 이용하는 두꺼운 질화물 에칭 프로세스가 뒤따른다. 이 에칭 프로세스는, 트렌치들(30)의 측벽들을 따른 측벽 스페이서들(40)을 제외하고, 모든 질화물층 (38)을 제거한다. 그다음에, 에칭 스톱으로서 폴리층(26)을 이용하는 비등방성 산화물 에칭 프로세스가 수행된다. 이 산화물 에칭은 질화물층(24)상에 있는 산화물층들(36과 32)의 노출된 부분들을 제거한다. 이 산화물 에칭은 또한, 트렌치들(30)의 중심들에서 폴리층(14)의 부분들을 노출시키기 위해, 스페이서들(40)사이의 트렌치들내에서 노출된 산화물층들(36과 32)의 부분들을 제거한다. 결과적인 구조는 도 2e에 도시되어 있다.
두꺼운 질화물 에칭 프로세스는 트렌치들(30)로부터 스페이서들(40)을 제거 하기 위해 수행된다. 그다음에, 폴리 에칭 프로세스는. 질화물층(24)을 노출시키기 위해 폴리층(26)을 제거하도록 수행되고, 산화물층(12)을 노출시키기 위해 트렌치들(30)의 바닥 중심에서 폴리층(14)의 노출된 부분들을 제거하도록 수행된다. 도 2f에 도시된 바와같이, 트렌치들(30) 각각은, 폴리층(14)과 산화물층들(32와 36)에 의해 한정된 좁은 하부의 부분(42)과, 산화물층(36)에 의해 한정된 상부의 더넓은 부분(44)을 가지고 있다. 스페이서들(40)은 폴리층(14)의 부분들을 제거하는 폴리 에칭 프로세스후에 제거될 수 있다는 것을 유의해야 한다.
적당한 이온 주입(ion implantation)이 구조의 전체 표면에 걸쳐 이루어진다. 이온들이 트렌치(30)내의 제 1 실리콘 이산화물층(12)을 투과하기에 충분한 에너지를 가진 곳에서, 이온들은 기판(10)내에 제 1 영역(단자)(50)을 형성한다. 모든 다른 영역들에서, 이온들은 현존하는 구조에 의해 흡수되고, 여기서 이온들은 아무 영향도 주지 않는다. 절연 스페이서들(46)(예를들어, 산화물)은 트렌치들(30)의 하부 부분들(42)의 측벽들상에 형성된다. 양호하게, 산화물 스페이서(46) 형성은, 트렌치들(30)내에 노출된 폴리실리콘층(14)의 측면들상에 절연 측벽층(48)(산화물)을 제일먼저 형성하여(즉, 구조를 산화시키거나 또는 CVD에 의해서) 진행된다. 그다음에, 산화물은 구조상에 형성되고(즉, CVD 프로세스), 산화물 비등방성 에칭이 뒤따르는데, 이 비등방성 에칭은, 하부 트렌치 부분(42)의 측벽들 상에 형성된 산화물 스페이서들(46)을 제외하고, 구조상에 형성된 산화물을 제거한다. 이러한 산화물 형성과 에칭 프로세스는 상부 트렌치 부분(44) 내의 산화물층(36)의 수직 부분의 두께를 또한 증가시킨다. 비등방성 에칭은 또한 산화물층(36)의 최상부 부분(top portion)을 제거하고, 산화물층(32)위의 산화물층(36)의 부분을 얇게 하며, 기판(10)을 노출시키기 위해 스페이서들(46)사이의 트렌치들(30)의 바닥에서 산화물층(12)의 일부분을 제거한다. 결과적인 구조는 도 2g에 도시되어 있다.
노출된 기판(10)에 잘 부착하는 티타늄 질화물과 같은, 도전층(52)은, 전체적 구조위에 형성되고, 그 층은 트렌치들(30)의 측벽들 및 그안의 노출된 기판(10)과 일렬로 정렬된다. 그 다음에, 구조 위에 텅스텐과 같은 도전 재료를 증착하여 형성되는, 트렌치들(30) 내의 도전성 블록들(54)의 형성이 뒤따르고, 도전성 블록들(54)로 트렌치들(30)을 채우기 위해, 텅스텐 평탄화(planarization) 프로세스(양호하게는 CMP)가 뒤따른다. 텅스텐 에칭-백(etch-back) 단계가, 트렌치들(30) 바깥의 임의의 텅스텐을 제거하고, 산화물층들(36)의 최상부들(tops) 아래의 도전성 블록들 (54)의 최상부 표면들을 양호하게 정의하기 위해, 뒤따른다. 그 다음에, 도전층(56) (티타늄 질화물)이, 구조 위에 티타늄 질화물을 양호하게 증착하여, 도전성 블록들 (54)상에 형성되고, 트렌치들(30) 내의 도전성 블록들(54) 위의 도전층(56)을 제외하고, 증착된 티타늄 질화물을 제거하는 평탄화(CMP) 프로세스가 뒤따른다. 그 다음에 티타늄 질화물 에칭이 수행되어 도전층(56)이 산화물층(36)의 최상부 아래로 함몰된다. 그 다음에, 절연 재료(산화물)의 층(58)이 구조 위에 형성되고, 도전층(56) 위의 부분을 제외하고, 증착된 산화물을 제거하도록 평탄화 프로세스(CMP) 및 산화물 에칭 프로세스가 뒤따른다. 결과적인 구조는 도 2h에 도시되어 있고, 여기서 좁은/넓은 트렌치 부분들(42/44)은 좁은 하부 블록 부분들(60)과 넓은 상부 블록 부분들(62)을 갖춘 실질적으로 T-형인 텅스텐 도전성 블록들(54)을 발생시키고, 이 도전성 블록은 티타늄 질화물 층들(52/56)에 의해 둘러싸인다.
제 2 트렌치들(63)이 메모리 셀들의 쌍을 이룬 세트들 사이에 형성되고 다음의 방식으로 제 1 트렌치들에 인접한다. 질화물 층(24)이, 도 2i에 도시된 바와 같이 폴리층(14)과 산화물층(32)의 부분들을 노출시키도록, 양호하게 등방성 (isotropic) 에칭 프로세스를 이용하여, 제거된다. 폴리 에칭 프로세스가 폴리층(14)의 노출된 부분들을 제거하고 산화물층(12)을 노출시키도록 뒤따른다(즉, 드라이(dry) 에칭). 그다음에, 산화물층(12)의 노출된 부분들이, 기판(10)을 노출시키면서, 제어된 산화물 에칭을 통해 제거된다. 그다음에, 절연층(64), 양호하게는 산화물이 전체 구조상에 형성되고, 도 2j에 도시된 구조를 발생시킨다. 산화물층(32)의 상승된 부분들(34)은 폴리층(14)의 위로 확장하는 날카로운 엣지 (edge)들(66)의 형성을 발생시키고, 여기서 층(14)은 산화물층(64)과 만난다.
제어 게이트 폴리 블록들이 다음의 방식으로 제 2 트렌치들(63)내에 형성된다. 폴리실리콘의 두꺼운 층이 구조위에 증착되고, 비등방성 폴리 에칭 프로세스가 뒤따르는데, 이 에칭은 산화물층(64)의 수직으로 배향된 부분들에 대해 형성된 폴리 스페이서들(블록들)(68)을 제외하고 모든 증착된 폴리 실리콘을 제거한다. 폴리 블록들(68)은 폴리층(14)에 바로 인접하여 배치된 하부 부분들(70)과, 날카로운 엣지(66)를 포함하는 폴리층(14)의 부분으로 확장하는 상부 부분들(72)을 갖는다. 폴리 블록들(68)은 산화물층들(64와 32)에 의해 폴리층(14)으로부터 절연된다. 결과적인 구조는 도 2k에 예시되어 있다.
그다음에, 절연 스페이서들(74)은 폴리 블록들(68)에 인접하여 형성되고, 잴의 하나이상의 층들로 이루어진다. 양호한 실시예에서, 절연 스페이서들(74)은 산화물의 얇은 층(76)을 우선 증착시켜서 재료의 2개의 층들이 이루어지고, 그 구조위에 질화물의 증착이 뒤따른다. 비등방성 질화물 에칭은 증착된 질화물을 제거하기 위해 수행되며, 질화물 스페이서들(78)을 남긴다. 그다음에, 이온 주입(예를들어, N+ )이 제 1 영역들(50)이 형성된 것과 동일한 방식으로 기판내에 제 2 영역들(단자들)(80)을 형성하기 위해 이용된다. 제어된 산화물 에칭이 뒤따르며, 그것은 기판(10)과 제 2 영역들(80)을 노출시키기 위해 산화물층(64)의 노출된 부분들뿐 아니라 산화물층(76)의 노출된 부분들을 제거한다. 결과적인 구조는 도 2l에 도시되어 있다.
금속화된(metalized) 실리콘(실리사이드(silicide))(82)의 층이, 구조위에 텅스텐, 코발트, 티타늄, 니켈, 백금 또는 몰리브덴과 같은 금속을 증착하여, 폴리 블록들(68) 위의 금속화된 실리콘(84)의 층을 따라, 측벽 스페이서들(74) 옆의 기판의 최상부에 형성된다. 그다음에, 구조는, 뜨거운 금속이 흐르고, 실리사이드(82)를 형성하기 위해 기판의 노출된 최상부 부분들로 침투하며, 금속화된 실리사이드 (84)를 형성하기 위해 폴리 블록들(68)의 노출된 최상부 부분들로 침투하는 것을 허용하면서, 어닐링된다(annealed). 남아있는 기판상에 증착된 금속은 금속 에칭 프로세스에 의해 제거된다. 기판(10)상의 금속화된 실리콘 영역은 자기 정렬(self-aligned) 실리사이드(즉, 샐리사이드(salicide))로 불릴 수 있는데, 그것이 스페이서들(78)에 의해 제 2 영역들(80)에 자기 정렬되기 때문이다. 결과적인 구조는 도 2m에 도시되어 있다.
BPSG(86)과 같은 패시베이션(passivation)이 전체 구조를 덮기 위해 이용된다. 마스킹 단계는 실리콘 영역들(82)위에 에칭영역들을 정의하기 위해 수행된다. BPSG(86)는, 쌍을 이룬 메모리 셀들의 인접한 세트들사이에 형성된 실리사이드 영역들(82)아래로 확장하고 실리사이드 영역들 위에 이상적으로 중심 위치를 두고 있는 접점 개구들(contact openings)을 생성하기 위해, 마스킹된 영역들에서 선택적으로 에칭된다. 그다음에, 접점 개구들은 접점 도체들(88)을 형성하기 위해 금속 증착과 평탄화 에칭-백(planarization etch-back)에 의해 도체 금속으로 채워진다. 실리사이드층들(82)은 도체들(88)과 제 2 영역들(80)사이의 도전(conduction)을 촉진한다. 비트 라인(90)이, 메모리 셀들의 컬럼(column)내의 모든 도체들(88)을 함께 접속시키기 위해, BPSG(86)위에 금속 마스킹에 의해 부가된다. 마지막 메모리 셀 구조는 도 2n에 예시되어 있다.
도 2n에 도시된 바와같이, 제 1 및 제 2 영역들(50/80)은 각 셀에 대한 소스와 드레인을 형성한다(당업자는 소스와 드레인이 동작동안 스위칭될 수 있다는 것을 알고 있다). 각 셀에 대한 채널 영역(92)은 소스와 드레인(50/80)사이에 있는 기판의 부분이다. 폴리 블록들(68)은 제어 게이트를 구성하고, 폴리층(14)은 부동 게이트(floating gate)를 구성한다. 산화물층들(32, 36, 46 및 48)은, 부동 게이트를 소스(96)와 절연시키기 위해, 부동 게이트(14)위에 인접하여 배치된 절연층을 함께 형성한다. 산화물층들(36과 64)은 소스 라인들(96)을 제어 게이트들(68)과 절연시키는 절연층을 함께 형성한다. 제어 게이트들(68)은 제 2 영역(80)의 엣지에 정렬된 한 측면을 가지고 있으며, 채널 영역들(92)의 부분위에 배치되어 있다. 제어 게이트들(68)은 부동 게이트들(14)에 인접하여 배치된(그로부터 산화물층(64)에 의해 절연된) 하부 부분들(70)과, 인접한 폴리층들(14)의 부분 위에 배치된(확장하여)(그로부터 산화물층들(64)에 의해 절연된) 상부 돌출(protruding)부들(72)을 가지고 있다. 노치(notch)(94)는 돌출부(72)에 의해 형성되며, 여기서 부동 게이트 (14)의 날카로운 엣지(66)는 노치(94)쪽으로 확장한다. 각 부동 게이트(14)는 채널 영역(92)의 부분위에 배치되고, 제어 게이트(68)에 의해 한쪽 단부(end)에서 부분적으로 오버랩되며, 다른쪽 단부와 함께 제 1 영역(50)을 부분적으로 오버랩한다. 도전성 블록들(54)과 도전층들(52/56)은 함께 메모리 셀들의 컬럼에 걸쳐 확장하는 소스 라인들(96)을 형성한다. 소스 라인들(96)의 상부 부분들은 부동 게이트들로부터 절연되며, 반면에 소스 라인들(96)의 하부 부분들은 부동 게이트들(14)과 인접하지만 절연된다. 도 2n에 예시된 바와 같이, 본 발명의 프로세스는 서로 거울 형상인 (mirror) 메모리 셀들의 쌍들을 형성한다. 메모리 셀들의 쌍들은 산화물층(76), 질화물 스페이서들(78) 및, BPSG(86)에 의해 다른 셀 쌍들로부터 절연된다.
도 2o를 언급하면, 결과적인 구조의 평면도이며, 비트 라인들(90)과 제 2 영역들(80)의 상호접속, X 또는 로우 방향으로 향하는 제어 라인들(68)의 상호접속 및, 기판(10)내의 제 1 영역들(50)에 접속하는 소스 라인들의 상호접속을 도시한다. 소스 라인들(96)(당업자에 의해 이해되는 바와 같이, 단어 "소스"는 단어 "드레인"과 교환 가능하다)은 전체적인 로우 방향에서 기판(10)과 접촉하며, 즉, 아이솔레이션 영역들뿐 아니라 활성 영역들과 접촉하지만, 소스 라인들(96)은 기판(10)내의 제 1 영역들(50)과만 전기적으로 접속한다. 부가하면, "소스" 라인(96)이 접속된 각 제 1 영역(50)은 2개의 인접한 메모리 셀들 사이에서 공유된다. 유사하게, 비트 라인(90)이 접속된 각 제 2 영역(80)은 메모리 셀들의 다른 미러(mirror) 세트들로부터의 인접한 메모리 셀들 사이에서 공유된다.
결과는, 부동 게이트, 부동 게이트(14)와 바로 인접하지만 분리되어 있고 동일한 로우내의 다른 메모리 셀들의 제어 게이트에 접속하는 로우 방향의 길이를 따라 이어지는 제어 게이트(68), 또한 로우 방향을 따라 이어지며 동일한 로우 방향 내의 메모리 셀들의 제 1 영역들(50) 쌍들과 접속하는 소스 라인(96) 및, 컬럼 또는 Y 방향을 따라 이어지며 동일한 컬럼 방향 내의 메모리 셀들의 제 2 영역들(80)의 쌍들과 접속하는 비트 라인(90)을 갖는 스플릿(split) 게이트 형의 복수의 비휘발성 메모리 셀들이다. 제어 게이트, 부동 게이트, 소스 라인 및, 비트 라인의 형성은 모두 자기 정렬된다. 비휘발성 메모리 셀은 미국 특허 제 5,572,054 호에 개시된 모두를 터널링(tunneling)하는 제어 게이트로의 부동 게이트를 갖는 스플릿 게이트형(split gate type)이며, 그 개시(disclosure)는 그러한 비휘발성 메모리 셀의 동작과 그에 따라 형성된 어레이에 관해 본 명세서에 참조적으로 통합된다.
본 발명은 T-형의 도전성 블록(52)의 더 넓은 상부 부분(62) 때문에 감소된 소스 라인 저항을 보여주면, 반면에 T-형 도전성 블록들(52)의 더 좁은 하부 부분들(60)로 인해 메모리 셀 디멘젼들(dimensions)의 더 작은 스케일링(scaling)을 여전히 제공한다(즉, 소스 라인의 T-형을 형성하는 상부 및 하부 부분들(62/60) 사이의 제 1 트렌치들(30)의 측벽들의 함몰부(indentation)). 상부 부분들(62)은 또한 확장하지만, 산화물층들(32/36)을 통해 소스 라인(96)에서 부동 게이트들(14)까지의 소스 전압을 연결(coupling)하는 것을 허용하는 부동 게이트들(14)과 절연된다(이것은, 산화물층들(46/48)을 통해 하부 부분들(60)을 경유하고, 산화물층 (12)을 통해 제 1 영역(50)을 경유하는 연결에 부가된 것이다). 그래서, 소스 전극과 부동 게이트 사이의 연결 계수가 향상된다.
제 1 대안의 실시예
도 3a 내지 도 3i는, 도 2n에 예시된 것과 유사하나 폴리실리콘 소스 라인을 갖춘, 메모리 셀 어레이를 형성하기 위한 제 1 대안의 프로세스를 예시한다. 이 제 1 대안의 프로세스는 도 2g에 도시된 것과 동일한 구조로 시작하지만, 다음과 같이 계속된다.
도전성 블록들(98)이, 양호하게 구조위에 폴리실리콘과 같은 도전성 재료를 증착시켜서, 트렌치들(30)내에 형성되며, 트렌치들(30)위의 폴리실리콘을 제거하기 위해 폴리 평탄화 프로세스(양호하게는, CMP)가 뒤따른다. 폴리 에칭-백(poly etch-back) 단계가, 트렌치들(30) 밖의 임의의 폴리실리콘을 제거하고, 산화물층들 (36)의 최상부아래의 도전성 블록들(98)의 최상부 표면들을 함몰되게 하기 위해, 뒤따른다. 폴리블록들(98)은 원위치에서(in-Situ) 도핑되거나 주입법(implantation)을 이용하여 도핑될 수 있다. 그 다음에, 절연 재료(산화물)의 층(58)은, 예를 들어 열적 산화(thermal oxidation) 또는 CMP 평탄화와 산화물 에칭 프로세스가 뒤따르는 산화물 증착에 의해 폴리블록들 위에 형성되어 산화물층(58)은 산화물층(36)의 최상부 아래로 함몰된다. 결과적인 구조는 도 3a에 도시되며, 여기서 좁은/넓은 트렌치 부분들(42/44)은 좁은 하부 블록 부분들(60)과 넓은 상부 블록 부분들(62)을 갖춘 실질적으로 T-형인 도전성 폴리블록들(98)을 발생시킨다.
제 2 트렌치들(63)은 메모리 셀들의 쌍 세트들 사이에서 형성되고 다음 방식으로 제 1 트렌치들(30)에 인접하게 된다. 질화물층(24)이, 도 3b에 도시된 바와 같은 폴리층(14)과 산화물층(32)의 부분들을 노출시키기 위해, 등방성 에칭 프로세스를 양호하게 이용하여 제거된다. 폴리 에칭 프로세스(즉, 드라이 에칭)가 폴리층(14)의 노출된 부분들을 제거하고 산화물층(12)의 부분들을 노출시키기 위해 뒤따른다. 그 다음에, 산화물층(12)의 노출된 부분들이 제어된 산화물 에칭을 통해 제거되며 기판을 노출시킨다. 그 다음에, 절연층(64), 양호하게는 산화물이 전체 구조위에 형성되고, 도 3c에 도시된 구조를 발생시킨다. 산화물층(32)의 상승된 부분들(34)은 층(14)이 산화물층(64)과 만나는 폴리층(14)의 위로 확장하는 날카로운 엣지들(66)의 형성을 일으킨다.
제어 게이트 폴리 블록들은 다음 방식으로 제 2 트렌치들(63)에 형성된다. 폴리실리콘의 두꺼운 층이 구조위에 증착되며, 비등방성 폴리 에칭 프로세스가 뒤따르는데, 이것은 산화물 층(64)의 수직으로 배향된 부분들에 대해 형성된 폴리 스페이서들(블록들)(68)을 제외하고 모든 증착된 폴리실리콘을 제거한다. 폴리블록들은 폴리층(14)에 바로 인접하여 배치된 하부 부분들(70)과, 날카로운 엣지들(66)을 포함하는 폴리층들(14)의 부분 위에서 확장하는 상부 부분들(72)을 갖는다. 폴리 블록들(68)은 산화물 층들(64와 32)에 의해 폴리층(14)과 절연된다. 결과적인 구조는 도 3d에 예시된다.
산화물 에칭이, 폴리 블록들(98)과 기판(10)을 노출시키기 위해, 산화물 층(64)의 노출된 부분과 그아래에 있는 산화물층(58)을 제거들을 제거하도록 수행된다. 양호하게, 종료점(end-point) 검출을 갖춘 드라이 에칭 프로세스가 이용되는데, 그 프로세스는 또한 산화물층(36)의 상부 부분들을 제거하여, 그것은 폴리블록들(98)의 최상부 표면과도 실질적으로 함께 있게 된다. 산화물 증착 프로세스가, 구조위에 산화물층(100)을 형성하고, 기판(10)위에 산화물층(64)을 대체하도록, 뒤따른다. 결과적인 구조는 도 3e에 예시되어 있다.
그 다음에, 절연 스페이서들(74)이 폴리블록들(68)에 인접하여 형성되고, 재료의 하나 이상의 층들로 이루어진다. 양호한 실시예에서, 절연 스페이서들(74)은 질화물 스페이서들(78)과 산화물층(100)의 하부 부분들을 포함하는 복합 스페이서들이며, 여기서 질화물 스페이서들은 구조위에 질화물을 증착한뒤에 증착된 질화물을 제거하기(에칭 스톱으로서 산화물층(100)을 이용하여) 위한 비등방성 에칭이 뒤따르면서 형성되며, 질화물층들(78)이 산화물층(64)위에서 폴리 스페이서들(68)에 인접되게 한다. 질화물 스페이서들(101)은 또한, 도 3f에 도시된 바와같이, 도전성 블록들(98)의 단부들(ends) 상에 형성된다.
그 다음에, 이온 주입(ion implantation)(예를 들어, N+)이 제 1 영역들(50)이 형성된 것과 동일한 방식으로 기판에 제 2 영역들(단자들)(80)을 형성하도록 이용된다. 제어된 산화물 에칭이, 폴리 블록들(98)을 노출시키기 위해 산화물층(100)의 노출된 부분들을 제거하고, 기판(10)을 노출시키기 위해 산화물층(64)의 노출된 부분들을 제거하도록, 뒤따른다. 결과적인 구조는 도 3g에 도시된다.
금속화된 실리콘(실리사이드)(82)의 층이, 구조위에 텅스텐, 코발트, 티타 늄, 니켈, 백금 또는 몰리브덴과 같은 금속을 증착시켜서, 폴리블록들(68)과 폴리블록(98) 위의 금속화된 실리콘(84)의 층을 따라, 측벽 스페이서들(74) 옆의 기판 (10)의 최상부에 형성된다. 그다음에, 구조는 뜨거운 금속이 흐르고, 실리사이드(82)를 형성하도록 기판의 노출된 최상부 부분들로 스며들며, 금속화된 실리콘(84)을 형성하도록 폴리블록들(68과 98)의 노출된 최상부 부분들로 스며들게 허용하면서, 어닐링(anneal)된다. 남아있는 구조상에 증착된 금속은 금속 에칭 프로세스에 의해 제거된다. 기판상의 금속화된 실리콘 영역(82)은 자기 정렬 실리사이드(즉, 샐리사이드(salicide))로 불릴 수 있는데, 그것이 스페이서들(78)에 의해 제 2 영역들에 자기 정렬되기 때문이다. 결과적인 구조는 도 3h에 도시되어 있다.
BPSG(86)와 같은, 패시베이션은 전체 구조를 덮도록 이용된다. 마스킹 단계는 실리사이드 영역들(82)위에 에칭 영역들을 정의하기 위해 수행된다. BPSG(86)는, 쌍을 이룬 메모리 셀들의 인접한 세트들사이에 형성된 실리사이드 영역들(82)에 이상적으로 중심을 두고 그 아래로 확장하는 접점 개구들(contact openings)을 생성하도록 마스킹된 영역들에서 선택적으로 에칭된다. 그다음에, 접점 개구들은 접점 도체들(88)들 형성하도록 금속 증착과 평탄화 에칭-백에 의해 도체 금속으로 채워진다. 실리사이드층들(82)은 도체들(88)과 제 2 영역들(80)사이의 도전을 촉진한다. 비트 라인(90)이, 메모리 셀들의 컬럼내의 모든 도체들(88)을 함께 접속시키기도록, BPSG(86)위의 금속 마스킹에 의해 부가된다. 마지막 메모리 셀 구조는 도 3i에 예시되어 있다.
제 1 대안의 실시예는 T-형 폴리 블록(98)의 더 넓은 상부 부분(62)과 그 위 에 형성된 도전성이 높은 금속화된 실리콘층(84)때문에 감소된 소스 라인 저항을 보여주며, 반면에 T-형 도전성 블록(98)의 더 좁은 하부 부분(60)으로 인한 메모리 셀 디멘젼들의 더 작은 스케일링을 여전히 제공한다. 상부 부분들(62)은 또한, (하부 부분들(60)을 거쳐 산화물층들(46/48)을 통하는 연결 및, 제 1 영역(50)을 거쳐 산화물층(12)을 통하는 연결에 부가하여) 산화물층들(32/36)을 통해 폴리 블록(98)에서 부동 게이트(14)로의 소스 전압의 연결을 허용하는 부동 게이트(14) 위로 확장한다. 그래서, 소스 전극과 부동 전극사이의 연결 계수는 향상된다.
제 2 대안의 실시예
도 4a 내지 도 4i는 도 2n에 예시된 것과 유사한 메모리 셀 어레이를 형성하지만, 자기 정렬 접접 계획(contact scheme)을 이용하기 위한 제 2 대안의 프로세스를 예시한다. 이 제 2 대안의 프로세스는 도 2j에 예시된 것과 동일한 구조로 시작하지만, 다음과 같이 계속된다.
폴리 실리콘과 같은, 도전성 재료의 두꺼운 층(102)은 도 4a에 도시된 바와같이 구조위에 증착된다. 그다음에, 질화물(104)의 층은 구조위에 증착되며, 질화물 평탄화 프로세스(예를들어, CMP)가 뒤따른다. 질화물 에칭-백 단계가 폴리 층(102)의 상승된 부분들 위에 질화물층(104)의 부분들을 제거하기 위해 뒤따르며, 반면에 폴리 층(102)의 평평한 측면 부분들 위에 질화물층(104)의 부분들을 남긴다. 산화 단계가 뒤따르며, 이것은 그 위에 산화물(106)의 층을 형성하기 위해 폴리 층(102)의 노출된 중심 부분들을 산화시킨다. 결과적인 구조는 도 4b에 도시된다.
질화물층(104)은 질화물 에칭 프로세스에 의해 제거되고, 도 4c에 예시된 바와같이, 산화물층(106) 바로 아래가 아닌 폴리층(102) 부분들을 제거하도록 비등방성 폴리 에칭 단계가 뒤따른다.
그다음에, 산화물 증착 단계가 구조위에 두꺼운 산화물층을 적용하도록 수행되다. 그뒤에, 에칭 스톱으로서 폴리층(102)을 이용하여 구조를 평탄화하도록 CMP와 같은 평탄화하는 산화물 에칭이 뒤따른다. 그다음에, 에칭-백 단계가 수행되며, 폴리층(102)의 어느 쪽상에도 산화물의 블록들(108)을 남긴다. 산화물층(106)은 또한 산화물 평탄화 및 에칭-백 단계들에 의해 제거되며, 도 4d에 도시된 구조를 발생시킨다. 그다음에, CMP와 같은, 평탄화 폴리 에칭이, 도 4e에 예시된 바와같이, 에칭 스톱으로서 산화물 블록들(108)을 이용하여 수행된다. 그뒤에, 산화물 블록들 (108)에 인접한 폴리 블록들(103)만을 남기고 산화물층(64)을 노출시키면서 폴리층(102)의 최상부 부분들을 제거하도록, RIE와 같은 폴리 에칭-백 프로세스가 뒤따른다. 폴리 블록들(103)은 폴리 층(14)에 바로 인접하여 배치된 하부 부분들 (70)과, 날카로운 엣지(66)를 포함하는 폴리층(64)의 부분 위로 확장하는 상부 부분들(72)을 갖는다. 폴리 블록들(103)은 산화물층들(64와 32)에 의해 폴리 층(14)과 절연된다. 산화물 블록들(108)과 산화물층(36)은, 도 4f에 예시된 바와같이, 폴리 블록들(103)의 최상부 표면 위로 확장하도록 남겨진다.
선택적(optional) 주입 단계가 노출된 폴리 블록들(103)을 도핑하기 위해 수행될 수 있다. 그 다음에, 금속 증착 단계가 , 텅스텐, 코발트, 티타늄, 니켈, 백금 또는 몰리브덴과 같은 금속을 구조 위에 증착하도록 수행된다. 그 다음에, 구조는, 그 위에 금속화된 실리콘의 도전층을 형성하도록, 뜨거운 금속이 흐르고, 폴리 블록들(103)의 노출된 최상부 부분들로 스며들도록 허용하면서, 어닐링된다. 남아있는 구조위에 증착된 금속은 금속 에칭 프로세스에 의해 제거된다. 금속화된 실리콘층(84)은 산화물층(64)과 산화물 블록들(108)에 의해 폴리 블록들(103)에 자기 정렬되므로 자기 정렬된다고 불려질 수 있다. 보호(protective) 질화물층(110)은 다음과 같은 방식으로 산화물 블록들(108) 사이 및 폴리 블록들(103) 위에 형성된다. 질화물은 구조 위에 증착되고, CMP와 같은 평탄화 질화물 에칭이 뒤따르며, 산화물 블록들(108)은 에칭 스톱 층으로서 이용되고, 그래서 질화물층(110)은 산화물 블록들 (108)과 같은 높이가 된다. 질화물층(110)은 산화물 블록들(108)에 의해 폴리 블록들(103)에 자기 정렬된다. 결과적인 구조는 도 4g에 도시되어 있다.
산화물 에칭이, 산화물 블록들(108)과 산화물층(64)의 노출된 부분들을 도 4h에 예시된 바와 같이 제거하도록, 뒤따른다. 그 다음에, 절연 스페이서들(74)은 폴리 블록들(103)과 질화물층(10)에 인접하여 형성되며, 재료의 하나 이상의 층들로 이루어진다. 양호한 실시예에서, 절연 스페이서들(74)은 산화물의 얇은 층(76)을 먼저 증착하여 재료의 2개의 층들로 이루어지며, 구조위의 질화물의 증착이 뒤따른다. 비등방성 질화물 에칭이, 질화물 스페이서들(78)을 남기면서, 증착된 질화물을 제거하도록 수행된다. 그다음에, 이온 주입(예를들어, N+)이, 제 1 영역들(50)이 형성된 것과 동일한 방식으로 기판내에 제 2 영역들(단자들)(80)을 형성하도록 이용된다. 산화물 에칭이 뒤따르는데, 이것은 산화물층(76)의 노출된 부분들을 제거한다. 금속화된 실리콘(실리사이드)(82)의 층은, 텅스텐, 코발트, 티타늄, 니켈, 백금 또는 몰리브덴을 구조위에 증착하여, 측벽 스페이서들(74) 옆의 기판(10)의 최상부에 형성된다. 그다음에, 구조는 뜨거운 금속이 흐르고, 실리사이드 영역들(82)을 형성하도록 기판(10)의 노출된 최상부 부분들로 스며드는 것을 허용하면서, 어닐링된다. 남아있는 구조위에 증착된 금속은 금속 에칭 프로세스에 의해 제거된다. 기판(10)상의 금속화된 실리콘 영역(82)은 자기 정렬 실리사이드(즉, 샐리사이드)로 불릴 수 있는데, 스페이서들(78)에 의해 제 2 영역들(80)에 자기 정렬되기 때문이다. 결과적인 구조는 도 4i에 도시된다.
BPSG(86)와 같은, 패시베이션은 전체 구조를 덮기위해 이용된다. 마스킹 단계는 샐리사이드 영역들(82)위에 에칭 영역들을 정의하도록 수행된다. BPSG(86)는, 쌍을 이룬 메모리 셀들의 인접한 세트들사이에 형성된 샐리사이드 영역들(82)보다 넓고 이상적으로 중심을 잡은 접점 개구들을 생성하도록, 마스킹된 영역들에서 선택적으로 에칭된다. 질화물층(110)은 이러한 에칭 프로세스로부터 폴리 블록들 (103)과 금속화된 실리콘(84)을 보호하도록 작용한다. 그다음에, 접점 개구들은 금속 증착과 평탄화 에칭-백에 의해 도체 금속으로 채워지고, 그에의해 쌍을 이룬 메모리 셀들의 인접한 세트들의 질화물 스페이서들(78)사이의 전체 영역이 증착된 금속으로 채워져서, 질화물 스페이서들(78)에 의해 샐리사이드 영역들(82)에 자기 정렬되는 접점 도체들(88)(즉, 자기 정렬 접점 계획, 또는 SAC)을 형성한다. 샐리사이드층들(82)은 도체들(88)과 제 2 영역들(80)사이의 도전을 촉진한다. 비트 라인(90)은, 메모리 셀들의 컬럼내에서 모든 도체들(88)을 함께 접속시키기 위해, BPSG(86)위의 금속 마스킹에 의해 부가된다. 마지막 메모리 셀 구조는 도 4j에 예 시된다.
자기 정렬 접점 계획(SAC)은 쌍을 이룬 메모리 셀들의 인접한 세트들사이의 최소 간격 요구상의 중요한 구속(constraint)을 제거한다. 특히, 도 4j가 샐리사이드 영역들(82)위에 완벽하게 중심을 둔 접점 영역(그리고 도체들(88))을 예시하는 동안, 실제로 샐리사이드 영역들(82)에 대해 몇몇 바람직하지 않은 수평 이동(shift)없이 접점 개구들을 형성하는 것은 매우 어렵다. BPSG 형성전에 구조위에 질화물의 보호층이 없는, 자기 정렬되지 않은 접점 계획과 함께, 전기적 단락들 (shorts)은, 접점(88)이 이동되어 금속화된 실리콘(84)과 폴리블록(103)위에 형성된다면, 발생할 수 있다. 자기 정렬되지 않은 접점 계획에서 전기적 단락들을 방지하기 위해, 접점 개구들은, 접점 영역들내에서 최대 가능한 이동에서도 개구들이 질화물 스페이서들(78) 또는 그 이상으로 확장하지 않도록, 질화물 스페이서들(78)로부터 충분히 거리를 두고 형성되어야만 할 것이다. 이것은 물론, 쌍을 이룬 미러 셀들의 인접한 세트들사이의 충분한 허용오차 거리를 제공하도록, 스페이서들(78)사이의 최소 거리상에 구속을 제공한다.
본 발명의 SAC 방법은 BPSG아래의 재료의 보호층(질화물층(110))을 이용하여 이러한 구속을 제거한다. 이러한 보호층과 함께, 접점 개구들은, 형성동안 접점 개구들의 현저한 수평 이동이 있을지라도, 샐리사이드 영역들(82)과 접점 개구의 오버랩이 있도록 보장하도록 충분한 폭으로 BPSG내에서 형성된다. 질화물층(110)은 접점(88)의 부분들이 폴리 블록(103) 또는 금속화된 실리콘층(84)위에서, 그사이에 임의의 단락없이, 형성되는 것을 허용한다. 넓은 접점 개구는 접점들(88)이 스페이 서들(78)사이의 매우 좁은 공간들을 완전히 채우고, 샐리사이드 영역들(82)과 양호한 전기적 접속을 이루는 것을 보증한다. 그래서, 스페이서들(78)사이의 접점 영역들의 폭은, 스페이서들(78)사이의 공간을 채워서 잘못된 접속들을 방지하고, 전체 셀 디멘젼의 스케일링 다운(scaling down)을 허용하면서, 최소화될 수 있다.
이러한 제 2 대안의 실시예는, 제어 게이트들(103)이 부동 게이트(14)위에서 돌출부(72)와 함께 실질적으로 직사각형으로 모양을 이루고, 스페이서들의 형성을 용이하게 하는 평면의 대향(opposing) 표면은, 차례로 샐리사이드 영역들(82)의 자기 정렬 형성과, 자기 정렬 도체(88)의 형성을 촉진한다는 추가 이점을 갖는다.
제 3 대안의 실시예
도 5a 내지 도 5k는, 도 3i에 예시된 것과 유사한 메모리 셀 어레이를 형성하지만, 자기 정렬 접점 계획을 이용하는, 제 3 대안의 프로세스를 예시한다. 이러한 제 3 대안의 프로세스는 도 3c에 도시된 것과 동일한 구조로 시작하지만, 다음과 같이 계속된다.
폴리실리콘과 같은, 도전성 재료의 두꺼운 층(102)이, 도 5a에 도시된 바와같이, 구조위에 증착된다. 그다음에, 질화물(104)의 층이 구조위에 증착되며, 질화물 평탄화 프로세스(예를들어, CMP)가 뒤따른다. 질화물 에칭-백 단계가, 폴리층 (102)의 평평한 측면 부분들위의 질화물층(104)의 일부분을 남기면서, 폴리층(102)의 상승된 부분들위의 질화물층(104)의 부분들을 제거하도록, 뒤따른다. 산화물(106)의 층을 그위에 형성하도록 폴리층(102)의 노출된 중심 부분들을 산화시키는, 산화 단계가 뒤따른다. 결과적인 구조는 도 5b에 도시된다.
질화물층(104)이 질화물 에칭 프로세스에 의해 제거되고, 그다음에, 도 5c에 예시된 바와같이 산화물층(106) 바로 아래가 아닌 폴리층(102)의 이러한 부분들을 제거하는 비등방성 폴리 에칭 단계가 뒤따른다.
그다음에, 산화물 증착 단계는, 구조위에 두꺼운 산화물층(108)을 적용하도록 수행된다. 그뒤에, 에칭 스톱으로서 폴리층(102)을 이용하여 구조를 평탄화하도록, CMP와 같은, 평탄화 산화물 에칭이 뒤따른다. 그다음에, 산화물 에칭-백 단계가, 폴리층(102)의 어느 한 측면상에 산화물의 블록들(108)을 남기면서, 수행된다. 산화물층(106)은 또한 산화물 평탄화 및 에칭-백 단계들에 의해 또한 제거된다. 그다음에 질화물 증착 단계가 구조위에 질화물층을 적용하도록 수행된다. 그뒤에 폴리층(102)을 에칭 스톱으로서 이용하여 구조를 평탄화하도록, CMP와 같은 평탄화 질화물 에칭이 뒤따른다. 그다음에 질화물 에칭-백 단계가, 산화물 블록들(108)위에 질화물층(109)을 남기면서, 수행된다. 결과적인 구조는 도 5d에 도시된다.
그다음에, CMP와 같은, 평탄화 폴리 에칭(planarizing poly etch)이, 도 5e에 예시된 바와같이, 에칭 스톱으로서 질화물층(109)을 이용하여 수행된다. 그뒤에, 산화물 블록들(108)에 인접한 폴리 블록들(103)만을 남기고, 산화물층(64)을 노출시키면서, 폴리층(102)의 최상부 부분들을 제거하도록, RIE와 같은, 폴리 에칭-백 프로세스가 뒤따른다. 폴리 블록들(103)은 폴리층(14)에 바로 인접하여 배치된 하부 부분들(70)과, 날카로운 엣지(66)를 포함하는 폴리층(14)의 부분위로 확장하는 상부 부분들(72)을 갖는다. 폴리 블록들(103)은 산화물층들(64와 32)에 의해 폴리층(14)과 절연된다. 산화물 블록들(108)과 산화물층(36)은, 도 5f에 예시된 바와같이, 폴리 블록들(103)의 최상부 표면위로 확장하도록 남겨진다.
제어된 산화물 에칭이, 폴리 블록들(98)을 노출시키기 위해, 산화물층(64)의 노출된 수평 부분들과, 그 아래의 산화물층(58)을 제거하도록 수행된다. 양호하게, 종료점 검출을 갖춘 드라이-에칭 프로세스가 이용되며, 이것은 또한, 도 5g에 예시된 바와같이, 산화물층(36)의 상부 부분들을 제거한다.
선택적 주입(optional implant) 단계가, 노출된 폴리 블록들(103)을 도핑하기 위해 수행될 수 있다. 그다음에 금속 증착 단계가, 구조위에 텅스텐, 코발트, 티타늄, 니켈, 백금, 또는 몰리브덴과 같은 금속을 증착하기 위해 수행된다. 그다음에, 구조는, 뜨거운 금속이 흐르고, 금속화된 실리콘(84)의 도전성 층을 그 위에 형성하도록 폴리 블록들(103과 98)의 노출된 최상부 부분들로 스며들게 허용하면서, 어닐링된다. 남아있는 구조상에 증착된 금속은 금속 에칭 프로세스에 의해 제거된다. 금속화된 실리콘층(84)은 산화물층(64)과 산화물 블록들(108)에 의해 폴리 블록들(103)에 자기 정렬되므로 자기 정렬된다고 불릴 수 있다. 보호 질화물층 (110)이 다음 방식으로 산화물 블록들(108)사이 및 폴리 블록들(103)위에 형성된다. 질화물은 구조위에 증착되고, 에칭 스톱층으로서 이용되는 산화물 블록들(108)을 갖춘, CMP와 같은 평탄화 질화물 에칭이 뒤따라서, 질화물 층(110)은 산화물 블록들 (108)과 같은 높이가 된다. 질화물층(109)은 또한 이러한 프로세스에 의해 제거된다. 결과적인 구조는 도 5h에 도시되어 있다.
산화물 에칭이, 도 5i에 예시된 바와같이, 산화물 블록들(108)과 산화물층 (64)의 노출된 부분들을 제거하기 위해 뒤따른다. 그다음에, 절연 스페이서들(74) 은 폴리 블록들(103)과 질화물층(110)에 인접하여 형성되고, 재료의 하나 이상의 층들로 이루어진다. 양호한 실시예에서, 절연 스페이서들(74)은 산화물의 얇은 층(76)을 먼저 증착하고, 구조위의 질화물의 증착이 뒤따라서, 재료의 2개의 층들로 이루어진다. 비등방성 질화물 에칭은 질화물 스페이스들(78)을 제외한 증착된 질화물을 제거하기 위해 에칭 스톱으로서 산화물층(76)을 이용하여 수행된다. 그다음에, 이온 주입(예를들어, N+)이 제 1 영역들(50)이 형성된 것과 동일한 방식으로 기판내의 제 2 영역들(단자들)(80)을 형성하기 위해 이용된다. 산화물 에칭이 뒤따르는데, 이것은 산화물층(76)의 노출된 부분들을 제거한다. 금속화된 실리콘(실리사이드)(82)의 층이, 텡스텐, 코발트, 티타늄, 니켈, 백금, 또는 몰리브덴과 같은 금속을 구조위에 증착하여, 측벽 스페이서들(74) 옆의 기판의 최상부에 형성된다. 그다음에, 구조는, 뜨거운 금속이 흐르고, 실리사이드 영역들(82)을 형성하도록 기판(10)의 노출된 최상부 부분들로 스며드는 것을 허용하면서, 어닐링된다. 남아있는 구조상에 증착된 남아있는 금속은 금속 에칭 프로세스에 의해 제거된다. 기판 (10)상의 금속화된 실리콘 영역(82)은 자기 정렬 실리사이드(즉, 샐리사이드)로 불릴 수 있는데, 스페이서들(78)에 의해 제 2 영역들(80)에 자기 정렬되기 때문이다. 결과적인 구조는 도 5j에 도시된다.
BPSG(86)와 같은, 패시베이션은 전체 구조를 덮기 위해 이용된다. 마스킹 단계는 샐리사이드 영역들(82)위에 에칭 영역들을 정의하도록 수행된다. BPSG(86)는, 쌍을 이룬 메모리 셀들의 인접한 세트들사이에 형성된 샐리사이드 영역들(82)보다 넓고, 그 위에 이상적으로 중심을 둔, 접점 개구들을 생성하도록 마스킹된 영역들 에서 선택적으로 에칭된다. 질화물층(110)은 이러한 에칭 프로세스로부터, 폴리 블록들(103)과 금속화된 실리콘 층들(84)을 보호하도록 작용한다. 그다음에, 접점 개구들은 금속 증착과 평탄화 에칭-백에 의해 도체 금속으로 채워지며, 그에의해 쌍을 이룬 메모리 셀들의 인접한 세트들의 질화물 스페이서들(78)사이의 전체 영역은, 질화물 스페이서들(78)에 의해 샐리사이드 영역들(82)에 자기 정렬(즉, 자기 정렬 접점 계획, 또는 SAC) 접점 도체들(88)을 형성하도록 증착된 금속으로 채워진다. 샐리사이드층들(82)은 도체들(88)과 제 2 영역들(80)사이의 도전을 촉진한다. 비트 라인이, 메모리 셀들의 컬럼내의 모든 도체들(88)을 함께 접속시키기 위해, BPSG(86)위의 금속 마스킹에 의해 부가된다. 마지막 메모리 셀 구조는 도 5k에 예시된다.
제 3 대안의 실시예는, 제 1 대안의 실시예의 이점들을 SAC의 이점들과 결함하는 이점을 가지고 있다.
본 발명은 상술되고 본 명세서에 예시돈 실시예들에 한정되지 않으며, 첨부된 청구항들의 범위 내에 속하는 임의의 모든 변형들을 포함한다. 예를 들어, 상술된 방법은 메모리 셀들을 형성하는데 이용된 도전성 재료로서 적절히 도핑된 폴리실리콘의 이용을 서술하지만, 임의의 적절한 도전성 재료가 이용될 수 있다는 것응 당업자에게는 분명하다. 부가하면, 임의의 적절한 절연체는 실리콘 이산화물 또는 실리콘 질화물을 대신하여 이용될 수 있다. 또한, 그 에칭 성질이 실리콘 이산화물(또는 임의의 절연체) 및 폴리실리콘(또는 임의의 도체)와 다른 적절한 재료가 실리콘 질화물을 대신하여 이용될 수 있다. 또한, 청구항들로부터 분명한 바와같이, 모든 방법 단계들이 예시되거나 청구된 정확한 순서로 수행될 필요는 없지만, 본 발명의 메모리 셀의 적절한 형성을 허용하는 임의의 순서로 수행될 필요는 있다. 마지막으로, 제 1 트렌치 상부 및 하부 부분들은 대칭적일 필요는 없지만, 제 1 트렌치들은 그 측벽내에 함몰부(indentation)를 가질 필요는 있으며, 그래서 그안에 형성된 소스 라인은 부동 게이트에 인접하여 배치된 제 1 부분과 부동 게이트 위에 배치된 제 2 부분을 갖는다.
본 발명은, (T-형) 소스 영역을 제공하여, 더 넓은 도전성 상부 부분은 소스 라인 저항을 감소시키며, 반면에 소스 라인에서의 더 좁은 하부 부분은 더 작은 메모리 셀 기하구조들(geometries)을 용이하게 한다. 메모리 셀 구조는 또한, 바닥 연결(bottom coupling) 산화물에 부가하여, 부동 게이트의 상부 부분상의 산화물을 통한 부동 게이트의 소스 전압의 연결을 용이하게 하는데, 이것은 소스 전극과 부동 게이트 사이의 연결 계수를 향상시킨다.
Claims (24)
- 반도체 기판에 부동 게이트 메모리 셀들의 반도체 메모리 어레이를 형성하는 자기 정렬 방법으로서, 각각의 메모리 셀은 부동 게이트, 제 1 단자, 그 사이에 채널 영역을 갖춘 제 2 단자 및 제어 게이트를 갖는, 상기 자기 정렬 방법에 있어서,a) 인접한 아이솔레이션 영역들의 각각의 쌍사이에 활성 영역들을 갖춘, 상기 기판상에 서로 평행하며 제 1 방향으로 확장하는 복수의 이격된 아이솔레이션 영역들을 형성하는 단계로서, 상기 활성 영역들은 각각 상기 반도체 기판상의 절연 재료의 제 1 층 및 절연 재료의 상기 제 1 층상의 도전성 재료의 제 1 층을 포함하는, 상기 아이솔레이션 영역들 형성 단계;b) 상기 활성 영역들 및 아이솔레이션 영역들에 걸쳐 서로 평행하고 상기 제 1 방향에 수직인 제 2 방향으로 확장하는 복수의 이격된 제 1 트렌치들을 형성하는 단계로서, 상기 제 1 트렌치들 각각은 그 안에 형성된 함몰부(indentation)를 갖춘 측벽을 갖는, 상기 제 1 트렌치 형성 단계;c) 도전성 재료의 제 1 블록들을 형성하도록 상기 제 1 트렌치들 각각을 도전성 재료로 채우는 단계로서, 각각의 활성 영역내의 상기 제 1 블록들 각각에 대해,상기 제 1 블록은 도전성 재료의 상기 제 1 층과 절연되고 그에 인접하여 배치된 상기 제 1 트렌치 측벽의 함몰부 아래에 형성된 하부 부분을 포함하고,상기 제 1 블록은 도전성 재료의 상기 제 1 층과 절연되고 그 위에 배치된 상기 제 1 트렌치 측벽의 함몰부 위에 형성된 상부 부분을 포함하는, 상기 제 1 트렌치를 도전성 재료로 채우는 단계;d) 상기 기판에 복수의 제 1 단자들을 형성하는 단계로서, 상기 활성 영역들 각각에서 상기 제 1 단자들 각각은 도전성 재료의 상기 제 1 블록들 중 한 블록과 전기적으로 접속되고 인접하는, 상기 제 1 단자들 형성 단계; 및e) 상기 기판에 복수의 제 2 단자들을 형성하는 단계로서, 상기 활성 영역들 각각에서 상기 제 2 단자들 각각은 상기 제 1 단자들과 이격된, 상기 제 2 단자들 형성 단계를 포함하는, 부동 게이트 메모리 셀들의 반도체 메모리 어레이를 형성하는 자기 정렬 방법.
- 제 1 항에 있어서,도전성 재료의 상기 제 1 블록들은 T-형인, 부동 게이트 메모리 셀들의 반도체 메모리 어레이를 형성하는 자기 정렬 방법.
- 제 1 항에 있어서,도전성 재료의 상기 제 1 블록들 각각의 위에 금속화된 실리콘의 층을 형성하는 단계를 더 포함하는, 부동 게이트 메모리 셀들의 반도체 메모리 어레이를 형성하는 자기 정렬 방법.
- 제 1 항에 있어서,도전성 재료의 상기 제 1 블록들을 형성하기 전에 상기 제 1 트렌치들내에 도전성 재료의 제 2 층을 형성하는 단계를 더 포함하는, 부동 게이트 메모리 셀들의 반도체 메모리 어레이를 형성하는 자기 정렬 방법.
- 제 1 항에 있어서,상기 제 1 트렌치들 각각의 측벽들을 따라 절연 재료의 제 2 층을 형성하는 단계로서, 상기 제 1 블록들 각각의 상기 상부 및 하부 부분들은 절연 재료의 상기 제 2 층에 의해 도전성 재료의 상기 제 1 층과 절연되는, 상기 절연 재료의 제 2 층 형성 단계를 더 포함하는, 부동 게이트 메모리 셀들의 반도체 메모리 어레이를 형성하는 자기 정렬 방법.
- 제 1 항에 있어서,서로 평행하고 상기 제 1 트렌치들에 평행한, 복수의 이격된 제 2 트렌치들을 형성하는 단계; 및상기 제 2 트렌치들내에 도전성 재료의 제 2 블록들을 형성하는 단계로서, 도전성 재료의 상기 제 2 블록들 각각에 대해,상기 제 2 블록은 도전성 재료의 상기 제 1 층과 절연되고 그에 인접하여 배치된 하부 부분을 포함하고,상기 제 2 블록은 도전성 재료의 상기 제 1 층과 절연되고 그위에 배치된 상부 부분을 포함하는, 상기 도전성 재료의 제 2 블록들을 형성하는 단계를 더 포함하는, 부동 게이트 메모리 셀들의 반도체 메모리 어레이를 형성하는 자기 정렬 방법.
- 제 6 항에 있어서,도전성 재료의 상기 제 2 블록들 각각의 위에 금속화된 실리콘의 층을 형성하는 단계를 더 포함하는, 부동 게이트 메모리 셀들의 반도체 메모리 어레이를 형성하는 자기 정렬 방법.
- 제 1 항에 있어서,상기 제 1 트렌치들의 형성은,도전성 재료의 상기 제 1 층위에 제 1 재료의 적어도 한 층을 형성하는 단계;상기 제 1 트렌치들의 최상부 부분들을 형성하도록 제 1 재료의 상기 적어도 한 층을 통해 선택적으로 에칭하는 단계;상기 제 1 트렌치들의 바닥 표면들을 따라 제 2 재료의 적어도 한 층을 형성하는 단계;상기 제 1 트렌치들 각각의 측벽들상에 측벽 스페이서들을 형성하는 단계;도전성 재료의 상기 제 1 층의 부분들을 노출시키도록, 제 2 재료의 상기 적어도 한 층을 통해서 및 상기 제 1 트렌치들 각각의 상기 측벽 스페이서들 사이에 에칭하는 단계; 및상기 제 1 트렌치들의 바닥 부분들을 형성하도록 도전성 재료의 상기 제 1 층의 노출된 부분들을 에칭하는 단계를 포함하고,상기 측벽 함몰부들은 상기 제 1 트렌치들의 최상부 및 바닥 부분들사이에 형성되는, 부동 게이트 메모리 셀들의 반도체 메모리 어레이를 형성하는 자기 정렬 방법.
- 제 6 항에 있어서,도전성 재료의 상기 제 2 블록들 각각의 측벽을 따라 절연 재료의 측벽 스페이서를 형성하는 단계; 및상기 제 2 단자들 각각의 위에 금속화된 실리콘의 층을 형성하는 단계로서, 금속화된 실리콘의 상기 층들 각각은 상기 측벽 스페이서들 중 한 측벽 스페이서에 자기 정렬된, 상기 금속화된 실리콘층 형성 단계를 더 포함하는, 부동 게이트 메모리 셀들의 반도체 메모리 어레이를 형성하는 자기 정렬 방법.
- 제 9 항에 있어서,금속화된 실리콘의 상기 층들 각각 위에 및 상기 층들에 자기 정렬된 상기 측벽 스페이서들에 대해서, 도전성 재료를 형성하는 단계를 더 포함하는, 부동 게이트 메모리 셀들의 반도체 메모리 어레이를 형성하는 자기 정렬 방법.
- 제 9 항에 있어서,상기 측벽 스페이서들 각각의 형성은 도전성 재료의 상기 제 2 블록의 측벽과 상기 측벽 스페이서 사이에 절연 재료의 층을 형성하는 단계를 포함하는, 부동 게이트 메모리 셀들의 반도체 메모리 어레이를 형성하는 자기 정렬 방법.
- 제 6 항에 있어서,도전성 재료의 상기 제 2 블록들에 인접하여 상기 제 2 트렌치들 내에 제 3 블록들(108)을 형성하는 단계;도전성 재료의 상기 제 2 블록들 각각의 위에 금속화된 실리콘의 층을 형성하는 단계로서, 상기 제 2 트렌치들 각각에 대해, 상기 제 3 블록들(108) 중 한 블록의 측벽은 상기 금속화된 실리콘층의 엣지(edge)를 도전성 재료의 상기 제 2 블록의 엣지에 정렬시키는, 상기 금속화된 실리콘층 형성 단계; 및금속화된 실리콘의 상기 층위에 절연 재료의 제 2 층을 형성하는 단계로서, 상기 제 2 트렌치들 각각에 대해서, 상기 하나의 제 3 블록의 측벽은 절연 재료의 상기 제 2 층의 엣지를, 상기 금속화된 실리콘의 엣지에 및 도전성 재료의 상기 제 2 블록의 엣지에 정렬시키는, 상기 절연 재료의 제 2 층 형성 단계를 더 포함하는, 부동 게이트 메모리 셀들의 반도체 메모리 어레이를 형성하는 자기 정렬 방법.
- 제 6 항에 있어서,상기 측벽 스페이서들의 쌍들이 그 사이에서 상기 제 2 단자들 중 한 단자와 인접하지만 서로 이격되도록, 도전성 재료의 상기 제 2 블록들 각각의 측벽을 따라 절연 재료의 측벽 스페이서를 형성하는 단계;금속화된 실리콘의 층이 측벽 스페이서들의 상기 대응하는 쌍에 의해 상기 하나의 제 2 단자에 자기 정렬되도록, 상기 하나의 제 2 단자에 대응하는 상기 측벽 스페이서들의 쌍 사이의 상기 제 2 단자들 중 각각의 단자상에 금속화된 실리콘의 층을 형성하는 단계;도전성 재료의 상기 제 2 블록들 위에 보호 절연 재료의 층을 형성하는 단계;상기 활성 영역들 위에 패시베이션 재료의 층을 형성하는 단계;상기 패시베이션 재료를 통해 접점 개구들을 형성하는 단계로서, 상기 접점 개구들 각각에 대해서,상기 접점 개구는 아래로 확장되며, 상기 금속화된 실리콘층들 중 한 층을 노출시키고,상기 접점 개구는 측벽 스페이서들의 상기 대응하는 쌍에 의해 경계를 접하는 하부 부분을 가지고,상기 접점 개구는 측벽 스페이서들의 대응하는 쌍사이의 간격보다 더 넓은 상부 부분을 가지는, 상기 접점 개구 형성 단계; 및도전성 재료로 상기 접점 개구들 각각을 채우는 단계를 더 포함하는, 부동 게이트 메모리 셀들의 반도체 메모리 어레이를 형성하는 자기 정렬 방법.
- 제 1 항에 있어서,상기 제 1 트렌치들 각각은 상부 부분과 하부 부분을 가지고, 상기 상부 부분은 상기 하부 부분의 것보다 더 큰 폭을 가지며,상기 제 1 블록 하부 부분들 각각은 상기 제 1 트렌치들 중 한 트렌치의 상기 하부 부분들 중 한 부분에 형성되고,상기 제 1 블록 상부 부분들 각각은 상기 제 1 트렌치들 중 한 트렌치의 상기 상부 부분들 중 한 부분에 형성되는, 부동 게이트 메모리 셀들의 반도체 메모리 어레이를 형성하는 자기 정렬 방법.
- 전기적으로 프로그래밍가능하고 소거가능한 메모리 장치들의 어레이에 있어서,제 1 도전형의 반도체 재료의 기판;서로 평행하고 제 1 방향으로 확장하는, 상기 기판상에 형성된 이격된 아이솔레이션 영역들로서, 인접한 아이솔레이션 영역들의 각각의 쌍사이에 활성 영역을 갖춘, 상기 아이솔레이션 영역들; 및상기 제 1 방향으로 확장하는 메모리 셀들의 쌍들을 포함하는 각각의 상기 활성 영역들을 포함하며, 상기 메모리 셀 쌍들 각각은,제 2 도전형을 갖는 기판에서 이격된 제 2 영역들의 쌍과 제 1 영역으로서, 상기 제 1 영역과 상기 제 2 영역들사이의 기판에 형성된 채널 영역들을 갖춘, 상기 제 2 영역들의 쌍 및 제 1 영역;상기 채널 영역들을 포함하는 상기 기판 위에 배치된 제 1 절연층;각각 제 1 절연층 위에 배치되고, 상기 채널 영역들중 한 채널 영역의 일부분 위에서 및 상기 제 1 영역의 일부분 위에서 확장하는, 전기적으로 도전성인 부동 게이트들의 쌍; 및상기 기판에서 상기 제 1 영역에 전기적으로 접속되고 그위에 배치된 전기적으로 도전성인 소스 영역으로서, 상기 소스 영역은 부동 게이트들의 상기 쌍과 절연되고 그에 인접하여 배치된 하부 부분과, 부동 게이트들의 상기 쌍과 절연되고 그위에 배치된 상부 부분을 갖는, 상기 도전성 소스 영역을 포함하는, 전기적으로 프로그래밍가능하고 소거가능한 메모리 장치들의 어레이.
- 제 15 항에 있어서,상기 소스 영역 상부 부분은 상기 소스 영역 하부 부분의 것보다 더 큰 폭을 갖는, 전기적으로 프로그래밍가능하고 소거가능한 메모리 장치들의 어레이.
- 제 16 항에 있어서,상기 소스 영역은 T-형인 단면을 갖는, 전기적으로 프로그래밍가능하고 소거가능한 메모리 장치들의 어레이.
- 제 15 항에 있어서,상기 소스 영역들 각각은, 상기 제 1 방향과 수직인 제 2 방향으로 상기 활성 영역들 및 아이솔레이션 영역들에 걸쳐 확장하며, 상기 활성 영역들 각각에서 상기 메모리 셀 쌍들 중 한 쌍을 인터셉트(intercept)하는, 전기적으로 프로그래밍가능하고 소거가능한 메모리 장치들의 어레이.
- 제 15 항에 있어서,상기 메모리 셀 쌍들 각각은,제 2 절연층으로서, 상기 부동 게이트들 각각에 인접하고 그 위에 배치되며 그것을 통해서 전하들의 파울러-노르다임(Fowler-Nordheim) 터널링을 허용하는 두께를 갖는, 상기 제 2 절연층; 및각각 제 1 부분과 제 2 부분을 갖는 전기적으로 도전성인 제어 게이트들의 쌍으로서, 상기 제 1 제어 게이트 부분은 상기 제 2 절연층과 상기 부동 게이트들중 한 부동 게이트에 인접하여 배치되고, 상기 제 2 제어 게이트 부분은 상기 제 2 절연층의 일부분과 상기 하나의 부동 게이트의 일부분 위에 배치된, 상기 도전성 제어 게이트들의 쌍을 더 포함하는, 전기적으로 프로그래밍가능하고 소거가능한 메모리 장치들의 어레이.
- 제 19 항에 있어서,상기 제어 게이트들 각각은 상기 제 1 방향에 수직인 제 2 방향으로 상기 활성 영역들 및 아이솔레이션 영역들에 걸쳐 확장하고, 상기 활성 영역들 각각에서 상기 메모리 셀 쌍들 중 한 쌍과 인터셉트하는, 전기적으로 프로그래밍가능하고 소거가능한 메모리 장치들의 어레이.
- 전기적으로 프로그래밍가능하고 소거가능한 메모리 장치에 있어서,제 1 도전형의 반도체 재료의 기판;제 2 도전형의 상기 기판에 있는 제 1 및 제 2 의 이격된 영역들로서, 그사이에 채널 영역을 갖춘, 상기 제 1 및 제 2 의 이격된 영역들;상기 기판위에 배치된 제 1 절연층;상기 제 1 절연층위에 배치되고, 상기 채널 영역의 일부분 위에서 및 상기 제 1 영역의 일부분 위에서 확장하는, 전기적으로 도전성인 부동 게이트; 및상기 기판에서 상기 제 1 영역에 전기적으로 접속되고 그위에 배치된 전기적으로 도전성인 소스 영역으로서, 상기 소스 영역은, 상기 부동 게이트와 절연되고 그에 인접하여 배치된 하부 부분과, 상기 부동 게이트와 절연되고 그위에 배치된 상부 부분을 갖는, 상기 도전성 소스 영역을 포함하는, 전기적으로 프로그래밍가능하고 소거가능한 메모리 장치.
- 제 21 항에 있어서,상기 소스 영역 상부 부분은 상기 소스 영역 하부 부분의 것보다 더 큰 폭을 갖는, 전기적으로 프로그래밍가능하고 소거가능한 메모리 장치.
- 제 22 항에 있어서,상기 소스 영역은 T-형인 단면을 갖는, 전기적으로 프로그래밍가능하고 소거가능한 메모리 장치.
- 제 21 항에 있어서,제 2 절연층으로서, 상기 부동 게이트에 인접하고 그 위에 배치되며 그것을 통해서 전하들의 파울러-노르다임 터널링을 허용하는 두께를 갖는, 상기 제 2 절연층; 및제 1 부분과 제 2 부분을 갖는 전기적으로 도전성인 제어 게이트로서, 상기 제 1 제어 게이트 부분은 상기 제 2 절연층과 상기 부동 게이트에 인접하여 배치되고, 상기 제 2 제어 게이트 부분은 상기 제 2 절연 층의 일부분과 상기 부동 게이트의 일부분 위에 배치되는, 상기 도전성 제어 게이트를 더 포함하는, 전기적으로 프로그래밍가능하고 소거가능한 메모리 장치.
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|---|---|---|---|
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|---|---|
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20170101303A (ko) * | 2015-01-05 | 2017-09-05 | 실리콘 스토리지 테크놀로지 인크 | 금속 게이트들을 갖는 분리형 게이트 비휘발성 플래시 메모리 셀 및 이를 제조하는 방법 |
Families Citing this family (52)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100455379B1 (ko) * | 2002-02-21 | 2004-11-06 | 삼성전자주식회사 | 플래시 메모리 장치의 제조방법 |
| US6734055B1 (en) * | 2002-11-15 | 2004-05-11 | Taiwan Semiconductor Manufactoring Company | Multi-level (4 state/2-bit) stacked gate flash memory cell |
| KR100823694B1 (ko) * | 2002-11-21 | 2008-04-21 | 삼성전자주식회사 | 불휘발성 메모리 장치의 플로팅 게이트 구조물의 형성 방법 |
| KR100481871B1 (ko) * | 2002-12-20 | 2005-04-11 | 삼성전자주식회사 | 플로팅 게이트를 갖는 비휘발성 기억 셀 및 그 형성방법 |
| US6706599B1 (en) * | 2003-03-20 | 2004-03-16 | Motorola, Inc. | Multi-bit non-volatile memory device and method therefor |
| US7183163B2 (en) * | 2003-04-07 | 2007-02-27 | Silicon Storage Technology, Inc. | Method of manufacturing an isolation-less, contact-less array of bi-directional read/program non-volatile floating gate memory cells with independent controllable control gates |
| US7759719B2 (en) * | 2004-07-01 | 2010-07-20 | Chih-Hsin Wang | Electrically alterable memory cell |
| US7550800B2 (en) * | 2003-06-06 | 2009-06-23 | Chih-Hsin Wang | Method and apparatus transporting charges in semiconductor device and semiconductor memory device |
| US7613041B2 (en) * | 2003-06-06 | 2009-11-03 | Chih-Hsin Wang | Methods for operating semiconductor device and semiconductor memory device |
| US7105406B2 (en) * | 2003-06-20 | 2006-09-12 | Sandisk Corporation | Self aligned non-volatile memory cell and process for fabrication |
| US7009244B2 (en) * | 2003-07-02 | 2006-03-07 | Integrated Memory Technologies, Inc. | Scalable flash EEPROM memory cell with notched floating gate and graded source region |
| US6890821B2 (en) * | 2003-07-11 | 2005-05-10 | Taiwan Semiconductor Manufacturing Co., Ltd. | Method and system for forming source regions in memory devices |
| US6911704B2 (en) * | 2003-10-14 | 2005-06-28 | Advanced Micro Devices, Inc. | Memory cell array with staggered local inter-connect structure |
| US6960506B2 (en) * | 2003-11-13 | 2005-11-01 | Macronix International Co., Ltd. | Method of fabricating a memory device having a self-aligned contact |
| DE10356285A1 (de) * | 2003-11-28 | 2005-06-30 | Infineon Technologies Ag | Integrierter Halbleiterspeicher und Verfahren zum Herstellen eines integrierten Halbleiterspeichers |
| KR100526478B1 (ko) * | 2003-12-31 | 2005-11-08 | 동부아남반도체 주식회사 | 반도체 소자 및 그 제조방법 |
| US7315056B2 (en) | 2004-06-07 | 2008-01-01 | Silicon Storage Technology, Inc. | Semiconductor memory array of floating gate memory cells with program/erase and select gates |
| US20080203464A1 (en) * | 2004-07-01 | 2008-08-28 | Chih-Hsin Wang | Electrically alterable non-volatile memory and array |
| JP2006032950A (ja) * | 2004-07-12 | 2006-02-02 | Samsung Electronics Co Ltd | メモリ素子及びその形成方法 |
| KR100591768B1 (ko) * | 2004-07-12 | 2006-06-26 | 삼성전자주식회사 | 메모리 소자들 및 그 형성 방법들 |
| KR100621553B1 (ko) | 2004-09-22 | 2006-09-19 | 삼성전자주식회사 | 비휘발성 메모리 소자 및 그 제조방법 |
| JP2006093707A (ja) * | 2004-09-22 | 2006-04-06 | Samsung Electronics Co Ltd | 半導体素子及びその製造方法 |
| KR100598047B1 (ko) * | 2004-09-30 | 2006-07-07 | 삼성전자주식회사 | 비휘발성 메모리 소자 및 그 제조 방법 |
| KR100645063B1 (ko) * | 2005-03-14 | 2006-11-10 | 삼성전자주식회사 | 비휘발성 기억장치 및 그 제조방법 |
| US7411244B2 (en) | 2005-06-28 | 2008-08-12 | Chih-Hsin Wang | Low power electrically alterable nonvolatile memory cells and arrays |
| US7265013B2 (en) * | 2005-09-19 | 2007-09-04 | International Business Machines Corporation | Sidewall image transfer (SIT) technologies |
| CN100446186C (zh) * | 2006-10-09 | 2008-12-24 | 上海华虹Nec电子有限公司 | 用于分栅结构闪存的浮栅制作方法 |
| US7641226B2 (en) * | 2006-11-01 | 2010-01-05 | Autoliv Development Ab | Side airbag module with an internal guide fin |
| US8138524B2 (en) | 2006-11-01 | 2012-03-20 | Silicon Storage Technology, Inc. | Self-aligned method of forming a semiconductor memory array of floating memory cells with source side erase, and a memory array made thereby |
| US8072023B1 (en) | 2007-11-12 | 2011-12-06 | Marvell International Ltd. | Isolation for non-volatile memory cell array |
| US8120088B1 (en) | 2007-12-07 | 2012-02-21 | Marvell International Ltd. | Non-volatile memory cell and array |
| CN101777519B (zh) * | 2010-01-12 | 2013-09-25 | 上海宏力半导体制造有限公司 | 分栅型非易失性存储器及其制造方法 |
| CN101770991B (zh) * | 2010-01-12 | 2013-12-04 | 上海宏力半导体制造有限公司 | 分栅型埋入式浮栅的非易失性存储器及其制造方法 |
| DE102011000818A1 (de) * | 2011-02-18 | 2012-08-23 | United Monolithic Semiconductors Gmbh | Verfahren zur Herstellung eines Halbleiterbauelements |
| US8711636B2 (en) | 2011-05-13 | 2014-04-29 | Silicon Storage Technology, Inc. | Method of operating a split gate flash memory cell with coupling gate |
| CN103579362B (zh) * | 2012-07-30 | 2018-03-27 | 联华电子股份有限公司 | 半导体装置及其制作方法 |
| US20140110777A1 (en) | 2012-10-18 | 2014-04-24 | United Microelectronics Corp. | Trench gate metal oxide semiconductor field effect transistor and fabricating method thereof |
| CN102983080B (zh) * | 2012-12-26 | 2017-02-08 | 上海华虹宏力半导体制造有限公司 | 改进分栅存储器的擦除及编程性能的方法 |
| US10141321B2 (en) * | 2015-10-21 | 2018-11-27 | Silicon Storage Technology, Inc. | Method of forming flash memory with separate wordline and erase gates |
| CN107305892B (zh) * | 2016-04-20 | 2020-10-02 | 硅存储技术公司 | 使用两个多晶硅沉积步骤来形成三栅极非易失性闪存单元对的方法 |
| CN110021602B (zh) | 2018-01-05 | 2023-04-07 | 硅存储技术公司 | 在专用沟槽中具有浮栅的非易失性存储器单元 |
| CN110010606B (zh) | 2018-01-05 | 2023-04-07 | 硅存储技术公司 | 衬底沟槽中具有浮栅的双位非易失性存储器单元 |
| US10418451B1 (en) | 2018-05-09 | 2019-09-17 | Silicon Storage Technology, Inc. | Split-gate flash memory cell with varying insulation gate oxides, and method of forming same |
| US10838652B2 (en) | 2018-08-24 | 2020-11-17 | Silicon Storage Technology, Inc. | Programming of memory cell having gate capacitively coupled to floating gate |
| US10998325B2 (en) | 2018-12-03 | 2021-05-04 | Silicon Storage Technology, Inc. | Memory cell with floating gate, coupling gate and erase gate, and method of making same |
| CN112185970A (zh) * | 2019-07-02 | 2021-01-05 | 硅存储技术公司 | 形成分裂栅存储器单元的方法 |
| CN112185815A (zh) | 2019-07-04 | 2021-01-05 | 硅存储技术公司 | 形成具有间隔物限定的浮栅和离散地形成的多晶硅栅的分裂栅闪存存储器单元的方法 |
| US10991433B2 (en) | 2019-09-03 | 2021-04-27 | Silicon Storage Technology, Inc. | Method of improving read current stability in analog non-volatile memory by limiting time gap between erase and program |
| US11309042B2 (en) | 2020-06-29 | 2022-04-19 | Silicon Storage Technology, Inc. | Method of improving read current stability in analog non-volatile memory by program adjustment for memory cells exhibiting random telegraph noise |
| CN113327926B (zh) * | 2021-05-27 | 2023-07-04 | 福建省晋华集成电路有限公司 | 动态随机存取存储器及其制作方法 |
| US11769558B2 (en) | 2021-06-08 | 2023-09-26 | Silicon Storage Technology, Inc. | Method of reducing random telegraph noise in non-volatile memory by grouping and screening memory cells |
| CN113611745A (zh) * | 2021-07-30 | 2021-11-05 | 上海华虹宏力半导体制造有限公司 | 半导体器件的制造方法 |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR970700943A (ko) * | 1994-11-28 | 1997-02-12 | 존 엠. 클락 3세 | 채널 소거 기능을 사용하는 고밀도 무접점 플래시 eprom 어레이(high density contactless flash eprom array using channel erase) |
| US5814853A (en) * | 1996-01-22 | 1998-09-29 | Advanced Micro Devices, Inc. | Sourceless floating gate memory device and method of storing data |
| US5939749A (en) * | 1996-03-29 | 1999-08-17 | Sanyo Electric Company, Ltd. | Split gate transistor array |
| US6091104A (en) * | 1999-03-24 | 2000-07-18 | Chen; Chiou-Feng | Flash memory cell with self-aligned gates and fabrication process |
| US6103573A (en) * | 1999-06-30 | 2000-08-15 | Sandisk Corporation | Processing techniques for making a dual floating gate EEPROM cell array |
Family Cites Families (28)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5808328A (en) | 1977-02-21 | 1998-09-15 | Zaidan Hojin Handotai Kenkyu Shinkokai | High-speed and high-density semiconductor memory |
| US4757360A (en) | 1983-07-06 | 1988-07-12 | Rca Corporation | Floating gate memory device with facing asperities on floating and control gates |
| US4947221A (en) | 1985-11-29 | 1990-08-07 | General Electric Company | Memory cell for a dense EPROM |
| IT1191566B (it) | 1986-06-27 | 1988-03-23 | Sgs Microelettronica Spa | Dispositivo di memoria non labile a semiconduttore del tipo a porta non connessa (floating gate) alterabile elettricamente con area di tunnel ridotta e procedimento di fabbricazione |
| US4794565A (en) | 1986-09-15 | 1988-12-27 | The Regents Of The University Of California | Electrically programmable memory device employing source side injection |
| KR910000139B1 (ko) | 1986-10-27 | 1991-01-21 | 가부시키가이샤 도시바 | 불휘발성 반도체기억장치 |
| US5268319A (en) | 1988-06-08 | 1993-12-07 | Eliyahou Harari | Highly compact EPROM and flash EEPROM devices |
| JP2600301B2 (ja) | 1988-06-28 | 1997-04-16 | 三菱電機株式会社 | 半導体記憶装置およびその製造方法 |
| US5051793A (en) | 1989-03-27 | 1991-09-24 | Ict International Cmos Technology, Inc. | Coplanar flash EPROM cell and method of making same |
| KR940006094B1 (ko) | 1989-08-17 | 1994-07-06 | 삼성전자 주식회사 | 불휘발성 반도체 기억장치 및 그 제조방법 |
| US5029130A (en) | 1990-01-22 | 1991-07-02 | Silicon Storage Technology, Inc. | Single transistor non-valatile electrically alterable semiconductor memory device |
| US5572054A (en) * | 1990-01-22 | 1996-11-05 | Silicon Storage Technology, Inc. | Method of operating a single transistor non-volatile electrically alterable semiconductor memory device |
| US5021848A (en) | 1990-03-13 | 1991-06-04 | Chiu Te Long | Electrically-erasable and electrically-programmable memory storage devices with self aligned tunnel dielectric area and the method of fabricating thereof |
| EP0579779B1 (en) * | 1991-04-09 | 1998-07-08 | Silicon Storage Technology, Inc. | A single transistor non-volatile electrically alterable semiconductor memory device |
| US5211547A (en) * | 1991-06-17 | 1993-05-18 | Ford Motor Company | Fuel pump and fuel sender assembly |
| JP2815495B2 (ja) | 1991-07-08 | 1998-10-27 | ローム株式会社 | 半導体記憶装置 |
| US5544103A (en) | 1992-03-03 | 1996-08-06 | Xicor, Inc. | Compact page-erasable eeprom non-volatile memory |
| JP3133667B2 (ja) | 1995-02-23 | 2001-02-13 | 三洋電機株式会社 | スプリットゲート型トランジスタ、スプリットゲート型トランジスタの製造方法、不揮発性半導体メモリ |
| US5780892A (en) | 1995-03-21 | 1998-07-14 | Winbond Electronics Corporation | Flash E2 PROM cell structure with poly floating and control gates |
| KR0144906B1 (ko) | 1995-03-31 | 1998-07-01 | 김광호 | 불휘발성 메모리 소자 및 그 제조방법 |
| US5597751A (en) | 1995-12-20 | 1997-01-28 | Winbond Electronics Corp. | Single-side oxide sealed salicide process for EPROMs |
| JP3342338B2 (ja) * | 1996-07-22 | 2002-11-05 | 三洋電機株式会社 | 不揮発性半導体記憶装置の製造方法 |
| US5780341A (en) | 1996-12-06 | 1998-07-14 | Halo Lsi Design & Device Technology, Inc. | Low voltage EEPROM/NVRAM transistors and making method |
| US6211547B1 (en) * | 1997-11-24 | 2001-04-03 | Winbond Electronics Corporation | Semiconductor memory array with buried drain lines and processing methods therefor |
| US6140182A (en) | 1999-02-23 | 2000-10-31 | Actrans System Inc. | Nonvolatile memory with self-aligned floating gate and fabrication process |
| US6222227B1 (en) | 1999-08-09 | 2001-04-24 | Actrans System Inc. | Memory cell with self-aligned floating gate and separate select gate, and fabrication process |
| US6329685B1 (en) * | 1999-09-22 | 2001-12-11 | Silicon Storage Technology, Inc. | Self aligned method of forming a semiconductor memory array of floating gate memory cells and a memory array made thereby |
| US6525371B2 (en) * | 1999-09-22 | 2003-02-25 | International Business Machines Corporation | Self-aligned non-volatile random access memory cell and process to make the same |
-
2001
- 2001-07-26 US US09/916,555 patent/US6727545B2/en not_active Expired - Lifetime
- 2001-09-19 CN CNB011385049A patent/CN1222992C/zh not_active Expired - Lifetime
- 2001-09-19 JP JP2001284734A patent/JP5027365B2/ja not_active Expired - Lifetime
- 2001-09-19 EP EP01307993A patent/EP1191586A2/en not_active Withdrawn
- 2001-09-20 KR KR1020010058313A patent/KR100855885B1/ko active IP Right Grant
-
2003
- 2003-10-20 US US10/690,204 patent/US6855980B2/en not_active Expired - Lifetime
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR970700943A (ko) * | 1994-11-28 | 1997-02-12 | 존 엠. 클락 3세 | 채널 소거 기능을 사용하는 고밀도 무접점 플래시 eprom 어레이(high density contactless flash eprom array using channel erase) |
| US5814853A (en) * | 1996-01-22 | 1998-09-29 | Advanced Micro Devices, Inc. | Sourceless floating gate memory device and method of storing data |
| US5939749A (en) * | 1996-03-29 | 1999-08-17 | Sanyo Electric Company, Ltd. | Split gate transistor array |
| US6091104A (en) * | 1999-03-24 | 2000-07-18 | Chen; Chiou-Feng | Flash memory cell with self-aligned gates and fabrication process |
| US6103573A (en) * | 1999-06-30 | 2000-08-15 | Sandisk Corporation | Processing techniques for making a dual floating gate EEPROM cell array |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20170101303A (ko) * | 2015-01-05 | 2017-09-05 | 실리콘 스토리지 테크놀로지 인크 | 금속 게이트들을 갖는 분리형 게이트 비휘발성 플래시 메모리 셀 및 이를 제조하는 방법 |
| KR102003624B1 (ko) | 2015-01-05 | 2019-07-24 | 실리콘 스토리지 테크놀로지 인크 | 금속 게이트들을 갖는 분리형 게이트 비휘발성 플래시 메모리 셀 및 이를 제조하는 방법 |
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