CN1993817A - 浮动栅极存储单元 - Google Patents
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Abstract
依据一个例示性的实施例，用于在衬底(204)上制造浮动栅极存储单元(202)的方法包括形成(172)间隔壁(230)邻接至层叠的栅极结构(208)的源极侧壁(234)的步骤，其中该层叠的栅极结构(208)为位在该衬底(204)内的沟道区域(226)的上方。该方法还包括形成(172)高能量注入掺杂区域(240)邻接至在该衬底(204)的源极区域(222)内的间隔壁(230)。该方法还包括形成(174)凹槽(246)于该衬底(204)的源极区域(222)之内，其中该凹槽(246)具有侧壁(248)、底部(250)、及深度(252)，并且其中该凹槽(246)的侧壁(248)为位在邻接至该浮动栅极存储单元(202)的源极(254)。依据此项例示性的实施例，该间隔壁(230)造成该源极(254)具有减少的侧向离散及扩散于该沟道区域(226)内，该减少的侧向离散及扩散于该沟道区域(226)内造成在该浮动栅极存储单元(202)内的漏极引发势垒降低的减少。
Description
技术领域
本发明一般关于半导体制造的领域。尤其，本发明为关于浮动栅极存储组件制造的领域。
背景技术
当组件尺寸缩减时，高效能闪存组件，诸如或非门类型(NDR-type)闪存组件，需要高密度及高操作速度。连接于字符线之间的闪存单元的源极区域的低电阻值Vss线路，是用来减少存储核心单元(memorycore cell)尺寸、改善电路密度及增加闪存组件的效能。
在习知的闪存制作流程中，该Vss线路可以藉由使用Vss连接注入(implant)以重掺杂该半导体衬底而形成。为了要达到所需低的Vss电阻值，沿着在该半导体衬底内的Vss线路掺杂充足的数量及充足的深度是需要的。然而，藉由导入所需之掺杂的数量及深度以充分降低Vss电阻值，该有效的沟道长度可能遭到不希望地缩减。因此，已知为漏极引发势垒降低(drain induced barrier lowering，DIBL)之短沟道效应可能不希望地增加于诸如浮动栅极闪存单元的闪存单元(flash memorycell)中。依据背景技艺，当输入至该存储单元(譬如浮动栅极闪存单元)的漏极上的电压造成该漏极的电场直接影响该存储单元的源极时，则会发生DIBL。由于漏极引发势垒降低(DIBL)的结果，该存储单元的临界电压降低，该降低之结果负面地影响存储单元效能。因此，在对于浮动栅极闪存单元，譬如反或型浮动栅极闪存单元的技艺中存在着具有减少的漏极引发势垒降低及充分低的Vss电阻值之需求。
发明内容
本发明是关于具有减少的漏极引发势垒降低及Vss电阻值的存储单元。本发明着重及解决在对于浮动栅极闪存单元，譬如反或型浮动栅极闪存单元的技艺中具有减少的漏极引发势垒降低及足够低的Vss电阻值的需求。
依据一个例示性的实施例，在衬底上用于制造浮动栅极存储单元的方法包括邻接层叠的栅极结构的源极侧壁形成间隔壁(spacer)的步骤，其中该层叠的栅极结构是位于该衬底内的沟道区域的上方。例如，该浮动栅极存储单元可以是反或型浮动栅极闪存单元。该方法进一步包括在该衬底的源极区域内邻接间隔壁(spacer)形成高能量注入掺杂区域。该方法进一步包括在该衬底的源极区域内形成凹槽，其中该凹槽具有侧壁、底部及深度，并且其中该凹槽的侧壁邻接该浮动栅极存储单元的源极。该间隔壁可以在该凹槽的形成期间而移除。例如，该凹槽的深度可以在接近100.0埃(Angstrom)及接近500.0埃之间。
依据这种例示性的实施例，该间隔壁使得该源极在该沟道区域内具有减少的侧向离散(lateral straggle)及扩散。在该沟道区域内的该源极的减少的侧向离散及扩散造成在该浮动栅极存储单元内的漏极引发势垒降低的减少。该方法进一步包括在该凹槽的底部下方及该源极下方形成Vss连接区域，其中该Vss连接区域为连接至该源极。该凹槽允许该Vss连接区域的电阻值将降低而不会增加在该浮动栅极存储单元内的漏极引发势垒降低。对于一般熟习该项技艺的人士在阅览该下列的详细说明及附加的图式之后，本发明的其它特征及优点将马上变得更为显而易见。
附图说明
图1为依据本发明的一个实施例对应于例示性的方法步骤的流程图。
图2A显示依据本发明的实施例对应于在图1中的该流程图的特定步骤加工晶圆的部分的横截面图式。
图2B显示依据本发明的实施例对应于在图1中的该流程图的特定步骤加工晶圆的部分的横截面图式。
图2C显示依据本发明的实施例对应于在图1中的该流程图的特定步骤加工晶圆的部分的横截面图式。
图2D显示依据本发明的实施例对应于在图1中的该流程图的特定步骤加工晶圆的部分的横截面图式。
图3为依据本发明的一个实施例对应于例示性的方法步骤的流程图。
图4A显示依据本发明的实施例对应于在图3中的该流程图的特定步骤加工晶圆的部分的横截面图式。
图4B显示依据本发明的实施例对应于在图3中的该流程图的特定步骤加工晶圆的部分的横截面图式。
图4C显示依据本发明的实施例对应于在图3中的该流程图的特定步骤加工晶圆的部分的横截面图式。
具体实施方式
本发明是关于具有减少的漏极引发势垒降低(DIBL)及Vss电阻值的存储单元(memory cell)。下列描述含有关于本发明施行之特定的信息。熟习该项技艺之人士将会了解本发明可以以不同于本申请中所特定讨论之方式而实现。再者，本发明之某些特定的细节并未作讨论以便不致模糊了本发明。
在本申请中之图式及该图式的附加详细说明仅关于本发明的例示性的实施例。为了维持简洁扼要，本发明之其它实施例并未在本申请中作特定地描述并且并未藉由本图式作特定地说明。
图1显示依据本发明之一个实施例显示包含凹陷的Vss注入区域及具有减少源极延伸及扩散的源极之用于形成浮动栅极闪存单元之例示性的方法之流程图。特定的细节及特征已经经由对于一般熟习该项技艺之人士所显而易见之流程图100所省略。例如，步骤可能由一个或一个以上之子步骤所组成或者可以包含特殊的设备或材料，如同在该项技艺中所已知的。标示于流程图100中之步骤170、172、174及176为足够于描述本发明之其中一项实施例，其它本发明之实施例可以使用不同于在流程图100中所显示之步骤。应该注意的是显示于流程图100中之该加工步骤为在晶圆上执行，在步骤170之前，该晶圆包含位在衬底上之浮动栅极存储单元之层叠的栅极结构。该层叠的栅极结构更包含位在该衬底之上之穿隧氧化层、位在该穿隧氧化层之上之浮动栅极、位在该浮动栅极之上之氧化物-氮化物-氧化物(Oxide-Nitride-Oxide，ONO)层叠及位在该氧化物-氮化物-氧化物层叠之上之控制栅极。在图2A、2B、2C及2D中之结构270、272、274及276分别说明在包含上文所讨论之位在衬底上之层叠的栅极结构之结构上执行流程图100之步骤170、172、174及176之结果。
今参考在图1中之步骤170及在图2A中之结构270，在流程图100之步骤170处，低能量注入掺杂的区域218为形成在源极区域222内并且低能量注入掺杂的区域220为形成在漏极区域224内。低能量注入掺杂的区域218及220可以藉由使用低的能量/低的剂量注入而形成以适当地注入所需的适当N型掺杂剂之数量于源极区域222及漏极区域224内。低能量注入掺杂的区域218具有侧向离散及扩散边缘228，该低能量注入掺杂的区域228延伸朝向在层叠栅极结构208下方之沟道区域226。在一个实施例中，于该制程内之后续步骤形成Vss连接区域后，低能量注入掺杂的区域218在步骤170处形成于源极区域222内并且低能量注入掺杂的区域220形成于漏极区域224内。结构270可以包括闪存组件，诸如反或型闪存组件。藉由背景技术，反或型闪存组件为配置于反或架构内之闪存组件，其中源极区域通常为藉由执行平行至字符线路之Vss线路所连接。浮动栅极存储单元202可以是浮动栅极闪存单元，诸如反或型浮动栅极闪存单元。低能量注入掺杂的区域218及220提供连接至沟道226，该沟道226位在层叠的栅极结构208下方之衬底204之内。
此外显示于图2A中，层叠的栅极结构208是位在衬底204之上并且包含穿隧氧化层210、浮动栅极212、氧化物-氮化物-氧化物(ONO)层叠214及控制栅极216。再者显示于图2A中，穿隧氧化层210为位在衬底204之上表面206之上之沟道区域226之上方并且可以包括热生长穿隧氧化物。此外显示于图2A中，浮动栅极212为位在穿隧氧化层210之上并且可以包括复晶硅(亦称为多晶硅)，该复晶硅可以以低压化学气相沉积(low pressure chemical vapor deposition，LPCVD)制程或其它适当的制程而沉积。再者显示于图2A中，氧化物-氮化物-氧化物层叠214为位在浮动栅极212之上。氧化物-氮化物-氧化物层叠214为三层结构，该三层结构包括底部层氧化硅，中间层氮化硅及顶部层氧化硅，该三层结构可以藉由低压化学气相沉积或热生长而依序沉积。此外显示于图2A中，控制栅极216为位在氧化物-氮化物-氧化物层叠214之上并且可以包括复晶硅，该复晶硅可以藉由使用低压化学气相沉积制程或其它适当的制程而形成于氧化物-氮化物-氧化物层叠214之上。再者显示于图2A中，源极区域222及漏极区域224为位在衬底204之内而邻接层叠的栅极结构208并且可以以在该项技艺中已知之方式而形成。参考图2A，流程图100之步骤170之结果为藉由结构270作说明。
接续在图1中之步骤172及在图2B中之结构272，在流程图100之步骤172处，间隔壁230及232为形成邻接至层叠的栅极结构208之个别的源极及漏极侧壁234及236，掩膜238为形成在层叠的栅极结构208之漏极侧端部分242之上方及漏极区域224之上方，并且高能量注入掺杂的区域240为形成在衬底204之源极区域222之内。在本实施例中，间隔壁230及232可以包括氧化硅，该间隔壁230及232为位在邻接至层叠的栅极结构208之个别的源极及漏极侧壁234及236。在其它实施例中，间隔壁230及232可以包括其它适当的介电材料。间隔壁230及232可以藉由使用低压化学气相沉积制程或其它适当的制程沉积氧化硅之均匀层于层叠的栅极结构之上方而形成。氧化硅之沉积的均匀层可以藉由使用适当的蚀刻制程而“回蚀(etchedback)”以形成间隔壁230及232。
如同在图2B中所显示，掩膜238为位在层叠的栅极结构208之漏极侧端部分242之上方及衬底204之漏极区域224之上方。掩膜238可以是自我对准的源极(self-aligned source，SAS)掩膜，该自我对准的源极掩膜可以以在该项技艺中已知的方式而形成，并且可以包括适当的掩膜材料，诸如光阻。此外在图2B中所显示，高能量注入掺杂的区域240位在源极区域222之内并且延伸进入低能量注入掺杂的区域218。高能量注入掺杂的区域240包含侧向离散及扩散边缘244并且可以藉由使用高能量/高剂量注入而形成以适当地注入适当的N型掺杂剂之所需的数量于源极区域222之内。参考图2B，流程图100之步骤172之结果为藉由结构272作说明。
接续在图1中之步骤174及在图2C中之结构274，在流程图100之步骤174处，执行退火制程、移除、间隔壁230、并且凹槽246形成于衬底204之源极区域222之内。在该退火制程期间，衬底204经由加热至足够的温度而使得由所使用以形成高能量注入掺杂的区域240之该高能量注入所受到修复之损害能够修复。该退火制程允许经由使用以形成高能量注入掺杂的区域240之该高能量注入在能量上获得减低以减少在层叠的栅极结构208之下方之高能量注入掺杂的区域240之侧向离散及扩散。该退火制程亦可以使用以分别平滑化低能量注入掺杂的区域218及高能量注入掺杂的区域240之侧向离散及扩散边缘228及244(显示于图2B中)。在一个实施例中，并未使用该退火制程。在此类实施例中，该高能量注入之能量可以适当地增加以确保侧向离散及扩散边缘244(显示于图2B中)延伸适当的距离，如同在平行至衬底204之上表面206之方向上所量测的，而超过层叠的栅极结构208之源极侧壁234。
此外在图2C中所显示，间隔壁234将移除并且凹槽246为形成于源极区域222之内。间隔壁234可以藉由使用自我对准的源极(SAS)蚀刻制程而移除，该自我对准的源极蚀刻制程亦可以藉由使用蚀刻移除在衬底204内之高能量注入掺杂的区域240及低能量注入掺杂的区域218之实质部分而形成凹槽246。凹槽246具有侧壁248、底部250及深度252，该深度252显示在凹槽246之底部250及衬底204之上表面206之间之距离。以举例说明之方式，深度252可以是在接近100.0埃及接近500.0埃之间。在本实施例中，凹槽246之侧壁248可以是实质上垂直于衬底204之上表面206。在另一项实施例中，凹槽246之侧壁248可以形成一个角度而非相对于衬底204之上表面206接近90.0°。在该自我对准的源极蚀刻制程期间，氧化物亦可从浅沟槽绝缘(shallowtrench isolation，STI)区域(未显示于任何图式中)移除以曝露出沟槽，准备用于后续的Vss连接注入。
此外显示于图2C中，在高能量注入掺杂的区域240及低能量注入掺杂的区域218(显示于图2B中)之实质部分已经移除之后，高能量注入掺杂的区域240及低能量注入掺杂的区域218之剩余部分形成浮动栅极存储单元202之源极254。如同在图2C中所显示，具有源极接面256之源极254为位在邻接凹槽246之侧壁248并且亦位在层叠的栅极构208之下方。再者显示于图2C中，高能量注入掺杂的区域240之部分258在凹槽246形成之后亦残留并且位在凹槽246之底部250之下方。高能量注入掺杂的区域240之部分258为连接至源极254并且确保在源极254及形成在后续制程步骤内之Vss连接区域之间之充分的连接。参考图2C，流程图100之步骤174之结果藉由结构274作说明。
今参考在图1中之步骤176及在图2D中之结构276，在流程图100之步骤176处，掩膜238(显示于图2C中)将移除、掩膜260为形成于层叠的栅极结构208之漏极侧部分242之上方与漏极区域224之上方，并且Vss连接区域262形成在凹槽246之底部250下方之衬底204之内。掩膜238可以以在该项技艺中已知之方式而移除。如图2D中所显示，掩膜260为位在层叠的栅极结构208之漏极侧部分242之上方与漏极区域224之上方并且可以是自我对准的源极掩膜。掩膜260为实质上类似于掩膜238之形成及组成。
此外显示于图2D中，Vss连接区域262为位在凹槽246之底部250下方及浮动栅极存储单元202之源极254之下方。Vss连接区域262延伸进入高能量注入掺杂的区域240之部分258(显示于图2B中)，该高能量注入掺杂的区域240之部分258连接Vss连接区域262至浮动栅极存储单元202之源极254。Vss连接区域262为重掺杂的区域并且可以藉由使用Vss连接注入而形成，该Vss连接注入为包括适当的N型掺杂剂之高能量/高剂量注入。Vss连接区域262形成共同源极线路，该共同源极线路经由使用以连接其它浮动栅极存储单元(未显示于任何图式中)之源极区域至共同接地。Vss连接区域262具有电阻值，该阻值在本申请中亦称为“Vss电阻值”。
在本发明于图1之实施例里，间隔壁230经由使用以减少高能量注入掺杂的区域240之侧向离散及扩散，并且因此减少源极254之侧向离散及扩散进入沟道区域226之内，该间隔壁230防止在沟道区域226的有效沟道长度内的不希望的减小。再者，在本发明于图1中之实施例里，凹槽246经由使用以定位Vss连接区域262在源极254之下方，该凹槽246减少源极254之侧向离散及扩散进入沟道区域226内。因此，藉由减少源极254之侧向离散及扩散进入沟道区域226内，本发明于图1之实施例中有利于达到在浮动栅极存储单元202内之漏极引发势垒降低上之减少。此外，藉由使用间隔壁230以减少高能量注入掺杂区域240之侧向离散及扩散进入沟道区域226之内，经由使用以形成高能量注入掺杂的区域240之高能量注入可以具有足够的能量及剂量以确保在源极254及Vss连接区域262之间之适当连接，同时使得Vss连接区域262将位在衬底204之上表面206下方之所需的距离。
此外，在本发明于图1之实施例里，藉由使用凹槽246以定位Vss连接区域262在衬底204之上表面206之下方及源极254之下方，Vss连接区域238之电阻值，亦即Vss电阻值，可以藉由重掺杂Vss连接区域262来降低而不会造成在在漏极引发势垒降低上之不希望的增加。
图3依据本发明之一个实施例显示说明用于形成包含凹陷的Vss注入区域及具有减少源极扩散之源极的浮动栅极闪存之例示方法之流程图。某些细节及特征已经从流程图300而省略，该流程图300对于一般熟习该项技艺之人士是显而易见的。例如，步骤可以由一个或一个以上之子步骤所组成或者可以包含特定的设备或材料，如同在该项技艺中已知的。显示于流程图300内之步骤370、372及374充分描述本发明之其中一项实施例，本发明之其它实施例可以使用不同于在流程图300内所显示之步骤。应该注意的是显示于流程图300中之处理步骤是在晶圆上执行，在步骤370之前，该晶圆包含位在衬底上之浮动栅极存储单元之层叠的栅极结构，该衬底包含位在邻接至该层叠的栅极结构之源极及漏极区域。该层叠的栅极更包含位在该衬底之上之穿隧氧化层、位在该穿隧氧化层之上之浮动栅极、位在该浮动栅极之上之氧化物-氮化物-氧化物层叠及位在该氧化物-氮化物-氧化物层叠之上之控制栅极。在图4A、4B及4C中之结构470、472及474分别显示在包含上文所讨论之位在衬底上之层叠的栅极结构之结构上执行流程图300之步骤370、372及374之结果。
参考图3中之步骤370及在图4A中之结构470，在流程图300之步骤370处，掩膜438形成在层叠的栅极结构408之漏极侧部分442之上方及衬底404之漏极区域424之上方并且凹槽464为形成在衬底404之源极区域422之内。在图4A中，在衬底470内之浮动栅极存储单元402、衬底404、上表面406、层叠的栅极结构408、穿隧氧化层410、浮动栅极412、氧化物-氮化物-氧化物层叠414、控制栅极416、源极区域422、漏极区域424及沟道区域426分别对应于在图2A中之衬底结构270内之浮动栅极存储单元202、衬底204、上表面206、层叠的栅极结构208、穿隧氧化层210、浮动栅极212、氧化物-氮化物-氧化物层叠214、控制栅极216、源极区域222、漏极区域224及沟道区域226。
如同在图4A中所显示，掩膜438为位在层叠的栅极结构408之漏极侧部分442之上方及位在衬底404之漏极区域424之上方。掩膜438为实质上在组成及形成上类似于在图2B中之掩膜238。类似于图2A中之结构270，结构470可以包括闪存组件，譬如反或型闪存组件。此外在图4A中所显示的，凹槽464为位在源极区域422之内并且具有倾斜的侧壁466、底部468及深度476，该深度476显示在衬底404之底部468及上表面406之间之距离。藉由例示说明，深度476可以是在接近100.0埃至接近500.0埃之间。倾斜的侧壁466相对于衬底404之上表面406形成角度478。藉由例示说明，角度478可以是在接近85.0度至接近89.0度之间。凹槽464可以藉由使用自我对准的源极蚀刻制程以蚀刻移除部分在源极区域422内之衬底404而形成。在该自我对准的源极蚀刻制程期间，氧化物亦从浅沟槽绝缘(shallow trenchisolation，STI)区域(并未显示于任何图式中)移除以曝露出沟槽而准备用于后续的Vss连接注入。
此外在图4A中所显示，层叠的栅极结构408为位在衬底404之上并且包含穿隧氧化层410、浮动栅极412、氧化物-氮化物-氧化物层叠414及控制栅极416。再者于图4A中所显示，穿隧氧化层410为位在衬底404之上表面406之上之沟道区域426之上方、浮动栅极412为位在穿隧氧化层410之上、氧化物-氮化物-氧化物层叠414为位在浮动栅极412之上并且控制栅极216为位在氧化物-氮化物-氧化物层叠414之上。此外在图4A中所显示，源极区域422及漏极区域424分别为位在邻接至层叠的栅极结构408之源极侧壁480及漏极侧壁482之衬底404之内。参考图4A，流程图300之步骤370之结果为藉由结构470作说明。
接续在图3中之步骤372及在图4B中之结构472，在流程图300之步骤372处，掩膜438将移除、浅掺杂区域484及486分别形成在源极区域422及漏极区域424内及源极488为形成邻接至凹槽464之倾斜的侧壁466。掩膜438可以藉由使用如同在该项技艺中已知之适当的蚀刻制程而移除。如同在图4B中所显示，浅掺杂区域484为位在凹槽464之底部468下方并且浅掺杂区域486为位在漏极区域424之内。在一个实施例中，于流程图300之步骤372浅掺杂区域484形成在源极区域422内，并且在此制程中于后续步骤形成Vss连接区域后，在漏极区域424中形成浅掺杂区域486。此外在图4B中所显示，源极488位在邻接至凹槽464之倾斜的侧壁466并且包括浅掺杂区域。浅掺杂区域484及486与源极488可以藉由使用低能量/低剂量注入而形成，以适当地注入所需数量的适当N型掺杂剂于源极区域422及漏极区域424内。参考图4B，流程图300之步骤372之结果藉由结构472作说明。
接续在图3中之步骤374及在图4C中之结构474，在流程图300之步骤374处，间隔壁490及492为形成邻接至层叠的栅极结构408、掩膜494形成于层叠的栅极结构408之漏极侧部分442与漏极区域424之上方，及Vss连接区域496形成于凹槽464之底部468下方之衬底404之内。如同在图4C中所显示，掩膜494为位在层叠的栅极结构408之漏极侧442之上方并且在组成及形成上为实质类似于掩膜438。此外在图4C中所显示，间隔壁490为位在邻接至层叠的栅极结构408之源极侧壁480并且位在邻接至凹槽464之倾斜的侧壁466及间隔壁492位在邻接至层叠的栅极结构408之漏极侧壁482。间隔壁490延伸至凹槽464之底部468。间隔壁490及492可以包括氧化硅并且可以藉由使用低压化学气相沉积制程或其它适当的制程以沉积均匀的氧化硅层于层叠的栅极结构408之上方而形成。该沉积均匀的氧化硅层可以藉由使用适当的蚀刻制程而“回蚀(etched back)”以形成间隔壁490及492。
再者于图4C中所显示的，Vss连接区域496为位在凹槽464之底部468下方及位在源极488之下方。Vss连接区域496延伸进入浅掺杂区域484，该浅掺杂区域484连接Vss连接区域496至浮动栅极存储单元402之源极488。Vss连接区域496在组成及形成上为实质地类似于在图2D中之Vss连接区域262。类似于在图2D中之Vss连接区域262，Vss连接区域496形成共同源极线路，该共同源极线路经由使用以连接其它浮动栅极存储单元(未显示于任何图式中)之源极区域至共同接地。Vss连接区域496具有实质上类似于在图2D中之Vss连接区域262之电阻值。参考图4C，流程图300之步骤374之结果为藉由结构474作说明。
在图3之本发明之实施例中，藉由形成具有倾斜侧壁466之凹槽464，低能量/低剂量注入可以经由使用以形成源极488及浅掺杂区域484，该源极488为位在邻接至倾斜的侧壁466，该浅掺杂区域484为连接至源极488。此外，藉由使用间隔壁490以保护源极488免于经由使用以形成Vss连接区域496之高能量/高剂量注入及使用凹槽464以形成Vss连接496于源极488之下方，在图3中之本发明之实施例有利于减少源极488之侧向离散及扩散进入沟道区域426之内。藉由减少源极488之侧向离散及扩散进入沟道区域426之内，在图3中之本发明之实施例有利于达到在浮动栅极存储单元402之内之漏极引发势垒降低上之减少。此外，在图3之本发明之实施例中，藉由使用凹槽464以定位Vss连接区域496于衬底404之上表面406之下方及于源极488之下方与藉由使用间隔壁490以保护源极488，Vss连接区域496之电阻值，亦即Vss电阻值，可以藉由重掺杂Vss连接区域496而减少而不会造成在漏极引发势垒降低上之不希望的增加。
因此，如同上文所讨论的，在图1及图3中之本发明之实施例利用间隔壁及凹陷的Vss连接区域以达到在浮动栅极存储单元(譬如反或型浮动栅极闪存单元)内减少漏极引发势垒降低及Vss电阻值。
从本发明之例示性的实施例之上文叙述中显而易见的各种技术可以使用于实现本发明之概念而不会脱离本发明之范畴。再者，虽然本发明已经特别参考特定的实施例作描述，但是一般熟习该项技艺之人士将会了解可以在形式及细节上作改变而不会脱离本发明之精神及范畴。该描述的例示性实施例在任何方面应考量为说明的而非限定的。亦应该了解的是本发明并非限定于在此所描述之特定例示性的实施例，而是能够作很多配置、修正及替换而不会脱离本发明之范畴。
因此，以上已经完成说明了具有减少的漏极引发势垒降低及Vss电阻值的存储单元。
Claims (10)
1.一种用于在衬底(204)上制造浮动栅极存储单元(202)的方法，该方法包括以下步骤：
邻接层叠的栅极结构(208)的源极侧壁(234)形成(172)间隔壁(230)，该层叠的栅极结构(208)位于该衬底(204)内的沟道区域(226)的上方；
在该衬底(204)的源极区域(222)内邻接该间隔壁(230)形成(172)高注入能量掺杂区域(240)；
在该衬底(204)的该源极区域(222)之内形成(174)凹槽(246)，该凹槽(246)具有侧壁(248)、底部(250)及深度(252)，该凹槽(246)的该侧壁(248)邻接该浮动栅极存储单元(202)的源极(254)；
其中该间隔壁(230)造成该源极(254)在该沟道区域(226)内具有减少的侧向离散及扩散。
2.根据权利要求1所述的方法，进一步包括在该凹槽(246)的该底部(250)的下方及该源极(254)的下方形成(176)VSS连接区域(262)的步骤，该VSS连接区域(262)连接至该源极(254)。
3.根据权利要求1所述的方法，进一步包括在邻接该层叠的栅极结构(208)的该源极侧壁(234)形成(172)该间隔壁(230)的该步骤之前，在该衬底(204)的该源极区域(222)内形成(170)低能量注入掺杂区域(218)的步骤。
4.根据权利要求2所述的方法，其中该凹槽(246)允许该VSS连接区域(262)的电阻值减小而不会增加在该浮动栅极存储单元(202)内的漏极引发势垒降低。
5.根据权利要求1所述的方法，其中该源极(254)的该减少的侧向离散及扩散造成在该浮动栅极存储单元(202)内的漏极引发势垒降低的减少。
6.一种用于在衬底(404)上制造浮动栅极存储单元(402)的方法，该方法包括以下步骤：
在衬底(404)的源极区域(422)之内形成(370)凹槽(464)，该凹槽(464)邻接层叠的栅极结构(408)，该凹槽(464)具有倾斜的侧壁(466)、底部(468)及深度(476)，该层叠的栅极结构(408)位于该衬底(404)内的沟道区域(426)的上方；
邻接该凹槽(464)的该倾斜的侧壁(466)形成(372)该浮动栅极存储单元(402)的源极(488)；
邻接该层叠的栅极结构(408)及邻接该凹槽(464)的该倾斜的侧壁(466)形成(374)间隔壁(490)，该间隔壁(490)延伸至该凹槽(464)的该底部(468)；
其中该间隔壁(490)造成该源极(488)在该沟道区域(426)内具有减少的侧向离散及扩散。
7.根据权利要求6所述的方法，进一步包括在该凹槽(464)的该底部(468)的下方及该源极(488)的下方形成(374)VSS连接区域(496)的步骤，该VSS连接区域(496)连接至该源极(488)。
8.一种位于衬底(404)之上的浮动栅极存储单元(402)，该浮动栅极存储单元(402)包括：
位于该衬底(404)之上的层叠的栅极结构(408)，该层叠的栅极结构(408)位于该衬底(404)内的沟道区域(426)的上方；
形成于该衬底(404)之内邻接该层叠的栅极结构(408)的凹槽(464)，该凹槽(464)具有倾斜的侧壁(466)、底部(468)及深度(476)；
邻接该凹槽(464)的该倾斜的侧壁(466)及在该层叠的栅极结构(408)的下方的该浮动栅极存储单元(402)的源极(488)；
邻接该层叠的栅极结构(408)及邻接该凹槽(464)的该倾斜的侧壁(466)的间隔壁(490)，该间隔壁(490)延伸至该凹槽(464)的该底部(468)；
其中该间隔壁(490)造成该源极(488)在该沟道区域(426)之内具有减少的侧向离散及扩散。
9.根据权利要求8所述的浮动栅极存储单元(402)，进一步包括位于该凹槽(464)的该底部(468)的下方及该源极(488)的下方的VSS连接区域(496)，该VSS连接区域(496)连接至该源极(488)。
10.根据权利要求8所述的浮动栅极存储单元(402)，其中该源极(488)的该减少的侧向离散及扩散造成在该浮动栅极存储单元(402)内的漏极引发势垒降低的减少。
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| JPH11307744A (ja) * | 1998-04-17 | 1999-11-05 | Ricoh Co Ltd | 半導体装置及びその製造方法 |
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Legal Events
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Effective date of registration: 20160317 Address after: American California Patentee after: Cypress Semiconductor Corp. Address before: American California Patentee before: Spansion LLC N. D. Ges D. Staates |
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Granted publication date: 20111102 Termination date: 20190429 |
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