TWI382473B - 具有減少汲極引發能障降低（ｄｉｂｌ）及ｖｓｓ電阻值之記憶體單元 - Google Patents

具有減少汲極引發能障降低（ｄｉｂｌ）及ｖｓｓ電阻值之記憶體單元 Download PDF

Info

Publication number
TWI382473B
TWI382473B TW094126153A TW94126153A TWI382473B TW I382473 B TWI382473 B TW I382473B TW 094126153 A TW094126153 A TW 094126153A TW 94126153 A TW94126153 A TW 94126153A TW I382473 B TWI382473 B TW I382473B
Authority
TW
Taiwan
Prior art keywords
source
region
recess
substrate
floating gate
Prior art date
Application number
TW094126153A
Other languages
English (en)
Other versions
TW200620482A (en
Inventor
Shenqing Fan
Kuo-Tung Chang
Pavel Fastenko
Zhigang Wang
Original Assignee
Spansion Llc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Spansion Llc filed Critical Spansion Llc
Publication of TW200620482A publication Critical patent/TW200620482A/zh
Application granted granted Critical
Publication of TWI382473B publication Critical patent/TWI382473B/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66825—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a floating gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Non-Volatile Memory (AREA)
  • Semiconductor Memories (AREA)

Description

具有減少汲極引發能障降低(DIBL)及VSS電阻值之記憶體單元
本發明一般係關於半導體製造之領域。尤其，本發明係關於浮動閘極記憶體元件製造之領域。
當元件尺寸縮減時，高效能快閃記憶體元件，諸如反或閘類型(NDR－type)快閃記憶體元件，需要高密度及高操作速度。連接於字元線之間之快閃記憶體單元的源極區域之低電阻值Vss線路，是用來減少記憶體核心單元(memory core cell)尺寸、改善電路密度及增加快閃記憶體元件之效能。
在習知的快閃記憶體製作流程中，該Vss線路可以藉由使用Vss連接植入(implant)以重摻雜該半導體基板而形成。為了要達到所需低的Vss電阻值，沿著在該半導體基板內之Vss線路摻雜充足的數量及充足的深度是需要的。然而，藉由導入所需之摻雜的數量及深度以充分降低Vss電阻值，該有效的通道長度可能遭到不希望地縮減。因此，已知為汲極引發能障降低(drain induced barrier lowering，DIBL)之短通道效應可能不希望地增加於諸如浮動閘極快閃記憶體單元之快閃記憶體單元(flash memory cell)中。依據背景技藝，當輸入至該記憶體單元(譬如浮動閘極快閃記憶體單元)之汲極上的電壓造成該汲極的電場直接影響該記憶體單元的源極時，則會發生DIBL。由於汲極引發能障降低(DIBL)之結果，該記憶體單元的臨界電壓降低，該降低之結果負面地影響記憶體單元效能。因此，在對於浮動閘極快閃記憶體單元，譬如反或型浮動閘極快閃記憶體單元之技藝中存在著具有減少之汲極引發能障降低及充分低的Vss電阻值之需求。
本發明係關於具有減少之汲極引發能障降低及Vss電阻值之記憶體單元。本發明著重及解決在對於浮動閘極快閃記憶體單元，譬如反或型浮動閘極快閃記憶體單元之技藝中具有減少之汲極引發能障降低及足夠低的Vss電阻值之需求。
依據一個例示性的實施例，在基板上用於製造浮動閘極記憶體單元之方法包括形成鄰接至堆疊的閘極結構之源極側壁之間隔壁(spacer)的步驟，其中該堆疊的閘極結構是位在該基板內之通道區域之上方。例如，該浮動閘極記憶體單元可以是反或型浮動閘極快閃記憶體單元。該方法更包括形成高能量植入摻雜區域而鄰接至在該基板之源極區域內之間隔壁(spacer)。該方法更包括形成凹槽於該基板之源極區域內，其中該凹槽具有側壁、底部及深度，並且其中該凹槽之側壁是位於鄰接至該浮動閘極記憶體單元之源極。該間隔壁可以在該凹槽之形成期間而移除。例如，該凹槽之深度可以在接近100.0埃(Angstrom)及接近500.0埃之間。
依據這種例示性的實施例，該間隔壁使得該源極在該通道區域內具有減少的側向延伸及擴散。在該通道區域內之該源極之減少的側向延伸及擴散造成在該浮動閘極記憶體單元內之汲極引發能障降低之減少。該方法更包括在該凹槽之底部下方及該源極下方形成Vss連接區域，其中該Vss連接區域為連接至該源極。該凹槽允許該Vss連接區域之電阻值將降低而不會增加在該浮動閘極記憶體單元內之汲極引發能障降低。對於一般熟習該項技藝之人士在閱覽該下列的詳細說明及附加的圖式之後，本發明之其它特徵及優點將馬上變得更為顯而易見。
本發明係關於具有減少之汲極引發能障降低(DIBL)及Vss電阻值之記憶體單元(memory cell)。下列描述含有關於本發明施行之特定的資訊。熟習該項技藝之人士將會瞭解本發明可以以不同於本申請中所特定討論之方式而實現。再者，本發明之某些特定的細節並未作討論以便不致模糊了本發明。
在本申請中之圖式及該圖式的附加詳細說明僅係關於本發明之例示性的實施例。為了維持簡潔扼要，本發明之其它實施例並未在本申請中作特定地描述並且並未藉由本圖式作特定地說明。
第1圖顯示依據本發明之一個實施例顯示包含凹陷的Vss植入區域及具有減少源極延伸及擴散的源極之用於形成浮動閘極快閃記憶體單元之例示性的方法之流程圖。特定的細節及特徵已經經由對於一般熟習該項技藝之人士所顯而易見之流程圖100所省略。例如，步驟可能由一個或一個以上之子步驟所組成或者可以包含特殊的設備或材料，如同在該項技藝中所已知的。標示於流程圖100中之步驟170、172、174及176為足夠於描述本發明之其中一項實施例，其它本發明之實施例可以使用不同於在流程圖100中所顯示之步驟。應該注意的是顯示於流程圖100中之該加工步驟為在晶圓上執行，在步驟170之前，該晶圓包含位在基板上之浮動閘極記憶體單元之層疊的閘極結構。該層疊的閘極結構更包含位在該基板之上之穿隧氧化層、位在該穿隧氧化層之上之浮動閘極、位在該浮動閘極之上之氧化物－氮化物－氧化物(Oxide－Nitride－Oxide，ONO)層疊及位在該氧化物－氮化物－氧化物層疊之上之控制閘極。在第2A、2B、2C及2D圖中之結構270、272、274及276分別說明在包含上文所討論之位在基板上之層疊的閘極結構之結構上執行流程圖100之步驟170、172、174及176之結果。
今參考在第1圖中之步驟170及在第2A圖中之結構270，在流程圖100之步驟170處，低能量植入摻雜的區域218為形成在源極區域222內並且低能量植入摻雜的區域220為形成在汲極區域224內。低能量植入摻雜的區域218及220可以藉由使用低的能量/低的劑量植入而形成以適當地植入所需的適當N型摻雜劑之數量於源極區域222及汲極區域224內。低能量植入摻雜的區域218具有側向延伸及擴散邊緣228，該低能量植入摻雜的區域228延伸朝向在層疊閘極結構208下方之通道區域226。在一個實施例中，於該製程內之後續步驟形成Vss連接區域後，低能量植入摻雜的區域218在步驟170處形成於源極區域222內並且低能量植入摻雜的區域220形成於汲極區域224內。結構270可以包括快閃記憶體元件，諸如反或型快閃記憶體元件。藉由背景技術，反或型快閃記憶體元件為配置於反或架構內之快閃記憶體元件，其中源極區域通常為藉由執行平行至字元線路之Vss線路所連接。浮動閘極記憶體單元202可以是浮動閘極快閃記憶體單元，諸如反或型浮動閘極快閃記憶體單元。低能量植入摻雜的區域218及220提供連接至通道226，該通道226位在層疊的閘極結構208下方之基板204之內。
此外顯示於第2A圖中，層疊的閘極結構208是位在基板204之上並且包含穿隧氧化層210、浮動閘極212、氧化物－氮化物－氧化物(ONO)層疊214及控制閘極216。再者顯示於第2A圖中，穿隧氧化層210為位在基板204之上表面206之上之通道區域226之上方並且可以包括熱生長穿隧氧化物。此外顯示於第2A圖中，浮動閘極212為位在穿隧氧化層210之上並且可以包括複晶矽(亦稱為多晶矽)，該複晶矽可以以低壓化學氣相沉積(low pressure chemical vapor deposition，LPCVD)製程或其它適當的製程而沉積。再者顯示於第2A圖中，氧化物－氮化物－氧化物層疊214為位在浮動閘極212之上。氧化物－氮化物－氧化物層疊214為三層結構，該三層結構包括底部層氧化矽，中間層氮化矽及頂部層氧化矽，該三層結構可以藉由低壓化學氣相沉積或熱生長而依序沉積。此外顯示於第2A圖中，控制閘極216為位在氧化物－氮化物－氧化物層疊214之上並且可以包括複晶矽，該複晶矽可以藉由使用低壓化學氣相沉積製程或其它適當的製程而形成於氧化物－氮化物－氧化物層疊214之上。再者顯示於第2A圖中，源極區域222及汲極區域224為位在基板204之內而鄰接層疊的閘極結構208並且可以以在該項技藝中已知之方式而形成。參考第2A圖，流程圖100之步驟170之結果為藉由結構270作說明。
接續在第1圖中之步驟172及在第2B圖中之結構272，在流程圖100之步驟172處，間隔壁230及232為形成鄰接至層疊的閘極結構208之個別的源極及汲極側壁234及236，遮罩238為形成在層疊的閘極結構208之汲極側端部分242之上方及汲極區域224之上方，並且高能量植入摻雜的區域240為形成在基板204之源極區域222之內。在本實施例中，間隔壁230及232可以包括氧化矽，該間隔壁230及232為位在鄰接至層疊的閘極結構208之個別的源極及汲極側壁234及236。在其它實施例中，間隔壁230及232可以包括其它適當的介電材料。間隔壁230及232可以藉由使用低壓化學氣相沉積製程或其它適當的製程沉積氧化矽之均勻層於層疊的閘極結構之上方而形成。氧化矽之沉積的均勻層可以藉由使用適當的蝕刻製程而“回蝕(etched back)”以形成間隔壁230及232。
如同在第2B圖中所顯示，遮罩238為位在層疊的閘極結構208之汲極側端部分242之上方及基板204之汲極區域224之上方。遮罩238可以是自我對準的源極(self－aligned source，SAS)遮罩，該自我對準的源極遮罩可以以在該項技藝中已知的方式而形成，並且可以包括適當的遮罩材料，諸如光阻。此外在第2B圖中所顯示，高能量植入摻雜的區域240位在源極區域222之內並且延伸進入低能量植入摻雜的區域218。高能量植入摻雜的區域240包含側向延伸及擴散邊緣244並且可以藉由使用高能量/高劑量植入而形成以適當地植入適當的N型摻雜劑之所需的數量於源極區域222之內。參考第2B圖，流程圖100之步驟172之結果為藉由結構272作說明。
接續在第1圖中之步驟174及在第2C圖中之結構274，在流程圖100之步驟174處，執行退火製程、移除、間隔壁230、並且凹槽246形成於基板204之源極區域222之內。在該退火製程期間，基板204經由加熱至足夠的溫度而使得由所使用以形成高能量植入摻雜的區域240之該高能量植入所受到修復之損害能夠修復。該退火製程允許經由使用以形成高能量植入摻雜的區域240之該高能量植入在能量上獲得減低以減少在層疊的閘極結構208之下方之高能量植入摻雜的區域240之側向延伸及擴散。該退火製程亦可以使用以分別平滑化低能量植入摻雜的區域218及高能量植入摻雜的區域240之側向延伸及擴散邊緣228及244(顯示於第2B圖中)。在一個實施例中，並未使用該退火製程。在此類實施例中，該高能量植入之能量可以適當地增加以確保側向延伸及擴散邊緣244(顯示於第2B圖中)延伸適當的距離，如同在平行至基板204之上表面206之方向上所量測的，而超過層疊的閘極結構208之源極側壁234。
此外在第2C圖中所顯示，間隔壁234將移除並且凹槽246為形成於源極區域222之內。間隔壁234可以藉由使用自我對準的源極(SAS)蝕刻製程而移除，該自我對準的源極蝕刻製程亦可以藉由使用蝕刻移除在基板204內之高能量植入摻雜的區域240及低能量植入摻雜的區域218之實質部分而形成凹槽246。凹槽246具有側壁248、底部250及深度252，該深度252顯示在凹槽246之底部250及基板204之上表面206之間之距離。以舉例說明之方式，深度252可以是在接近100.0埃及接近500.0埃之間。在本實施例中，凹槽246之側壁248可以是實質上垂直於基板204之上表面206。在另一項實施例中，凹槽246之側壁248可以形成一個角度而非相對於基板204之上表面206接近90.0°。在該自我對準的源極蝕刻製程期間，氧化物亦可從淺溝槽絕緣(shallow trench isolation，STI)區域(未顯示於任何圖式中)移除以曝露出溝槽，準備用於後續的Vss連接植入。
此外顯示於第2C圖中，在高能量植入摻雜的區域240及低能量植入摻雜的區域218(顯示於第2B圖中)之實質部分已經移除之後，高能量植入摻雜的區域240及低能量植入摻雜的區域218之剩餘部分形成浮動閘極記憶體單元202之源極254。如同在第2C圖中所顯示，具有源極接面256之源極254為位在鄰接凹槽246之側壁248並且亦位在層疊的閘極構208之下方。再者顯示於第2C圖中，高能量植入摻雜的區域240之部分258在凹槽246形成之後亦殘留並且位在凹槽246之底部250之下方。高能量植入摻雜的區域240之部分258為連接至源極254並且確保在源極254及形成在後續製程步驟內之Vss連接區域之間之充分的連接。參考第2C圖，流程圖100之步驟174之結果藉由結構274作說明。
今參考在第1圖中之步驟176及在第2D圖中之結構276，在流程圖100之步驟176處，遮罩238(顯示於第2C圖中)將移除、遮罩260為形成於層疊的閘極結構208之汲極側部分242之上方與汲極區域224之上方，並且Vss連接區域262形成在凹槽246之底部250下方之基板204之內。遮罩238可以以在該項技藝中已知之方式而移除。如第2D圖中所顯示，遮罩260為位在層疊的閘極結構208之汲極側部分242之上方與汲極區域224之上方並且可以是自我對準的源極遮罩。遮罩260為實質上類似於遮罩238之形成及組成。
此外顯示於第2D圖中，Vss連接區域262為位在凹槽246之底部250下方及浮動閘極記憶體單元202之源極254之下方。Vss連接區域262延伸進入高能量植入摻雜的區域240之部分258(顯示於第2B圖中)，該高能量植入摻雜的區域240之部分258連接Vss連接區域262至浮動閘極記憶體單元202之源極254。Vss連接區域262為重摻雜的區域並且可以藉由使用Vss連接植入而形成，該Vss連接植入為包括適當的N型摻雜劑之高能量/高劑量植入。Vss連接區域262形成共同源極線路，該共同源極線路經由使用以連接其它浮動閘極記憶體單元(未顯示於任何圖式中)之源極區域至共同接地。Vss連接區域262具有電阻值，該阻值在本申請中亦稱為“Vss電阻值”。
在本發明於第1圖之實施例裡，間隔壁230經由使用以減少高能量植入摻雜的區域240之側向延伸及擴散，並且因此減少源極254之側向延伸及擴散進入通道區域226之內，該間隔壁230避免在通道區域226之有效通道長度內之不希望的減少。再者，在本發明於第1圖中之實施例裡，凹槽246經由使用以定位Vss連接區域262在源極254之下方，該凹槽246減少源極254之側向延伸及擴散進入通道區域226內。因此，藉由減少源極254之側向延伸及擴散進入通道區域226內，本發明於第1圖之實施例中有利於達到在浮動閘極記憶體單元202內之汲極引發能障降低上之減少。此外，藉由使用間隔壁230以減少高能量植入摻雜區域240之側向延伸及擴散進入通道區域226之內，經由使用以形成高能量植入摻雜的區域240之高能量植入可以具有足夠的能量及劑量以確保在源極254及Vss連接區域262之間之適當連接，同時使得Vss連接區域262將位在基板204之上表面206下方之所需的距離。
此外，在本發明於第1圖之實施例裡，藉由使用凹槽246以定位Vss連接區域262在基板204之上表面206之下方及源極254之下方，Vss連接區域238之電阻值，亦即Vss電阻值，可以藉由重摻雜Vss連接區域262來降低而不會造成在在汲極引發能障降低上之不希望的增加。
第3圖依據本發明之一個實施例顯示說明用於形成包含凹陷的Vss植入區域及具有減少源極擴散之源極的浮動閘極快閃記憶體之例示方法之流程圖。某些細節及特徵已經從流程圖300而省略，該流程圖300對於一般熟習該項技藝之人士是顯而易見的。例如，步驟可以由一個或一個以上之子步驟所組成或者可以包含特定的設備或材料，如同在該項技藝中已知的。顯示於流程圖300內之步驟370、372及374充分描述本發明之其中一項實施例，本發明之其它實施例可以使用不同於在流程圖300內所顯示之步驟。應該注意的是顯示於流程圖300中之處理步驟是在晶圓上執行，在步驟370之前，該晶圓包含位在基板上之浮動閘極記憶體單元之層疊的閘極結構，該基板包含位在鄰接至該層疊的閘極結構之源極及汲極區域。該層疊的閘極更包含位在該基板之上之穿隧氧化層、位在該穿隧氧化層之上之浮動閘極、位在該浮動閘極之上之氧化物－氮化物－氧化物層疊及位在該氧化物－氮化物－氧化物層疊之上之控制閘極。在第4A、4B及4C圖中之結構470、472及474分別顯示在包含上文所討論之位在基板上之層疊的閘極結構之結構上執行流程圖300之步驟370、372及374之結果。
參考第3圖中之步驟370及在第4A圖中之結構470，在流程圖300之步驟370處，遮罩438形成在層疊的閘極結構408之汲極側部分442之上方及基板404之汲極區域424之上方並且凹槽464為形成在基板404之源極區域422之內。在第4A圖中，在基板470內之浮動閘極記憶體單元402、基板404、上表面406、層疊的閘極結構408、穿隧氧化層410、浮動閘極412、氧化物－氮化物－氧化物層疊414、控制閘極416、源極區域422、汲極區域424及通道區域426分別對應於在第2A圖中之基板結構270內之浮動閘極記憶體單元202、基板204、上表面206、層疊的閘極結構208、穿隧氧化層210、浮動閘極212、氧化物－氮化物－氧化物層疊214、控制閘極216、源極區域222、汲極區域224及通道區域226。
如同在第4A圖中所顯示，遮罩438為位在層疊的閘極結構408之汲極側部分442之上方及位在基板404之汲極區域424之上方。遮罩438為實質上在組成及形成上類似於在第2B圖中之遮罩238。類似於第2A圖中之結構270，結構470可以包括快閃記憶體元件，譬如反或型快閃記憶體元件。此外在第4A圖中所顯示的，凹槽464為位在源極區域422之內並且具有傾斜的側壁466、底部468及深度476，該深度476顯示在基板404之底部468及上表面406之間之距離。藉由例示說明，深度476可以是在接近100.0埃至接近500.0埃之間。傾斜的側壁466相對於基板404之上表面406形成角度478。藉由例示說明，角度478可以是在接近85.0度至接近89.0度之間。凹槽464可以藉由使用自我對準的源極蝕刻製程以蝕刻移除部分在源極區域422內之基板404而形成。在該自我對準的源極蝕刻製程期間，氧化物亦從淺溝槽絕緣(shallow trench isolation，STI)區域(並未顯示於任何圖式中)移除以曝露出溝槽而準備用於後續的Vss連接植入。
此外在第4A圖中所顯示，層疊的閘極結構408為位在基板404之上並且包含穿隧氧化層410、浮動閘極412、氧化物－氮化物－氧化物層疊414及控制閘極416。再者於第4A圖中所顯示，穿隧氧化層410為位在基板404之上表面406之上之通道區域426之上方、浮動閘極412為位在穿隧氧化層410之上、氧化物－氮化物－氧化物層疊414為位在浮動閘極412之上並且控制閘極216為位在氧化物－氮化物－氧化物層疊414之上。此外在第4A圖中所顯示，源極區域422及汲極區域424分別為位在鄰接至層疊的閘極結構408之源極側壁480及汲極側壁482之基板404之內。參考第4A圖，流程圖300之步驟370之結果為藉由結構470作說明。
接續在第3圖中之步驟372及在第4B圖中之結構472，在流程圖300之步驟372處，遮罩438將移除、淺摻雜區域484及486分別形成在源極區域422及汲極區域424內及源極488為形成鄰接至凹槽464之傾斜的側壁466。遮罩438可以藉由使用如同在該項技藝中已知之適當的蝕刻製程而移除。如同在第4B圖中所顯示，淺摻雜區域484為位在凹槽464之底部468下方並且淺摻雜區域486為位在汲極區域424之內。在一個實施例中，於流程圖300之步驟372淺摻雜區域484形成在源極區域422內，並且在此製程中於後續步驟形成Vss連接區域後，在汲極區域424中形成淺摻雜區域486。此外在第4B圖中所顯示，源極488位在鄰接至凹槽464之傾斜的側壁466並且包括淺摻雜區域。淺摻雜區域484及486與源極488可以藉由使用低能量/低劑量植入而形成，以適當地植入所需數量的適當N型摻雜劑於源極區域422及汲極區域424內。參考第4B圖，流程圖300之步驟372之結果藉由結構472作說明。
接續在第3圖中之步驟374及在第4C圖中之結構474，在流程圖300之步驟374處，間隔壁490及492為形成鄰接至層疊的閘極結構408、遮罩494形成於層疊的閘極結構408之汲極側部分442與汲極區域424之上方，及Vss連接區域496形成於凹槽464之底部468下方之基板404之內。如同在第4C圖中所顯示，遮罩494為位在層疊的閘極結構408之汲極側442之上方並且在組成及形成上為實質類似於遮罩438。此外在第4C圖中所顯示，間隔壁490為位在鄰接至層疊的閘極結構408之源極側壁480並且位在鄰接至凹槽464之傾斜的側壁466及間隔壁492位在鄰接至層疊的閘極結構408之汲極側壁482。間隔壁490延伸至凹槽464之底部468。間隔壁490及492可以包括氧化矽並且可以藉由使用低壓化學氣相沉積製程或其它適當的製程以沉積均勻的氧化矽層於層疊的閘極結構408之上方而形成。該沉積均勻的氧化矽層可以藉由使用適當的蝕刻製程而“回蝕(etched back)”以形成間隔壁490及492。
再者於第4C圖中所顯示的，Vss連接區域496為位在凹槽464之底部468下方及位在源極488之下方。Vss連接區域496延伸進入淺摻雜區域484，該淺摻雜區域484連接Vss連接區域496至浮動閘極記憶體單元402之源極488。Vss連接區域496在組成及形成上為實質地類似於在第2D圖中之Vss連接區域262。類似於在第2D圖中之Vss連接區域262，Vss連接區域496形成共同源極線路，該共同源極線路經由使用以連接其它浮動閘極記憶體單元(未顯示於任何圖式中)之源極區域至共同接地。Vss連接區域496具有實質上類似於在第2D圖中之Vss連接區域262之電阻值。參考第4C圖，流程圖300之步驟374之結果為藉由結構474作說明。
在第3圖之本發明之實施例中，藉由形成具有傾斜側壁466之凹槽464，低能量/低劑量植入可以經由使用以形成源極488及淺摻雜區域484，該源極488為位在鄰接至傾斜的側壁466，該淺摻雜區域484為連接至源極488。此外，藉由使用間隔壁490以保護源極488免於經由使用以形成Vss連接區域496之高能量/高劑量植入及使用凹槽464以形成Vss連接496於源極488之下方，在第3圖中之本發明之實施例有利於減少源極488之側向延伸及擴散進入通道區域426之內。藉由減少源極488之側向延伸及擴散進入通道區域426之內，在第3圖中之本發明之實施例有利於達到在浮動閘極記憶體單元402之內之汲極引發能障降低上之減少。此外，在第3圖之本發明之實施例中，藉由使用凹槽464以定位Vss連接區域496於基板404之上表面406之下方及於源極488之下方與藉由使用間隔壁490以保護源極488，Vss連接區域496之電阻值，亦即Vss電阻值，可以藉由重摻雜Vss連接區域496而減少而不會造成在汲極引發能障降低上之不希望的增加。
因此，如同上文所討論的，在第1圖及第3圖中之本發明之實施例利用間隔壁及凹陷的Vss連接區域以達到在浮動閘極記憶體單元(譬如反或型浮動閘極快閃記憶體單元)內減少汲極引發能障降低及Vss電阻值。
從本發明之例示性的實施例之上文敘述中顯而易見的各種技術可以使用於實現本發明之概念而不會脫離本發明之範疇。再者，雖然本發明已經特別參考特定的實施例作描述，但是一般熟習該項技藝之人士將會瞭解可以在形式及細節上作改變而不會脫離本發明之精神及範疇。該描述的例示性實施例在任何方面應考量為說明的而非限定的。亦應該瞭解的是本發明並非限定於在此所描述之特定例示性的實施例，而是能夠作很多配置、修正及替換而不會脫離本發明之範疇。
因此，以上已經完成說明了具有減少之汲極引發能障降低及Vss電阻值之記憶體單元。
100．．．流程圖
170．．．步驟
172．．．步驟
174．．．步驟
176．．．步驟
202．．．浮動閘極記憶體單元
204．．．基板
206．．．上表面
208．．．層疊的閘極結構
210．．．穿隧氧化層
212．．．浮動閘極
214．．．氧化物－氮化物－氧化物層疊(ONO)
216．．．控制閘極
218．．．低能量植入摻雜區域
220．．．低能量植入摻雜區域
222．．．源極區域
224．．．汲極區域
226．．．通道區域
228．．．側向延伸及擴散邊緣
230．．．間隔壁
232．．．間隔壁
234．．．源極側壁
236．．．汲極側壁
238．．．遮罩
240．．．高能量植入摻雜區域
242．．．汲極側部分
244．．．側向延伸及擴散邊緣
246．．．凹槽
248．．．側壁
250．．．底部
252．．．深度
254．．．源極
256．．．源極接面
258．．．高能量植入摻雜區域之部分
260．．．遮罩
262．．．Vss連接區域
270．．．基板結構
272．．．基板結構
274．．．基板結構
276．．．基板結構
300．．．流程圖
370．．．步驟
372．．．步驟
374．．．步驟
402．．．浮動閘極記憶體單元
404．．．基板
406．．．上表面
408．．．層疊的閘極結構
410．．．穿隧氧化層
412．．．浮動閘極
414．．．氧化物－氮化物－氧化物層疊(ONO)
416．．．控制閘極
422．．．源極區域
424．．．汲極區域
426．．．通道區域
438．．．遮罩
442．．．汲極側部分
464．．．凹槽
466．．．傾斜側壁
468．．．底部
470．．．結構
472．．．結構
474．．．結構
476．．．深度
478．．．角度
480．．．源極側壁
482．．．汲極側壁
484．．．淺摻雜區域
486．．．淺摻雜區域
488．．．源極
490．．．間隔壁
492．．．間隔壁
494．．．遮罩
496．．．Vss連接區域
第1圖為依據本發明之一個實施例對應於例示性的方法步驟之流程圖。
第2A圖顯示依據本發明之實施例對應於在第1圖中之該流程圖之特定步驟加工晶圓之部分之橫截面圖式。
第2B圖顯示依據本發明之實施例對應於在第1圖中之該流程圖之特定步驟加工晶圓之部分之橫截面圖式。
第2C圖顯示依據本發明之實施例對應於在第1圖中之該流程圖之特定步驟加工晶圓之部分之橫截面圖式。
第2D圖顯示依據本發明之實施例對應於在第1圖中之該流程圖之特定步驟加工晶圓之部分之橫截面圖式。
第3圖為依據本發明之一個實施例對應於例示性的方法步驟之流程圖。
第4A圖顯示依據本發明之實施例對應於在第3圖中之該流程圖之特定步驟加工晶圓之部分之橫截面圖式。
第4B圖顯示依據本發明之實施例對應於在第3圖中之該流程圖之特定步驟加工晶圓之部分之橫截面圖式。
第4C圖顯示依據本發明之實施例對應於在第3圖中之該流程圖之特定步驟加工晶圓之部分之橫截面圖式。
202．．．浮動閘極記憶體單元
204．．．基板
206．．．上表面
208．．．層疊的閘極結構
210．．．穿隧氧化層
212．．．浮動閘極
214．．．氧化物－氮化物－氧化物層疊(ONO)
216．．．控制閘極
220．．．低能量植入摻雜區域
222．．．源極區域
224．．．汲極區域
226．．．通道區域
232．．．間隔壁
234．．．源極側壁
236．．．汲極側壁
242．．．汲極側部分
246．．．凹槽
248．．．側壁
250．．．底部
252．．．深度
254．．．源極
256．．．源極接面
258．．．高能量植入摻雜區域之部分
260．．．遮罩
262．．．Vss連接區域
276．．．基板結構

Claims (10)

  1. 一種用於在基板(204)上製造浮動閘極記憶體單元(202)之方法，該方法包括下列步驟：形成(172)間隔壁(230)鄰接至層疊的閘極結構(208)之源極側壁(234)，該層疊的閘極結構(208)為位在該基板(204)內之通道區域(226)之上方；形成(172)高植入能量摻雜區域(240)鄰接至在該基板(204)之源極區域(222)內之該間隔壁(230)；形成(174)凹槽(246)於該基板(204)之該源極區域(222)之內，該凹槽(246)具有側壁(248)、底部(250)及深度(252)，該凹槽(246)之該側壁(248)為位在鄰接至該浮動閘極記憶體單元(202)之源極(254)；以及形成遮罩位於該層疊的閘極結構的汲極側之上方及該浮動閘極記憶體單元的汲極區域之上方，其中，該遮罩並不位於該凹槽之上方，其中，該間隔壁(230)造成該源極(254)具有減少的側向延伸及擴散於該通道區域(226)內。
  2. 如申請專利範圍第1項之方法，更包括形成(176)Vss連接區域(262)於該凹槽(246)之該底部(250)之下方及該源極(254)之下方之步驟，該Vss連接區域(262)為連接至該源極(254)。
  3. 如申請專利範圍第1項之方法，更包括在形成(172)該間隔壁(230)鄰接至該層疊的閘極結構(208)之該源極側壁(234)之該步驟之前形成(170)低能量植入摻雜區 域(218)於該基板(204)之該源極區域(222)內之步驟。
  4. 如申請專利範圍第2項之方法，其中，該凹槽(246)允許該Vss連接區域(262)之電阻值減少而不會增加在該浮動閘極記憶體單元(202)內之汲極引發能障降低。
  5. 如申請專利範圍第1項之方法，其中，該源極(254)之該減少的側向延伸及擴散造成在該浮動閘極記憶體單元(202)內之汲極引發能障降低上之減少。
  6. 一種用於在基板(404)上製造浮動閘極記憶體單元(402)之方法，該方法包括下列步驟：形成(370)凹槽(464)於基板(404)之源極區域(422)之內，該凹槽(464)為位在鄰接至層疊的閘極結構(408)，該凹槽(464)具有傾斜的側壁(466)、底部(468)及深度(476)，該層疊的閘極結構(408)為位在該基板(404)內之通道區域(426)之上方；形成(372)該浮動閘極記憶體單元(402)之源極(488)鄰接至該凹槽(464)之該傾斜的側壁(466)；形成(374)間隔壁(490)鄰接至該層疊的閘極結構(408)及鄰接至該凹槽(464)之該傾斜的側壁(466)，該間隔壁(490)延伸至該凹槽(464)之該底部(468)；以及形成遮罩位於該層疊的閘極結構的汲極側之上方及該浮動閘極記憶體單元的汲極區域之上方，其中，該遮罩並不位於該凹槽之上方，其中，該間隔壁(490)造成該源極(488)在該通道區域(426)內具有減少的側向延伸及擴散。
  7. 如申請專利範圍第6項之方法，更包括形成(374)Vss連接區域(496)於該凹槽(464)之該底部(468)之下方及該源極(488)之下方之步驟，該Vss連接區域(496)係連接至該源極(488)。
  8. 一種位在基板(404)之上之浮動閘極記憶體單元(402)，該浮動閘極記憶體單元(402)包括：位在該基板(404)之上之層疊的閘極結構(408)，該層疊的閘極結構(408)為位在該基板(404)內之通道區域(426)之上方；形成於該基板(404)之內鄰接至該層疊的閘極結構(408)之凹槽(464)，該凹槽(464)具有傾斜的側壁(466)、底部(468)及深度(476)；位在鄰接至該凹槽(464)之該傾斜的側壁(466)及在該層疊的閘極結構(408)之下方之該浮動閘極記憶體單元(402)之源極(488)；位在鄰接至該層疊的閘極結構(408)及鄰接至該凹槽(464)之該傾斜的側壁(466)之間隔壁(490)，該間隔壁(490)延伸至該凹槽(464)之該底部(468)；以及位於該層疊的閘極結構的汲極側之上方及該浮動閘極記憶體單元的汲極區域之上方的遮罩，其中，該遮罩並不位於該凹槽之上方，其中，該間隔壁(490)造成該源極(488)在該通道區域(426)之內具有減少的側向延伸及擴散。
  9. 如申請專利範圍第8項之浮動閘極記憶體單元(402)， 更包括位在該凹槽(464)之該底部(468)之下方及該源極(488)之下方之Vss連接區域(496)，該Vss連接區域(496)為連接至該源極(488)。
  10. 如申請專利範圍第8項之浮動閘極記憶體單元(402)，其中，該源極(488)之該減少的側向延伸及擴散造成在該浮動閘極記憶體單元(402)內之汲極引發能障降低上之減少。
TW094126153A 2004-08-11 2005-08-02 具有減少汲極引發能障降低（ｄｉｂｌ）及ｖｓｓ電阻值之記憶體單元 TWI382473B (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
US10/915,771 US7170130B2 (en) 2004-08-11 2004-08-11 Memory cell with reduced DIBL and Vss resistance

Publications (2)

Publication Number Publication Date
TW200620482A TW200620482A (en) 2006-06-16
TWI382473B true TWI382473B (zh) 2013-01-11

Family

ID=34967972

Family Applications (1)

Application Number Title Priority Date Filing Date
TW094126153A TWI382473B (zh) 2004-08-11 2005-08-02 具有減少汲極引發能障降低（ｄｉｂｌ）及ｖｓｓ電阻值之記憶體單元

Country Status (7)

Country Link
US (1) US7170130B2 (zh)
EP (1) EP1782460B1 (zh)
JP (2) JP4642077B2 (zh)
KR (1) KR100838387B1 (zh)
CN (1) CN1993817B (zh)
TW (1) TWI382473B (zh)
WO (1) WO2006022907A1 (zh)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7151028B1 (en) * 2004-11-04 2006-12-19 Spansion Llc Memory cell with plasma-grown oxide spacer for reduced DIBL and Vss resistance and increased reliability
US7732877B2 (en) * 2007-04-02 2010-06-08 Taiwan Semiconductor Manufacturing Company, Ltd. Gated diode with non-planar source region
US8263458B2 (en) 2010-12-20 2012-09-11 Spansion Llc Process margin engineering in charge trapping field effect transistors
US9412598B2 (en) 2010-12-20 2016-08-09 Cypress Semiconductor Corporation Edge rounded field effect transistors and methods of manufacturing
US8999794B2 (en) * 2011-07-14 2015-04-07 Taiwan Semiconductor Manufacturing Company, Ltd. Self-aligned source and drain structures and method of manufacturing same
JP2021080098A (ja) 2019-11-22 2021-05-27 デクセリアルズ株式会社 リール部材、接着フィルム巻装体

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5502321A (en) * 1993-11-08 1996-03-26 Sharp Kabushiki Kaisha Flash memory having inclined channel
US6440801B1 (en) * 1997-01-22 2002-08-27 International Business Machines Corporation Structure for folded architecture pillar memory cell
US6635532B2 (en) * 2001-03-16 2003-10-21 Samsung Electronics Co., Ltd. Method for fabricating NOR type flash memory device

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
IT1213218B (it) 1984-09-25 1989-12-14 Ates Componenti Elettron Processo per la fabbricazione di una cella di memoria non volatile con area di ossido sottile di dimensioni molto piccole, e cella ottenuta con il processo suddetto.
JPH0812885B2 (ja) * 1987-03-03 1996-02-07 日本電気株式会社 不揮発性半導体記憶素子
JP2957283B2 (ja) * 1990-12-06 1999-10-04 株式会社東芝 不揮発性半導体記憶装置及びその製造方法及び半導体装置
JP3065164B2 (ja) * 1992-03-18 2000-07-12 富士通株式会社 半導体装置及びその製造方法
US5424233A (en) 1994-05-06 1995-06-13 United Microflectronics Corporation Method of making electrically programmable and erasable memory device with a depression
US6362504B1 (en) 1995-11-22 2002-03-26 Philips Electronics North America Corporation Contoured nonvolatile memory cell
JP3548834B2 (ja) * 1996-09-04 2004-07-28 沖電気工業株式会社 不揮発性半導体メモリの製造方法
JPH10223868A (ja) * 1997-02-12 1998-08-21 Mitsubishi Electric Corp 不揮発性半導体記憶装置及びその製造方法
JP2964993B2 (ja) * 1997-05-28 1999-10-18 日本電気株式会社 半導体記憶装置
JPH1167937A (ja) 1997-08-12 1999-03-09 Sony Corp 半導体不揮発性記憶装置およびその製造方法
JP3296415B2 (ja) * 1997-09-03 2002-07-02 日本電気株式会社 不揮発性半導体記憶装置の製造方法
JPH11145430A (ja) * 1997-11-10 1999-05-28 Nec Corp 半導体装置の製造方法
JPH11307744A (ja) * 1998-04-17 1999-11-05 Ricoh Co Ltd 半導体装置及びその製造方法
JP3246447B2 (ja) * 1998-07-21 2002-01-15 日本電気株式会社 不揮発性半導体メモリ装置の製造方法
KR100356471B1 (ko) * 1999-12-29 2002-10-18 주식회사 하이닉스반도체 플래쉬 이이피롬 셀의 제조 방법
US20020123180A1 (en) * 2001-03-01 2002-09-05 Peter Rabkin Transistor and memory cell with ultra-short gate feature and method of fabricating the same
JP2003037193A (ja) * 2001-07-25 2003-02-07 Mitsubishi Electric Corp 不揮発性半導体記憶装置およびその製造方法
US6753242B2 (en) 2002-03-19 2004-06-22 Motorola, Inc. Integrated circuit device and method therefor
JP2004055826A (ja) * 2002-07-19 2004-02-19 Renesas Technology Corp 半導体装置の製造方法
JP2004235399A (ja) * 2003-01-30 2004-08-19 Renesas Technology Corp 不揮発性半導体記憶装置
JP2006135011A (ja) * 2004-11-04 2006-05-25 Renesas Technology Corp 半導体記憶装置

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5502321A (en) * 1993-11-08 1996-03-26 Sharp Kabushiki Kaisha Flash memory having inclined channel
US6440801B1 (en) * 1997-01-22 2002-08-27 International Business Machines Corporation Structure for folded architecture pillar memory cell
US6635532B2 (en) * 2001-03-16 2003-10-21 Samsung Electronics Co., Ltd. Method for fabricating NOR type flash memory device

Also Published As

Publication number Publication date
WO2006022907A1 (en) 2006-03-02
EP1782460B1 (en) 2011-06-01
US7170130B2 (en) 2007-01-30
KR100838387B1 (ko) 2008-06-13
CN1993817B (zh) 2011-11-02
KR20070041782A (ko) 2007-04-19
JP2008509571A (ja) 2008-03-27
TW200620482A (en) 2006-06-16
JP5452441B2 (ja) 2014-03-26
US20060035431A1 (en) 2006-02-16
EP1782460A1 (en) 2007-05-09
CN1993817A (zh) 2007-07-04
JP4642077B2 (ja) 2011-03-02
JP2011049576A (ja) 2011-03-10

Similar Documents

Publication Publication Date Title
JP5806439B2 (ja) メモリセルおよびその製造方法
KR101024336B1 (ko) 비휘발성 메모리 셀 및 그의 제조방법
US7799641B2 (en) Method for forming a semiconductor device having recess channel
US20060192249A1 (en) Field effect transistors with vertically oriented gate electrodes and methods for fabricating the same
US11610909B2 (en) Processes for forming 3-dimensional horizontal NOR memory arrays
TWI382473B (zh) 具有減少汲極引發能障降低（ｄｉｂｌ）及ｖｓｓ電阻值之記憶體單元
TW201740490A (zh) 半導體裝置之製造方法
KR100564434B1 (ko) 리세스 게이트 및 그 제조 방법
TWI362114B (en) Structure and method for low vss resistance and reduced dibl in a floating gate memory cell
CN104124248B (zh) 一种抬升共源区的nor型闪存单元及其制备方法
US9466608B1 (en) Semiconductor structure having a dual-gate non-volatile memory device and methods for making same
US7151028B1 (en) Memory cell with plasma-grown oxide spacer for reduced DIBL and Vss resistance and increased reliability
CN111883537B (zh) 嵌入式镜像位sonos存储器的工艺方法
CN111883536B (zh) 嵌入式镜像位sonos存储器的工艺方法
US8901637B2 (en) Semiconductor memory device having lowered bit line resistance
KR20040036452A (ko) 모스 트랜지스터 및 그 제조방법
JP2006041101A (ja) 半導体装置及びその製造方法
JPH07106557A (ja) 半導体装置およびその製造方法
TW461051B (en) Manufacturing of shrinkable split-gate flash memory with three-sided erase electrodes
JP3641596B2 (ja) 半導体記憶装置及びその製造方法
KR100650772B1 (ko) 반도체 소자의 제조방법
JP3920383B2 (ja) ２重厚さフローティングゲート酸化物フラッシュメモリセルの製造方法
KR100929638B1 (ko) 모스펫 소자 및 그의 제조방법
KR20040049417A (ko) 비휘발성 메모리 장치 및 그 제조 방법

Legal Events

Date Code Title Description
MM4A Annulment or lapse of patent due to non-payment of fees