KR20030000906A - 플래시 메모리 소자의 제조 방법 - Google Patents
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- H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
Abstract
본 발명은 플래시 메모리 소자의 제조 방법에 관한 것으로, 드레인 영역을 노출시키는 콘택홀 형성시 오배열로 인한 콘택홀과 게이트 전극간의 공간이 좁아져 발생되는 셀의 오동작을 방지하기 위하여, 게이트전극은 보호하는 IPO막 형성후, 식각 정지층을 형성하고, 식각 정치층 상부에 평탄화막으로 PSG막 및 BPSG막을 형성한 후, 콘택홀 식각공정을 3단계로 단계적으로 실시하되, 콘택마스크를 이용한 1차 식각공정으로 평탄화막을 식각하고, 콘택마스크를 이용한 2차 식각공정으로 노출된 식각 정지층을 식각한 후, 콘택마스크를 제거하고, 콘택 스페이서용 절연막을 형성한 후, 3차 식각공정으로 콘택 스페이서용 절연막 및 IPO막을 식각하여 콘택홀을 형성하므로, 1차 식각공정시, IPO막은 식각 정치층에 의해 식각되지 않게 되고 3차 식각공정시 어느 정도 식각되기는 하지만 콘택 스페이서용 절연막에 의해 두께 마진이 충분히 확보되어 오배열로 인한 셀의 오동작을 방지할 수 있는 플래시 메모리 제조 방법을 제시한다.
Description
본 발명은 플래시 메모리 소자의 제조 방법에 관한 것으로, 특히, 드레인 영역을 노출시키는 콘택홀 형성시 오배열로 인한 콘택홀과 게이트 전극간의 공간이 좁아져 발생되는 셀의 오동작을 방지할 수 있는 플래시 메모리 소자의 제조 방법에 관한 것이다.
반도체 메모리 장치는 DRAM(dynamic random access memory) 및 SRAM(static random access memory)과 같이 시간이 지남에 따라 데이터를 잃어버리는 휘발성(volatile)이면서 데이터의 입출력이 빠른 RAM 제품과, 한번 데이터를 입력하면 그 상태를 유지할 수 있지만 데이터의 입출력이 느린 ROM(read only memory) 제품으로 크게 구분할 수 있다. 이러한 ROM 제품은 ROM, PROM(programmable ROM), EPROM(erasable PROM), 및 EEPROM(electrically EPROM)으로 분류할 수 있는데, 이 중에서 전기적 방법으로 데이터를 프로그램(program) 및 소거(erase)할 수 있는 EEPROM에 대한 수요가 증가하고 있는 추세이다. 상기한 EEPROM이나 일괄 소거 기능을 갖는 플래시 EEPROM은 플로팅 게이트와 콘트롤 게이트가 적층된 스택형 게이트구조를 갖는다.
스택형 게이트 구조의 메모리 셀은 F-N 터널링(Fowler-Nordheim tunneling)에 의해 데이터를 프로그램 및 소거하며, 반도체 기판의 상부에 터널 산화막, 플로팅 게이트, 유전체막 및 콘트롤 게이트가 적증된 구조로 형성된다. 상기 메모리 셀이 다수로 구성된 메모리 셀 어레이에는 컬럼 방향으로 일정한 간격을 갖고 다수의 메탈 비트 라인(Metal Bit Lines)들이 배치되며 상기 다수의 메탈 비트 라인과 직교하는 방향으로 다수의 워드 라인(word line)들이 배치된다. 또한, 상기 메모리 셀 어레이에는 두 개의 워드 라인마다 하나의 공통 소오스 라인(Common Source Line)이 배치된다. 상기 공통 소오스 라인은 워드 라인과 동일한 방향으로 배치되며, 다수의 공통 소오스 영역과 소오스 연결층으로 이루어진다. 상기 메탈 비트 라인은 두 개의 게이트전극 사이에 형성된 메탈 콘택홀(metal contact)을 통해 상기 드레인 영역과 연결된다.
현재 개발중인 플래시 소자에서, 상기 메탈 콘택과 게이트 전극간의 스페이스(space)를 0.17㎛정도로 하고 있어, 메모리 셀의 디자인 룰(design rule)과 공정(process) 진행상 이론적으로는 누설 전류(leakage current)등은 별 문제가 되지 않는다.
그러나, 플래시 메모리 소자의 사이클링 테스트(cycling test)시 일부의 셀에서 도 1에 도시된 SEM 사진의 "A"와 같이 누설 페일 포인트(leakage fail point)가 발견되었다. 이는, 상기 메모리 셀에서 공정상의 잘못(worst case)으로 미스 얼라인(mis-align)이 발생되어 메탈 콘택과 게이트 전극 사이의 스페이스가 디자인룰이 허용하는 범위안에서 작아진다. 이 상태에서, 메모리 셀의 프로그램 및 소거 동작을 실시하게 되면, 게이트 전극과 드레인 영역간에 인가되는 약 15V 정도의 전위차에 의한 스트레스(stress)로 인해 상기 스페이스를 이루는 막층(예를 들면, 층간 절연막 및 스페이서막)이 점점 닳아(wear-out) 없어져, 결국 이 부분을 통해 게이트 전극과 드레인 영역간에 누설 전류가 흘러 메모리 셀 동작에 오류를 야기시키게 된다.
따라서, 본 발명은 메모리 셀의 프로그램 및 소거 동작시 가해지는 높은 전위차에 의한 스트레스로 인해 메탈 콘택과 게이트전극간의 막층들이 닳아 없어 게이트 전극과 드레인 영역 사이에 누설 전류가 흐르는 것을 방지하기 위한 플래시 메모리 소자의 제조 방법를 제공하는 것에 그 목적이 있다.
도 1은 종래 기술에 따른 플래시 메모리 소자의 SEM 사진.
도 2a 내지 도 2g는 본 발명의 실시예에 따른 플래시 메모리 소자의 제조 단계별 단면도.
<도면의 주요 부분에 대한 부호의 설명>
1 : 반도체 기판 2 : 터널 산화막
3 : 플로팅 게이트 4 : 유전체막
5 : 폴리 실리콘막 6 : 텅스텐 실리사이드막
7 : 콘트롤 게이트 8 : 하드 마스크층
9 : 소오스 영역 10 : 드레인 영역
11 : 스페이서 12 : IPO막
13 : 식각 정지층 14 : 제 1 평탄화막
15 : 제 2 평탄화막 16 : 콘택 스페이서용 절연막
16a : 콘택 스페이서 17 : 콘택홀
100 : 감광막 패턴
상술한 목적을 달성하기 위해 본 발명은 반도체 기판 상부의 소정 영역에 터널 산화막, 플로팅 게이트, 유전체막 및 콘트롤 게이트를 형성하는 단계; 상기 반도체 기판 상의 소정 영역에 소오스 및 드레인 영역을 형성하는 단계; 전체 구조 상부에 층간 절연막을 형성하는 단계; 상기 층간 절연막을 식각하여 콘택홀을 형성하는 단계; 상기 콘택홀의 안쪽면에 스페이서를 형성하는 단계; 및 상기 콘택홀의 메우도록 메탈 콘택을 형성하는 단계를 포함하여 이루어진다.
또한, 본 발명은 반도체 기판 상부의 소정 영역에 터널 산화막, 플로팅 게이트, 유전체막 및 콘트롤 게이트를 형성하는 단계; 상기 반도체 기판 상에 소오스 및 드레인 영역을 형성하는 단계; 전체 구조 상부에 IPO막, 식각 정지층, 평탄화막을 순차적으로 형성하는 단계; 상기 드레인 영역에 대응되게 형성된 상기 IPO막이 노출되도록 상기 평탄화막 및 식각 정지층을 연속적으로 식각하는 단계; 전체 구조 상부에 콘택 스페이서용 절연막을 증착한 후, 상기 드레인 영역이 노출되도록 상기 콘택 스페이서용 절연막 및 IPO막을 식각하여 스페이서 및 콘택홀을 형성하는 단계; 및 상기 콘택홀을 매립하도록 메탈 콘택을 형성하는 단계를 포함하여 이루어진다.
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명한다.
도 2a 내지 도 2g는 본 발명의 실시예에 따른 플래시 메모리 소자의 제조 단계별 단면도이다.
도 2a를 참조하면, 소자 분리(Iso)공정, 웰(well)공정, 문턱 전압 조절 이온 주입(Vt adjustment implantation)공정 및 셀(cell) 공정을 일반적인 방법으로 실시하여, 반도체 기판(1) 상에 터널 산화막(2), 플로팅 게이트(3), 유전체막(4), 콘트롤 게이트(7) 및 하드 마스크층(8)이 순차적으로 적층된 스택형 게이트 구조의 셀을 형성하고, 상기 콘트롤 게이트(7)는 저항을 개선시키기 위해 폴리 실리콘막(5)과 텅스텐 실리사이드막(6)이 적층된 구조가 널리 적용되고 있다.
도 2b를 참조하면, 접합부(junction) 형성을 위한 스페이서(spacer)공정 및 소오스/드레인 이온 주입공정으로 상기 반도체 기판(1) 상에 소오스 영역(9)및 드레인 영역(10)이 형성된다. 이후, 열산화 공정을 통해 상기 스택형 구조의 측벽에는 스페이서(11)가 형성된다.
도 2c를 참조하면, 상기 스택형 게이트구조를 포함하는 전체 구조 상부에는 IPO막(12)과 식각 정지층(13)이 순차적으로 형성된다. IPO막(12)은 HTO가 1000Å 내지 1500Å정도의 두께로 형성되고, 식각 정지층(13)은 200Å 내지 300Å정도의 두께로 형성된다.
도 2d를 참조하면, 전체 구조 상부에는 상기 스택형 게이트구조를 보호하고, 전체 구조 상부를 평탄화하기 위해 제 1 평탄화막(14)과 제 2 평탄화막(15)이 순차적으로 형성된다. 제 1 평탄화막(14)은 PSG막이 1500Å 내지 3000Å 정도의 두께로 형성되고, 제 2 평탄화막(15)은 BPSG막이 8000Å 내지 10000Å정도의 두께로 형성된다.
이어서, 제 2 평탄화막(15)은 SOG 코팅 공정(약 4000Å 내지 4500Å 정도의 두께)을 포함한 소정의 평탄화 공정에 의해 평탄화된 후, 8000Å 내지 9000Å정도의 에치백 타겟(etch-back target)으로 행해지는 제 1 에치 백 공정에 의해 식각된다.
도 2e를 참조하면, 전체 구조 상부에는 광에 반응하는 감광막이 증착된 후, 노광 공정에 의해 소정의 형태로 패터닝된 감광막 패턴(100)이 형성된다. 이후, 감광막 패턴(100)을 이용하고, 질화막과 산화막간에 높은 식각 선택비를 갖는레시피(recipe)를 적용한 식각공정에 의해 식각 정지층(13)의 소정 부위가 노출되도록 제 2 평탄화막(15) 및 제 1 평탄화막(14)이 충분히 식각된다.
도 2f를 참조하면, 식각 정지층(13)은 감광막 패턴(100)을 이용한 식각공정을 연속적으로 행하여 IPO막(12)의 소정 부위가 노출되도록 식각된다. 이후, 상기 감광막 패턴(100)은 스트립공정에 의해 제거되고, 전체 구조 상부에는 콘택 스페이서용 절연막(16)이 형성되는데, 콘택 스페이서용 절연막(16)은 산화막 또는 질화막이 800Å 내지 1000Å의 두께로 형성된다.
도 2g를 참조하면, 전체 구조 상부에 제 2 에치백 공정을 행하여 드레인 영역(10)의 소정 부위가 노출되어 콘택홀(17)이 형성되도록 콘택 스페이서용 절연막(16)과 IPO막(12)이 식각된다. 이때, 제 2 에치백 공정에 의해 제 2 콘택홀(17)의 안쪽면에는 콘택 스페이서(16a)가 형성되고, IPO막(12)은 콘택 스페이서(16a)와 일 방향으로 식각되어 정렬된다.
여기서, 제 2 에치백 공정은 콘택 스페이서용 절연막(16)이 산화막으로 형성될 경우, 에치백 타겟을 3600Å 내지 4000Å정도로 하여 이루어지고, 콘택 스페이서용 절연막(16)이 질화막으로 형성될 경우, 에치백 타겟을 2000Å 내지 3000Å정도로 하여 이루어진다.
이어서, 상기 콘택홀(17)을 매립하도록 형성되는 메탈 콘택(도시되지 않음)을 포함한 이후의 공정은 일반적인 플래시 메모리 소자의 제조 방법과 동일하므로 여기서는 생략하기로 한다.
본 발명은 메탈 콘택이 형성되는 부위에 소정의 두께를 가진 스페이서를 형성함으로써, 메모리 셀의 프로그램 및 소거 동작시 가해지는 높은 전위차에 의해 상기 메탈 콘택과 게이트 전극 사이에 스페이스를 유지하기 위한 소정의 막층이 웨어 아웃되는 것을 방지할 수 있다.
더 나아가, 본 발명은 상기 스페이서를 통해 상기 메탈 콘택과 게이트 전극 사이를 소정 거리로 유지시킴으로써, 상기 게이트 전극과 드레인 영역 사이에 누설 전류가 흐르는 것을 차단하여 상기 메모리 셀의 오동작을 방지할 수 있다.
Claims (15)
- 반도체 기판 상부의 소정 영역에 터널 산화막, 플로팅 게이트, 유전체막 및 콘트롤 게이트를 형성하는 단계;상기 반도체 기판 상의 소정 영역에 소오스 및 드레인 영역을 형성하는 단계;전체 구조 상부에 층간 절연막을 형성하는 단계;상기 층간 절연막을 식각하여 콘택홀을 형성하는 단계;상기 콘택홀의 안쪽면에 스페이서를 형성하는 단계; 및상기 콘택홀의 메우도록 메탈 콘택을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 플래시 메모리 소자의 제조 방법.
- 제 1 항에 있어서,상기 층간 절연막은 IPO막, 식각 정지층, 제 1 평탄화막 및 제 2 평탄화막이 순차적으로 형성되는 것을 특징으로 하는 플래시 메모리 소자의 제조 방법.
- 제 1 항에 있어서,상기 IPO막은 HTO가 1000Å 내지 1500Å정도의 두께로 형성되는 것을 특징으로 하는 플래시 메모리 소자의 제조 방법.
- 제 1 항에 있어서,상기 식각 정지층은 200Å 내지 300Å정도의 두께로 형성되는 것을 특징으로 하는 플래시 메모리 소자의 제조 방법.
- 제 1 항에 있어서,상기 제 1 평탄화막은 PSG가 1500Å 내지 3000Å정도의 두께로 형성되는 것을 특징으로 하는 플래시 메모리 소자의 제조 방법.
- 제 1 항에 있어서,상기 제 2 평탄화막은 BPSG가 8000Å 내지 10000Å정도의 두께로 증착된 후, 그 상부에 SOG를 4000Å 내지 4500Å정도의 두께로 코팅하고, 에치백 타겟을 8000Å 내지 9000Å정도로 에치백 공정을 행하여 형성되는 것을 특징으로 하는 플래시 메모리 소자의 제조 방법.
- 제 1 항에 있어서,상기 스페이서는 산화막이 800Å 내지 1000Å정도의 두께로 형성된 후, 에치 백 타겟을 3600Å 내지 4000Å정도로 에치백 공정을 행하여 형성되는 것을 특징으로 하는 플래시 메모리 소자의 제조 방법.
- 제 1 항에 있어서,상기 스페이서는 질화막이 800Å 내지 1000Å정도의 두께로 형성된 후, 에치 백 타겟을 2000Å 내지 3000Å정도로 에치백 공정을 행하여 형성되는 것을 특징으로 하는 플래시 메모리 소자의 제조 방법.
- 반도체 기판 상부의 소정 영역에 터널 산화막, 플로팅 게이트, 유전체막 및 콘트롤 게이트를 형성하는 단계;상기 반도체 기판 상에 소오스 및 드레인 영역을 형성하는 단계;전체 구조 상부에 IPO막, 식각 정지층, 평탄화막을 순차적으로 형성하는 단계;상기 드레인 영역에 대응되게 형성된 상기 IPO막이 노출되도록 상기 평탄화막 및 식각 정지층을 연속적으로 식각하는 단계;전체 구조 상부에 콘택 스페이서용 절연막을 증착한 후, 상기 드레인 영역이노출되도록 상기 콘택 스페이서용 절연막 및 IPO막을 식각하여 스페이서 및 콘택홀을 형성하는 단계; 및상기 콘택홀을 매립하도록 메탈 콘택을 형성하는 단계를 포함하여 이루어진 것을 특징으로 하는 플래시 메모리 소자의 제조 방법.
- 제 9 항에 있어서,상기 IPO막은 HTO가 1000Å 내지 1500Å정도의 두께로 형성되는 것을 특징으로 하는 플래시 메모리 소자의 제조 방법.
- 제 9 항에 있어서,상기 식각 정지층은 200Å 내지 300Å정도의 두께로 형성되는 것을 특징으로 하는 플래시 메모리 소자의 제조 방법.
- 제 9 항에 있어서,상기 평탄화막은 PSG가 1500Å 내지 3000Å정도의 두께로 형성되며, 그 상부에 BPSG가 8000Å 내지 10000Å정도의 두께로 증착되고, 그 상부에 SOG를 4000Å 내지 4500Å정도의 두께로 코팅하고, 에치백 타겟을 8000Å 내지 9000Å정도로 에치백 공정을 행하여 형성되는 것을 특징으로 하는 플래시 메모리 소자의 제조 방법.
- 제 9 항에 있어서,상기 콘택 스페이서용 절연막은 산화막 또는 질화막이 800Å 내지 1000Å정도의 두께로 형성되는 것을 특징으로 하는 플래시 메모리 소자의 제조 방법.
- 제 9 항 또는 제 13 항에 있어서,상기 스페이서는 상기 콘택 스페이서용 절연막이 산화막으로 형성될 경우, 에치백 타겟을 3600Å 내지 4000Å정도로 에치백 공정을 행하여 형성되는 것을 특징으로 하는 플래시 메모리 소자의 제조 방법.
- 제 9 항 또는 제 13 항에 있어서,상기 스페이서는 상기 콘택 스페이서용 절연막이 질화막으로 형성될 경우, 에치백 타겟을 2000Å 내지 3000Å정도로 에치백 공정을 행하여 형성되는 것을 특징으로 하는 플래시 메모리 소자의 제조 방법.
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| KR100884979B1 (ko) * | 2007-11-22 | 2009-02-23 | 주식회사 동부하이텍 | 플래시 메모리 소자의 제조방법 |
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- 2001-06-27 KR KR1020010037169A patent/KR20030000906A/ko not_active Application Discontinuation
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