CN101673714A

CN101673714A - 闪存单元制造工艺

Info

Publication number: CN101673714A
Application number: CN200910194435A
Authority: CN
Inventors: 曹子贵; 张博; 张�雄; 顾靖
Original assignee: Shanghai Huahong Grace Semiconductor Manufacturing Corp
Current assignee: Shanghai Huahong Grace Semiconductor Manufacturing Corp
Priority date: 2009-08-21
Filing date: 2009-08-21
Publication date: 2010-03-17

Abstract

本发明提供一种闪存单元的制造工艺，闪存单元的硅衬底上具有器件层，器件层中开设有凹槽以暴露出硅衬底表面。凹槽的侧壁上覆盖有氧化硅侧墙，氧化硅侧墙与凹槽底部未被氧化硅侧墙覆盖的部分硅衬底合围形成开口。该制造工艺包括以下步骤：在开口内以及器件层表面淀积无掺杂多晶硅；研磨无掺杂多晶硅至器件层上表面；对无掺杂多晶硅进行离子注入；执行退火处理。本发明提出的闪存单元的制造工艺，直接接触硅衬底时注入的多晶硅为无掺杂多晶硅，由于其中不含其它离子，因此不会向硅衬底中的源漏结进行离子扩散而影响源漏结的稳定性。

Description

闪存单元制造工艺

技术领域

本发明涉及一种半导体制作工艺流程，更涉及一种提高源漏结稳定性的闪存存储器件制造工艺。

背景技术

图1a～1j所示为目前技术中闪存单元的部分制作工艺，在半导体衬底11上依次形成有多晶硅浮栅层13、多晶硅控制层14、氮化硅层15和抗蚀剂16。氧化硅层12分别位于衬底11和多晶硅浮栅层13之间以及多晶硅浮栅层13与多晶硅控制层14之间，用来对这些层进行电性隔离。

对抗蚀剂16进行图形曝光，在其上形成图形状凹槽，图1a所示为晶片的部分剖视图。

图1b所示为对未被抗蚀剂16覆盖的氮化硅层15进行刻蚀，停止在多晶硅控制层14上，以形成凹槽。

图1c所示为除去抗蚀剂16之后，在凹槽内以及氮化硅层15表面上淀积均匀厚度的氧化硅层。

图1d所示为刻蚀氧化硅层，去除氮化硅层15表面的氧化硅以及凹槽内的大部分氧化硅。由于如图1c所示的刻蚀厚度为从氧化硅层的上表面以一定的厚度均匀刻蚀，因此，沿氮化硅层15的两侧壁，即凹槽的两侧壁，会在刻蚀之后遗留有一定量的氧化硅，形成氧化硅侧墙17，氧化硅侧墙17之间暴露出部分多晶硅控制层14表面。

图1e所示为自上而下对未被氧化硅侧墙覆盖的凹槽底部的多晶硅控制层14、多晶硅浮栅层13及两层氧化硅层12进行刻蚀，停止在硅衬底11上方，以形成开口。

图1f所示为在氧化硅侧墙与硅衬底11所形成的开口内以及氮化硅层15表面上，再次淀积均匀厚度的氧化硅层，起到隔离各个器件层的作用。

图1g所示为再次刻蚀氧化硅层，去除氮化硅层15表面的氧化硅以及开口内的大部分氧化硅，直至露出硅衬底11的上表面。此时，各个器件层的周边就具有了氧化硅侧墙18对其进行隔离。

图1h所示为对器件进行离子植入，尤其是对未被氧化硅覆盖的部分硅衬底11进行离子植入，在硅衬底11的表面以下形成源漏结19。

图1i所示为在上述结构表面淀积多晶硅20，以填充氧化硅层18之间的开口。为了达到表面平整，通常多晶硅20的厚度会高于氧化硅层18的厚度。

图1j所示为通过对多晶硅20的研磨，达到表面平整的效果。至于图1j中的氧化硅层18和多晶硅20的表面高度的差异，则是因研磨剂对于各种物质的研磨速率的不同而导致的。

当前技术存在的问题在于：

为了提高多晶硅20的电性能，例如是减小导线的电阻，目前的技术中多晶硅20是已经掺杂了其他离子的材料，这种掺杂了其他离子的多晶硅20，在后续的工艺中，多晶硅20中的离子发生扩散，导致硅衬底11中会有少量离子的存在，这些离子会直接扩散到硅衬底11的源漏结19中。

而随着闪存存储器件迈向更高的工艺节点，闪存单元尺寸逐渐缩小，源漏结19的结深也逐渐缩小，任何外来离子的扩散都会导致器件结形状的改变，由于这种外来离子的扩散无法加以控制，引起产品在量产后电性能参数的参差不齐，从而影响量产产品的良率。

在图1i所示的多晶硅的淀积过程中，多晶硅中掺杂的离子极有可能进入硅衬底11的源漏结19中，而造成源漏结19的不稳定。

发明内容

本发明提出一种在闪存单元制作过程中减少源漏结离子侵入的方法，能够解决上述问题。

为了达到上述目的，本发明提供一种闪存单元的制造工艺，闪存单元的硅衬底上具有器件层，器件层中开设有凹槽以暴露出硅衬底表面。凹槽的侧壁上覆盖有氧化硅侧墙，氧化硅侧墙与凹槽底部未被氧化硅侧墙覆盖的部分硅衬底合围形成开口。该制造工艺包括以下步骤：在开口内以及器件层表面淀积无掺杂多晶硅；研磨无掺杂多晶硅至器件层上表面；对无掺杂多晶硅进行离子注入；执行退火处理。

可选的，其中所述凹槽底部露出部分硅衬底中形成有源漏结。

可选的，其中所述源漏结是露出的部分硅衬底进行离子植入而形成的。

可选的，所述器件层包括依次形成于硅衬底之上的层叠结构、多晶硅控制层和氮化硅层，所述层叠结构由两层氧化硅层及位于该两层氧化硅层中间的多晶硅浮栅层构成。

可选的，所述凹槽具有“T”型截面，所述氮化硅层中的凹槽宽度大于层叠结构及多晶硅控制层中的凹槽宽度。

可选的，其中对无掺杂多晶硅进行离子注入步骤中，注入的为磷离子或砷离子。

本发明提出的闪存单元的制造工艺，直接接触硅衬底时注入的多晶硅为无掺杂多晶硅，由于其中不含其它离子，因此不会向硅衬底中的源漏结进行离子扩散。同时，为了保证多晶硅的电性能，在无掺杂多晶硅淀积完成后，向无掺杂多晶硅上表面注入离子，并进行退火处理，使得离子能够均匀分布在多晶硅中，而不扩散至源漏结中。

附图说明

图1a～1j所示为目前技术中闪存单元的部分制作工艺；

图2a～图2c所示为本发明较佳实施例中对闪存单元处理工艺过程中的结构示意图；

图3所示为本发明较佳实施例中对闪存单元处理的工艺步骤。

具体实施方式

本实施例在淀积多晶硅(背景技术中如图1i所示)的步骤之前，均与背景技术中的工艺一致，所得到的器件结构也一致：其步骤依次为：

在半导体衬底110上依次形成有层叠结构(由两层氧化硅层120及位于其中间的多晶硅浮栅层130构成)、多晶硅控制层140、氮化硅层150；对氮化硅层150进行刻蚀，停止在多晶硅控制层140上，形成凹槽；在凹槽内以及氮化硅层150表面上淀积均匀厚度的氧化硅层；刻蚀氧化硅层，停止在多晶硅控制层140上，遗留的氧化硅形成氧化硅侧墙，露出部分的多晶硅控制层140；以遗留的氧化硅侧墙形成的开口，自上而下对其下方的多晶硅控制层140及层叠结构进行刻蚀，停止在硅衬底110上方，形成开口；二次淀积均匀厚度的氧化硅层，并通过刻蚀去除开口内的部分氧化硅，形成覆盖于氮化硅层150、多晶硅控制层140及层叠结构侧壁上的氧化硅侧墙180，侧墙180之间露出部分硅衬底110；通过离子植入，在氧化硅侧墙180之间的硅衬底110下方的相应位置形成源漏结190。

至此，器件层220依次包括形成于硅衬底110之上的层叠结构、多晶硅控制层140和氮化硅层150，所谓的层叠结构由两层氧化硅层120及位于该两层氧化硅层120中间的多晶硅浮栅层130构成。

凹槽则具有“T”型截面，氮化硅层150中的凹槽宽度大于层叠结构及多晶硅控制层140中的凹槽宽度。

为了方便说明，在后续对于本发明实施例的说明中，将在硅衬底110上形成的氧化硅层120、多晶硅浮栅层130、多晶硅控制层140以及氮化硅层150集合称为器件层220。

为了更了解本发明的技术内容，特举具体实施例并配合所附图式说明如下。

请结合参考图2a～2c以及图3。

硅衬底110上具有器件层220，器件层220上具有凹槽，凹槽底部露出的硅衬底110表面下方具有源漏结190。器件层220的凹槽侧壁覆盖有氧化硅侧墙180，氧化硅侧墙180与凹槽底部未被氧化硅侧墙180覆盖的部分硅衬底110合围形成开口。

本发明中的技术方案首先执行如图3的步骤S301，对如图1h所示的器件结构进行无掺杂多晶硅淀积。图2a所示为将无掺杂多晶硅210淀积至由硅衬底110和氧化硅侧墙180所构成的开口内。为了达到表面平整，通常无掺杂多晶硅210的厚度会高于氧化硅层180的厚度。

此处，无掺杂多晶硅210内尚未掺杂任何离子，因此，不会造成源结190内离子纯度和含量的变化。

接着，执行如图3中步骤S302，研磨无掺杂多晶硅至氮化硅层上表面。图2b所示为通过对无掺杂多晶硅210的研磨，达到表面平整的效果。至于图2b中的氧化硅层180和无掺杂多晶硅210的表面高度的差异，则是因应研磨剂对于各种物质的研磨速率的不同而导致的。

再次，执行如图3中步骤S303，对无掺杂多晶硅210进行离子注入。图2c所示为对无掺杂多晶硅210进行离子注入处理。由于无掺杂多晶硅210周围的氧化硅层180起到的是电性隔离的效果；氮化硅层150起到的是支撑的作用，因此，步骤S303所执行的离子注入工序，对氧化硅层180和氮化硅层150并没有影响。

为了提升无掺杂多晶硅210的电性能，此处掺杂的离子可以是磷离子或砷离子等多电子的离子。

对无掺杂多晶硅210进行离子注入后，离子自无掺杂多晶硅210的上表面而下含量会逐渐减少，至无掺杂多晶硅210与硅衬底110之间的位置离子含量已经非常少，更加不会轻易地扩散至硅衬底110的源漏结190中。

本发明中，可以针对欲形成的多晶硅材料所具有的离子浓度，控制离子注入的能量及浓度，从而形成与具有预先掺杂的离子相同电性能的多晶硅。

最后，执行图3中步骤S304，对闪存单元进行退火处理，使得离子在无掺杂多晶硅210中扩散均匀，较好地调节无掺杂多晶硅210的电性能。

虽然本发明已以较佳实施例揭露如上，然其并非用以限定本发明。本发明所属技术领域中具有通常知识者，在不脱离本发明的精神和范围内，当可作各种的更动与润饰。因此，本发明的保护范围当视权利要求书所界定者为准。

Claims

1.一种闪存单元的制造工艺，闪存单元的硅衬底上具有器件层，器件层中开设有凹槽以暴露出硅衬底表面，所述凹槽的侧壁上覆盖有氧化硅侧墙，所述氧化硅侧墙与凹槽底部未被氧化硅侧墙覆盖的部分硅衬底合围形成开口，其特征是该制造工艺包括以下步骤：

在所述开口内以及器件层表面淀积无掺杂多晶硅；

研磨无掺杂多晶硅至器件层上表面；

对无掺杂多晶硅进行离子注入；

执行退火处理。

2.根据权利要求1所述的闪存单元的制造工艺，其特征是，其中所述凹槽底部露出的部分硅衬底表面下方形成有源漏结。

3.根据权利要求2所述的闪存单元的制造工艺，其特征是，其中所述源漏结是对露出的部分硅衬底进行离子植入而形成的。

4.根据权利要求1所述的闪存单元的制造工艺，其特征是，其中所述器件层包括依次形成于硅衬底之上的层叠结构、多晶硅控制层和氮化硅层，所述层叠结构由两层氧化硅层及位于该两层氧化硅层中间的多晶硅浮栅层构成。

5.根据权利要求4所述的闪存单元的制造工艺，其特征是，其中所述凹槽具有“T”型截面，所述氮化硅层中的凹槽宽度大于层叠结构及多晶硅控制层中的凹槽宽度。

6.根据权利要求1所述的闪存单元的制造工艺，其特征是，其中对无掺杂多晶硅进行离子注入步骤中，注入的为磷离子或砷离子。