JPH0799195A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0799195A JPH0799195A JP24004993A JP24004993A JPH0799195A JP H0799195 A JPH0799195 A JP H0799195A JP 24004993 A JP24004993 A JP 24004993A JP 24004993 A JP24004993 A JP 24004993A JP H0799195 A JPH0799195 A JP H0799195A
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- Japan
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- interlayer insulating
- insulating film
- film
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Abstract
(57)【要約】
【目的】 半導体装置の配線などによる段差を効率よく
平坦にすることができるグローバル平坦化法を提供する
ことにある。 【構成】 シリコン基板１上に形成された配線３や蓄積
容量部４などによる段差上に層間絶縁膜５を形成した
後、塗布膜７を全体が平坦になるよう塗布し、不純物を
注入して、不純物の注入された層６を段差の高いメモリ
セル上に選択的に形成する。塗布膜７を剥離した後、気
相フッ酸などによるエッチング方法で、不純物注入層６
を選択エッチングすることでグローバル平坦化する。
平坦にすることができるグローバル平坦化法を提供する
ことにある。 【構成】 シリコン基板１上に形成された配線３や蓄積
容量部４などによる段差上に層間絶縁膜５を形成した
後、塗布膜７を全体が平坦になるよう塗布し、不純物を
注入して、不純物の注入された層６を段差の高いメモリ
セル上に選択的に形成する。塗布膜７を剥離した後、気
相フッ酸などによるエッチング方法で、不純物注入層６
を選択エッチングすることでグローバル平坦化する。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置の製造方法
に関し、特に層間絶縁膜を平坦化する方法に関する。
に関し、特に層間絶縁膜を平坦化する方法に関する。
【０００２】
【従来の技術】従来、半導体装置の製造工程における段
差の平坦化法としては、塗布膜を塗布しエッチングする
方法，不純物をイオン注入してエッチングする方法があ
った。
差の平坦化法としては、塗布膜を塗布しエッチングする
方法，不純物をイオン注入してエッチングする方法があ
った。
【０００３】塗布膜を用いる方法としては、例えば、図
２に示した方法がある。ＤＲＡＭなどの記憶素子を例に
とると、図２（ａ）のように、半導体基板１上に、素子
分離酸化膜２，ゲート配線３，蓄積容量部４を形成する
と、層間絶縁膜５に段差ができる。この段差を平坦にす
るため、有機シリカなどの塗布膜８を塗布し、これをウ
ェット又はドライエッチングにより塗布膜及び層間絶縁
膜の一部をエッチバックして平坦化していた。
２に示した方法がある。ＤＲＡＭなどの記憶素子を例に
とると、図２（ａ）のように、半導体基板１上に、素子
分離酸化膜２，ゲート配線３，蓄積容量部４を形成する
と、層間絶縁膜５に段差ができる。この段差を平坦にす
るため、有機シリカなどの塗布膜８を塗布し、これをウ
ェット又はドライエッチングにより塗布膜及び層間絶縁
膜の一部をエッチバックして平坦化していた。
【０００４】イオン注入を用いる方法としては、例え
ば、特開平４−１６２４２５号公報に記載されている方
法がある。図３（ａ）に示すように、層間絶縁膜５を形
成した後、斜めイオン注入により不純物を注入する。こ
の際、注入の角度を適当に選べば、段差の凹部には、不
純物を注入しないようにすることができる。さらに、図
３（ｂ）に示すように不純物が注入された不純物注入層
６及び層間絶縁膜５の一部をドライ又はウェットエッチ
ングによりエッチバックする。不純物が注入された層６
は、注入されていない部分と比べてエッチング速度が速
く、不純物の注入された層６の凸部を選択的にエッチン
グすることで平坦化する。
ば、特開平４−１６２４２５号公報に記載されている方
法がある。図３（ａ）に示すように、層間絶縁膜５を形
成した後、斜めイオン注入により不純物を注入する。こ
の際、注入の角度を適当に選べば、段差の凹部には、不
純物を注入しないようにすることができる。さらに、図
３（ｂ）に示すように不純物が注入された不純物注入層
６及び層間絶縁膜５の一部をドライ又はウェットエッチ
ングによりエッチバックする。不純物が注入された層６
は、注入されていない部分と比べてエッチング速度が速
く、不純物の注入された層６の凸部を選択的にエッチン
グすることで平坦化する。
【０００５】
【発明が解決しようとする課題】上述した従来の方法で
は、以下のような問題がある。図２に示した例では、塗
布膜８と層間絶縁膜５のエッチバックがチップ全体で一
様に進行するため、メモリセル部の層間絶縁膜５の膜厚
ａと周辺回路部の層間絶縁膜５の膜厚ｂは常に等しく、
段差ｃは小さくならない。また、エッチバック量の制御
が困難であり、過剰にエッチングしてしまうと、蓄積容
量部４やゲート配線３が露出する。さらに、塗布膜８が
段差凹部のくぼみに残り、後工程でガスが発生するなど
の問題もある。
は、以下のような問題がある。図２に示した例では、塗
布膜８と層間絶縁膜５のエッチバックがチップ全体で一
様に進行するため、メモリセル部の層間絶縁膜５の膜厚
ａと周辺回路部の層間絶縁膜５の膜厚ｂは常に等しく、
段差ｃは小さくならない。また、エッチバック量の制御
が困難であり、過剰にエッチングしてしまうと、蓄積容
量部４やゲート配線３が露出する。さらに、塗布膜８が
段差凹部のくぼみに残り、後工程でガスが発生するなど
の問題もある。
【０００６】図３に示した例では、斜めイオン注入によ
り注入域の選択を行っているので、凸部の影になる凹部
には不純物が注入されないが、凸部の影にならないよう
な段差には不純物が注入される。すなわち、チップ全体
で見た場合、図２の例と同様に、メモリセル部の層間絶
縁膜厚ａと周辺回路部の層間絶縁膜厚ｂは、ほぼ等し
い。したがって、これらの方法ではチップ全体にわたる
グローバルな平坦化はできない。
り注入域の選択を行っているので、凸部の影になる凹部
には不純物が注入されないが、凸部の影にならないよう
な段差には不純物が注入される。すなわち、チップ全体
で見た場合、図２の例と同様に、メモリセル部の層間絶
縁膜厚ａと周辺回路部の層間絶縁膜厚ｂは、ほぼ等し
い。したがって、これらの方法ではチップ全体にわたる
グローバルな平坦化はできない。
【０００７】本発明の目的は、層間絶縁膜５のエッチバ
ック量を制御し、効率よくグローバル平坦化できる半導
体装置の製造方法を提供することにある。
ック量を制御し、効率よくグローバル平坦化できる半導
体装置の製造方法を提供することにある。
【０００８】
【課題を解決するための手段】前記目的を達成するた
め、本発明に係る半導体装置の製造方法は、層間絶縁膜
堆積工程と、塗布膜形成工程と、不純物注入工程と、平
坦化工程とを有し、層間絶縁膜の表面段差を平坦化する
半導体装置の製造方法であって、層間絶縁膜堆積工程
は、半導体装置の配線上に層間絶縁膜を堆積する工程で
あり、塗布膜形成工程は、層間絶縁膜上に塗布膜を塗布
し、該層間絶縁膜の表面段差を平坦化する工程であり、
不純物注入工程は、塗布膜が薄い部分の層間絶縁膜中に
のみ到達するようなエネルギーで不純物を注入する工程
であり、平坦化工程は、塗布膜を剥離し、不純物が注入
された領域のエッチング速度が大きいエッチング方法を
用いて、層間絶縁膜に注入形成された不純物注入層を選
択的にエッチングし、段差を平坦化する工程である。
め、本発明に係る半導体装置の製造方法は、層間絶縁膜
堆積工程と、塗布膜形成工程と、不純物注入工程と、平
坦化工程とを有し、層間絶縁膜の表面段差を平坦化する
半導体装置の製造方法であって、層間絶縁膜堆積工程
は、半導体装置の配線上に層間絶縁膜を堆積する工程で
あり、塗布膜形成工程は、層間絶縁膜上に塗布膜を塗布
し、該層間絶縁膜の表面段差を平坦化する工程であり、
不純物注入工程は、塗布膜が薄い部分の層間絶縁膜中に
のみ到達するようなエネルギーで不純物を注入する工程
であり、平坦化工程は、塗布膜を剥離し、不純物が注入
された領域のエッチング速度が大きいエッチング方法を
用いて、層間絶縁膜に注入形成された不純物注入層を選
択的にエッチングし、段差を平坦化する工程である。
【０００９】また、前記層間絶縁膜として不純物を含有
しない膜を用い、不純物注入層のエッチング速度が大き
いエッチング方法として、気相フッ酸による選択エッチ
ングを用いるものである。
しない膜を用い、不純物注入層のエッチング速度が大き
いエッチング方法として、気相フッ酸による選択エッチ
ングを用いるものである。
【００１０】
【作用】本発明において、層間絶縁膜のエッチングは、
段差の高い部分だけに形成された不純物注入層で選択的
に進行させるため、効率よく平坦化が行われる。また、
層間絶縁膜のエッチング量は、不純物のドーズ量とエネ
ルギーによって制御することができ、層間絶縁膜の過剰
なエッチバックを防ぐことができる。
段差の高い部分だけに形成された不純物注入層で選択的
に進行させるため、効率よく平坦化が行われる。また、
層間絶縁膜のエッチング量は、不純物のドーズ量とエネ
ルギーによって制御することができ、層間絶縁膜の過剰
なエッチバックを防ぐことができる。
【００１１】
【実施例】次に、本発明について図面を参照し説明す
る。
る。
【００１２】（実施例１）図１は、本発明の実施例１に
おける半導体装置の平坦化法を示した断面図である。図
１において、１はシリコン基板，２は素子分離酸化膜，
３はゲート配線，４は蓄積容量部，５は層間絶縁膜，６
は不純物が注入された層間絶縁膜，７はフォトレジスト
などの有機膜を示す。
おける半導体装置の平坦化法を示した断面図である。図
１において、１はシリコン基板，２は素子分離酸化膜，
３はゲート配線，４は蓄積容量部，５は層間絶縁膜，６
は不純物が注入された層間絶縁膜，７はフォトレジスト
などの有機膜を示す。
【００１３】図１（ａ）に示したように、シリコン基板
１上に形成された素子分離酸化膜２やゲート配線３や蓄
積容量部４による段差上に、ボロンやリンを含有するシ
リコン酸化膜（ＢＰＳＧ膜）などの層間絶縁膜５を堆積
する。ＢＰＳＧ膜５は、気相成長法などによる方法で堆
積する。この段階では、蓄積容量部４のあるメモリセル
部と蓄積容量部のない周辺回路では大きな段差が存在す
る。
１上に形成された素子分離酸化膜２やゲート配線３や蓄
積容量部４による段差上に、ボロンやリンを含有するシ
リコン酸化膜（ＢＰＳＧ膜）などの層間絶縁膜５を堆積
する。ＢＰＳＧ膜５は、気相成長法などによる方法で堆
積する。この段階では、蓄積容量部４のあるメモリセル
部と蓄積容量部のない周辺回路では大きな段差が存在す
る。
【００１４】次にフォトレジストなどの塗布膜７を層間
絶縁膜５の段差が平坦になるように塗布する。塗布膜７
としては、フォトレジスト膜以外にも有機シリカや無機
シリカなどを用いてよい。
絶縁膜５の段差が平坦になるように塗布する。塗布膜７
としては、フォトレジスト膜以外にも有機シリカや無機
シリカなどを用いてよい。
【００１５】その後、リン，ボロン，ヒ素などの不純物
を塗布膜７上から注入する。この際、塗布膜７の厚い周
辺回路部では、注入された不純物が塗布膜７中で止ま
り、塗布膜７の薄いメモリセル部では、不純物が層間絶
縁膜５にまで到達するような加速エネルギーを選択し、
メモリセル部の層間絶縁膜５に不純物の注入された不純
物注入層６を選択的に形成する。
を塗布膜７上から注入する。この際、塗布膜７の厚い周
辺回路部では、注入された不純物が塗布膜７中で止ま
り、塗布膜７の薄いメモリセル部では、不純物が層間絶
縁膜５にまで到達するような加速エネルギーを選択し、
メモリセル部の層間絶縁膜５に不純物の注入された不純
物注入層６を選択的に形成する。
【００１６】塗布膜７を剥離した後、フッ酸で層間絶縁
膜５をエッチングする。フッ酸によるエッチング速度
は、不純物が注入されている層６の部分では速く、注入
されていない部分では遅いので、メモリセル部の不純物
が注入された層６と層間絶縁膜５の一部が選択的にエッ
チングされ、メモリセル上の層間膜厚ａを周辺回路上の
層間膜厚ｂより薄くすることが可能である。すなわち、
段差ｃを効率的に小さくすることができる。
膜５をエッチングする。フッ酸によるエッチング速度
は、不純物が注入されている層６の部分では速く、注入
されていない部分では遅いので、メモリセル部の不純物
が注入された層６と層間絶縁膜５の一部が選択的にエッ
チングされ、メモリセル上の層間膜厚ａを周辺回路上の
層間膜厚ｂより薄くすることが可能である。すなわち、
段差ｃを効率的に小さくすることができる。
【００１７】不純物注入層６の選択エッチング方法とし
ては、ドライエッチングや化学機械的研磨による方法で
も同様の効果がある。
ては、ドライエッチングや化学機械的研磨による方法で
も同様の効果がある。
【００１８】（実施例２）次に本発明の実施例２を説明
する。本発明の実施例２において、シリコン基板１上に
素子分離酸化膜２，ゲート配線３，蓄積容量部４を形成
するのは、実施例１と同様である。
する。本発明の実施例２において、シリコン基板１上に
素子分離酸化膜２，ゲート配線３，蓄積容量部４を形成
するのは、実施例１と同様である。
【００１９】実施例２では、層間絶縁膜５をボロンやリ
ンを含有しないノンドープシリコン酸化膜により形成す
る。ノンドープシリコン酸化膜は、気相成長法などで堆
積する。その後、実施例１と同様の方法により塗布膜７
を塗布し、リンなどの不純物を注入して、メモリセル部
に不純物注入層６を選択的に形成する。
ンを含有しないノンドープシリコン酸化膜により形成す
る。ノンドープシリコン酸化膜は、気相成長法などで堆
積する。その後、実施例１と同様の方法により塗布膜７
を塗布し、リンなどの不純物を注入して、メモリセル部
に不純物注入層６を選択的に形成する。
【００２０】次に、不純物注入層６をエッチングする
際、気相フッ酸を用いる。実施例１で用いたフッ酸溶液
やドライエッチング法によるエッチングでは、不純物ド
ープ酸化膜のエッチング速度をノンドープ酸化膜の２〜
３倍程度に大きくすることしかできないが、気相フッ酸
を用たエッチングでは、不純物ドープ酸化膜とノンドー
プ酸化膜とのエッチング速度が大きく違う。例えば、リ
ンを２ｍｏｌ％程度含有する酸化膜は、１００〜２００
ｎｍ／分のエッチング速度であるのに対し、ノンドープ
酸化膜はほとんどエッチングされない。したがって、不
純物が注入されていない領域や不純物が到達していない
部分の層間絶縁膜５は、ほとんどエッチングされない。
すなわち、不純物注入のエネルギーを適当に選び、不純
物がゲート配線３や蓄積容量部４に到達しないようにす
ることで、過剰なエッチングを施しても蓄積容量部４や
ゲート配線３が露出することがない。
際、気相フッ酸を用いる。実施例１で用いたフッ酸溶液
やドライエッチング法によるエッチングでは、不純物ド
ープ酸化膜のエッチング速度をノンドープ酸化膜の２〜
３倍程度に大きくすることしかできないが、気相フッ酸
を用たエッチングでは、不純物ドープ酸化膜とノンドー
プ酸化膜とのエッチング速度が大きく違う。例えば、リ
ンを２ｍｏｌ％程度含有する酸化膜は、１００〜２００
ｎｍ／分のエッチング速度であるのに対し、ノンドープ
酸化膜はほとんどエッチングされない。したがって、不
純物が注入されていない領域や不純物が到達していない
部分の層間絶縁膜５は、ほとんどエッチングされない。
すなわち、不純物注入のエネルギーを適当に選び、不純
物がゲート配線３や蓄積容量部４に到達しないようにす
ることで、過剰なエッチングを施しても蓄積容量部４や
ゲート配線３が露出することがない。
【００２１】
【発明の効果】以上詳述したように本発明によれば、段
差の高い部分の層間絶縁膜だけ選択的にエッチングする
ので、効率よく平坦化を進めることができる。また、不
純物注入のドーズ量とエネルギーを制御することによ
り、層間絶縁膜のエッチバックを制御することができる
ので、過剰なエッチングで配線の絶縁不良が起こるなど
の問題をなくすことができる。
差の高い部分の層間絶縁膜だけ選択的にエッチングする
ので、効率よく平坦化を進めることができる。また、不
純物注入のドーズ量とエネルギーを制御することによ
り、層間絶縁膜のエッチバックを制御することができる
ので、過剰なエッチングで配線の絶縁不良が起こるなど
の問題をなくすことができる。
【図１】本発明における実施例に係る半導体装置の製造
方法を説明する断面図である。
方法を説明する断面図である。
【図２】従来例を説明する断面図である。
【図３】従来例を説明する断面図である。
１ シリコン基板 ２ 素子分離酸化膜 ３ ゲート配線 ４ 蓄積容量部 ５ 層間絶縁膜 ６ 不純物の注入された層間絶縁膜層 ７ フォトレジストなどの塗布膜 ８ 有機シリカなどの塗布膜
Claims (2)
- 【請求項１】 層間絶縁膜堆積工程と、塗布膜形成工程
と、不純物注入工程と、平坦化工程とを有し、層間絶縁
膜の表面段差を平坦化する半導体装置の製造方法であっ
て、 層間絶縁膜堆積工程は、半導体装置の配線上に層間絶縁
膜を堆積する工程であり、 塗布膜形成工程は、層間絶縁膜上に塗布膜を塗布し、該
層間絶縁膜の表面段差を平坦化する工程であり、 不純物注入工程は、塗布膜が薄い部分の層間絶縁膜中に
のみ到達するようなエネルギーで不純物を注入する工程
であり、 平坦化工程は、塗布膜を剥離し、不純物が注入された領
域のエッチング速度が大きいエッチング方法を用いて、
層間絶縁膜に注入形成された不純物注入層を選択的にエ
ッチングし、段差を平坦化する工程であることを特徴と
する半導体装置の製造方法。 - 【請求項２】 前記層間絶縁膜として不純物を含有しな
い膜を用い、不純物注入層のエッチング速度が大きいエ
ッチング方法として、気相フッ酸による選択エッチング
を用いることを特徴とする請求項１に記載の半導体装置
の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24004993A JPH0799195A (ja) | 1993-09-27 | 1993-09-27 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24004993A JPH0799195A (ja) | 1993-09-27 | 1993-09-27 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0799195A true JPH0799195A (ja) | 1995-04-11 |
Family
ID=17053721
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24004993A Pending JPH0799195A (ja) | 1993-09-27 | 1993-09-27 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0799195A (ja) |
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6177343B1 (en) | 1995-09-14 | 2001-01-23 | Sanyo Electric Co., Ltd. | Process for producing semiconductor devices including an insulating layer with an impurity |
| US6214749B1 (en) | 1994-09-14 | 2001-04-10 | Sanyo Electric Co., Ltd. | Process for producing semiconductor devices |
| US6235648B1 (en) | 1997-09-26 | 2001-05-22 | Sanyo Electric Co., Ltd. | Semiconductor device including insulation film and fabrication method thereof |
| US6288438B1 (en) | 1996-09-06 | 2001-09-11 | Sanyo Electric Co., Ltd. | Semiconductor device including insulation film and fabrication method thereof |
| US6326318B1 (en) | 1995-09-14 | 2001-12-04 | Sanyo Electric Co., Ltd. | Process for producing semiconductor devices including an insulating layer with an impurity |
| US6690084B1 (en) | 1997-09-26 | 2004-02-10 | Sanyo Electric Co., Ltd. | Semiconductor device including insulation film and fabrication method thereof |
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| JPS6116549A (ja) * | 1984-07-03 | 1986-01-24 | Sanyo Electric Co Ltd | 半導体装置の製造方法 |
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-
1993
- 1993-09-27 JP JP24004993A patent/JPH0799195A/ja active Pending
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