JPS6116549A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS6116549A JPS6116549A JP13779884A JP13779884A JPS6116549A JP S6116549 A JPS6116549 A JP S6116549A JP 13779884 A JP13779884 A JP 13779884A JP 13779884 A JP13779884 A JP 13779884A JP S6116549 A JPS6116549 A JP S6116549A
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- insulating film
- film
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（イ）産業上の利用分野
本発明は超ＬＳＩなどの高集積化される半導体装置、と
くに多層化に適するように表面の平坦化を簡単に行なう
ことができる半導体装置の製造方法に関する。
くに多層化に適するように表面の平坦化を簡単に行なう
ことができる半導体装置の製造方法に関する。
（ロ）従来の技術
一般に、半導体素子が集積化されればされる程チップ面
積の制約から配線は多層化されろ。配線が多層化される
につれて、素子表面の段差は大きくなろ。なぜなら、層
間絶縁膜は、通常常圧ＣＶＤＫより成膜されろが、パタ
ーン密度の高い部分では、段差の底でデポジションされ
る膜の厚さは、段差の上のそれに比べて薄くなりてしま
りからでるる。このように段差が大きくなると、段差上
に成膜されるＡ／合金等のステップカバレージが悪くな
り断線を起こす可能性がろる。また、段差が大きいと、
その後のフォトリソグラフィーの工程で微細パターンの
形成上制約を受けやすくなる。
積の制約から配線は多層化されろ。配線が多層化される
につれて、素子表面の段差は大きくなろ。なぜなら、層
間絶縁膜は、通常常圧ＣＶＤＫより成膜されろが、パタ
ーン密度の高い部分では、段差の底でデポジションされ
る膜の厚さは、段差の上のそれに比べて薄くなりてしま
りからでるる。このように段差が大きくなると、段差上
に成膜されるＡ／合金等のステップカバレージが悪くな
り断線を起こす可能性がろる。また、段差が大きいと、
その後のフォトリソグラフィーの工程で微細パターンの
形成上制約を受けやすくなる。
層間絶縁膜の形状を平坦化し、配線の断線防止を行なう
ために、従来いくつかの事例が報告されている。そのひ
とつは、塗布法と呼ばれる技術で液状の層間絶縁材料を
スビ／コートすることにより、平坦な膜を形成する方法
でるる。この技術の問題点としては、膜厚制御が難しい
こと、層間絶縁膜としての信頼性が乏しいことが挙げら
れる。
ために、従来いくつかの事例が報告されている。そのひ
とつは、塗布法と呼ばれる技術で液状の層間絶縁材料を
スビ／コートすることにより、平坦な膜を形成する方法
でるる。この技術の問題点としては、膜厚制御が難しい
こと、層間絶縁膜としての信頼性が乏しいことが挙げら
れる。
他には、ＨＩＥ（リアクティブ イオン エツチング〕
による平坦化技術がある。すなわち、通常通シの方法で
デポジションした層間絶縁膜の上に、レジストをスピン
コードすると、レジストは平坦に塗布される。これをレ
ジストと眉間絶縁膜のエツチングレート比が等しくなる
ような条件でＲＩＥにてエツチングすると、レジストの
形状が層間絶縁膜に転写され、平坦化できる。（第３１
回応用物理学関係連合講演会予稿集 ２ａ−Ｕ−１参照
）この技術の問題点は、レジストと層間絶縁膜のエツチ
ングレートが等しくなるようなエツチング条件ではその
処理時間が長くなること、また、エツチングの終点コン
トロールが難しく、膜厚制御が困難となるこ、とでめる
Ｏ ｅウ 発明が解決しようとする問題点本発明は上述の
従来技術の問題点すなわち、層間絶縁膜゛としての信頼
性が乏しいこと、或いはエツチング処理時間が長くなる
こと、更に膜厚制御が困難であること等の問題点を解決
して、層間絶縁膜形成後、形成される配線材料等のステ
ップ゛カバレージを改善し、かつ、その後のフォトリソ
グラフィ一工程における微細加工のマージンを上げるこ
とができる半導体装置の製造方法を提供しようとするも
のである。
による平坦化技術がある。すなわち、通常通シの方法で
デポジションした層間絶縁膜の上に、レジストをスピン
コードすると、レジストは平坦に塗布される。これをレ
ジストと眉間絶縁膜のエツチングレート比が等しくなる
ような条件でＲＩＥにてエツチングすると、レジストの
形状が層間絶縁膜に転写され、平坦化できる。（第３１
回応用物理学関係連合講演会予稿集 ２ａ−Ｕ−１参照
）この技術の問題点は、レジストと層間絶縁膜のエツチ
ングレートが等しくなるようなエツチング条件ではその
処理時間が長くなること、また、エツチングの終点コン
トロールが難しく、膜厚制御が困難となるこ、とでめる
Ｏ ｅウ 発明が解決しようとする問題点本発明は上述の
従来技術の問題点すなわち、層間絶縁膜゛としての信頼
性が乏しいこと、或いはエツチング処理時間が長くなる
こと、更に膜厚制御が困難であること等の問題点を解決
して、層間絶縁膜形成後、形成される配線材料等のステ
ップ゛カバレージを改善し、かつ、その後のフォトリソ
グラフィ一工程における微細加工のマージンを上げるこ
とができる半導体装置の製造方法を提供しようとするも
のである。
に）問題点を解決するための手段
本発明は層間絶縁膜を形戊した後その上にレジストをス
ピンコードして平坦にレジストを塗布し、その上からイ
オン注入によシ所望の深さまで眉間絶縁膜にダメージ層
を形成する。その後、レジストを剥離しｊ−間絶縁膜の
エツチングを行なう。
ピンコードして平坦にレジストを塗布し、その上からイ
オン注入によシ所望の深さまで眉間絶縁膜にダメージ層
を形成する。その後、レジストを剥離しｊ−間絶縁膜の
エツチングを行なう。
（ホ）作 用
ダメージ層のエツチングレートは非ダメージ層のそれの
約５倍程度でめる之め、エツチング後の層間絶縁膜の形
状は平坦に塗布されたレジストの形状をは覧転写される
ことになる。
約５倍程度でめる之め、エツチング後の層間絶縁膜の形
状は平坦に塗布されたレジストの形状をは覧転写される
ことになる。
（へ）実 施 例
第１図〜第４図は本発明方法の１実施例の工程説明図で
るる。一般にパターン密度の高い所では導電パターン（
例えばＡＩりの断線が起こシやす杓。そこで、本実施例
ではパターンのラインＣｂｅｄ）！ニスペース（ｃ）が
いずれＳｌ、 ５ ｐ ｍで最大段差が６０００λでめ
る場合の実施例について説明する。
るる。一般にパターン密度の高い所では導電パターン（
例えばＡＩりの断線が起こシやす杓。そこで、本実施例
ではパターンのラインＣｂｅｄ）！ニスペース（ｃ）が
いずれＳｌ、 ５ ｐ ｍで最大段差が６０００λでめ
る場合の実施例について説明する。
シリコン等の半導体ベース（１）上にゲート酸化膜（２
］を設け、このゲート酸化膜の上に例えばＡ７等よりな
る導電パターン（３Ｊを付設し、さらにその上から通常
より厚め（約１５μｍ）にＣＶＤ法により５ｔｏ２やＰ
ＳＧ等の絶縁膜＋４〕を層間絶縁膜として被着せしめる
（第１図、第１工程）。このとき導電パターン（３）の
間の谷の部分はＳ ｉＯｚにより埋められて図示の如き
断面形状を呈する。その後上記絶縁膜（４）上にレジス
トを該絶縁膜の頂点で約２０００Ａ程の膜厚となるよう
にスピンコードし、第２図に示す如く平坦な表面を持つ
レジスト膜（５）を形成す６０次いで、このレジス）膜
をベーキングした後に、原子量３１のＰ＋イオン１６）
を２００ＫｅＶでＩＸｌ ０ ” 〜５ｘ１０ ”ｔｘ
−” イオン注入する。このＰ＋イオンは導電パターン
（３）上のレジスト膜（５）を貫通し、絶縁膜（４）に
到達し、注入によるダメージ層（７）ができる◎注入に
よるダメージ層（７）は第３図に示す様に表面から最大
３０００λの深さまではｙ平坦に形戊される。この後。
］を設け、このゲート酸化膜の上に例えばＡ７等よりな
る導電パターン（３Ｊを付設し、さらにその上から通常
より厚め（約１５μｍ）にＣＶＤ法により５ｔｏ２やＰ
ＳＧ等の絶縁膜＋４〕を層間絶縁膜として被着せしめる
（第１図、第１工程）。このとき導電パターン（３）の
間の谷の部分はＳ ｉＯｚにより埋められて図示の如き
断面形状を呈する。その後上記絶縁膜（４）上にレジス
トを該絶縁膜の頂点で約２０００Ａ程の膜厚となるよう
にスピンコードし、第２図に示す如く平坦な表面を持つ
レジスト膜（５）を形成す６０次いで、このレジス）膜
をベーキングした後に、原子量３１のＰ＋イオン１６）
を２００ＫｅＶでＩＸｌ ０ ” 〜５ｘ１０ ”ｔｘ
−” イオン注入する。このＰ＋イオンは導電パターン
（３）上のレジスト膜（５）を貫通し、絶縁膜（４）に
到達し、注入によるダメージ層（７）ができる◎注入に
よるダメージ層（７）は第３図に示す様に表面から最大
３０００λの深さまではｙ平坦に形戊される。この後。
レジスト膜を除去し、フッ酸系の溶液で８１０２よシな
る絶縁膜（４）をエツチングすると、ダメージ層（７）
は非ダメージ層に比べてエツチングレートが約５倍であ
るため、エツチング完了後は第４図に示すようにはソ平
坦となろ。この平坦化された膜の上ｒｃＡ７合金等で配
線パターンを形成すれば断線の心配はなく、また、フォ
トリソグラフィ一工程において焦点深度にマージンがと
れ微細加工が容易となろ。
る絶縁膜（４）をエツチングすると、ダメージ層（７）
は非ダメージ層に比べてエツチングレートが約５倍であ
るため、エツチング完了後は第４図に示すようにはソ平
坦となろ。この平坦化された膜の上ｒｃＡ７合金等で配
線パターンを形成すれば断線の心配はなく、また、フォ
トリソグラフィ一工程において焦点深度にマージンがと
れ微細加工が容易となろ。
（ト）発明の効果
本発明は導体パターン上の絶縁膜の一部にイオン注入に
よってダメージ層を形成し、このダメージ層と非ダメー
ジ層のエツチングレート差によって眉間絶縁膜の平坦化
を行なうよりにしているので、従来のＲＩＥによる平坦
化技術に比ベウエハ面内の均一性が向上しかつ処理に要
する時間が短かくて済む。又、注入エネルギやドーズ量
を制御することにより膜厚制御が容易である。
よってダメージ層を形成し、このダメージ層と非ダメー
ジ層のエツチングレート差によって眉間絶縁膜の平坦化
を行なうよりにしているので、従来のＲＩＥによる平坦
化技術に比ベウエハ面内の均一性が向上しかつ処理に要
する時間が短かくて済む。又、注入エネルギやドーズ量
を制御することにより膜厚制御が容易である。
第１図％第２図、第３図、第４図は本発明方法の工程図
でめる。 主な符号の説明
でめる。 主な符号の説明
Claims (1)
- （１）半導体ベース上の導電パターンに絶縁膜を被着せ
しめる第１工程と、前記絶縁膜上にレジスト膜を該レジ
スト膜の表面が実質的に平坦になるように塗布する第２
工程と、前記レジスト膜の上方からイオン注入を行ない
前記導電パターンの上方に被着されている前記絶縁膜の
表面側の一部にダメージ層を形成する第３工程と、前記
レジスト膜の除去後、前記絶縁膜を該絶縁膜の表面側か
ら部分的に除去する第４工程とを備えてなる半導体装置
の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13779884A JPS6116549A (ja) | 1984-07-03 | 1984-07-03 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13779884A JPS6116549A (ja) | 1984-07-03 | 1984-07-03 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6116549A true JPS6116549A (ja) | 1986-01-24 |
Family
ID=15207095
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13779884A Pending JPS6116549A (ja) | 1984-07-03 | 1984-07-03 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6116549A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02108457A (ja) * | 1988-10-18 | 1990-04-20 | Matsushita Electric Ind Co Ltd | プリント基板の半田付方法 |
| JPH0799195A (ja) * | 1993-09-27 | 1995-04-11 | Nec Corp | 半導体装置の製造方法 |
-
1984
- 1984-07-03 JP JP13779884A patent/JPS6116549A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02108457A (ja) * | 1988-10-18 | 1990-04-20 | Matsushita Electric Ind Co Ltd | プリント基板の半田付方法 |
| JPH0799195A (ja) * | 1993-09-27 | 1995-04-11 | Nec Corp | 半導体装置の製造方法 |
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