JP2002246570A - Ｍｆｍｏｓ／ｍｆｍｓ不揮発性メモリトランジスタおよびその製造方法 - Google Patents
Ｍｆｍｏｓ／ｍｆｍｓ不揮発性メモリトランジスタおよびその製造方法Info
- Publication number
- JP2002246570A JP2002246570A JP2002022530A JP2002022530A JP2002246570A JP 2002246570 A JP2002246570 A JP 2002246570A JP 2002022530 A JP2002022530 A JP 2002022530A JP 2002022530 A JP2002022530 A JP 2002022530A JP 2002246570 A JP2002246570 A JP 2002246570A
- Authority
- JP
- Japan
- Prior art keywords
- film
- electrode
- depositing
- memory transistor
- region
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 16
- 238000000034 method Methods 0.000 claims abstract description 62
- 239000000758 substrate Substances 0.000 claims abstract description 27
- 238000005530 etching Methods 0.000 claims abstract description 23
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 18
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 18
- 239000010703 silicon Substances 0.000 claims abstract description 18
- 238000000151 deposition Methods 0.000 claims description 32
- 239000000463 material Substances 0.000 claims description 21
- 238000005229 chemical vapour deposition Methods 0.000 claims description 13
- 230000004888 barrier function Effects 0.000 claims description 11
- BASFCYQUMIYNBI-UHFFFAOYSA-N platinum Chemical compound [Pt] BASFCYQUMIYNBI-UHFFFAOYSA-N 0.000 claims description 10
- 229910052741 iridium Inorganic materials 0.000 claims description 7
- GKOZUEZYRPOHIO-UHFFFAOYSA-N iridium atom Chemical compound [Ir] GKOZUEZYRPOHIO-UHFFFAOYSA-N 0.000 claims description 7
- -1 arsenic ions Chemical class 0.000 claims description 6
- 229910052785 arsenic Inorganic materials 0.000 claims description 5
- 150000002500 ions Chemical class 0.000 claims description 5
- 229910052697 platinum Inorganic materials 0.000 claims description 5
- 229910010413 TiO 2 Inorganic materials 0.000 claims description 4
- 229910052726 zirconium Inorganic materials 0.000 claims description 4
- 229910013641 LiNbO 3 Inorganic materials 0.000 claims description 3
- 230000000873 masking effect Effects 0.000 claims description 3
- 238000005498 polishing Methods 0.000 claims description 3
- 238000004544 sputter deposition Methods 0.000 claims description 3
- 239000000126 substance Substances 0.000 claims description 3
- 238000005137 deposition process Methods 0.000 claims description 2
- 239000003989 dielectric material Substances 0.000 claims 1
- 238000002513 implantation Methods 0.000 claims 1
- 229910052745 lead Inorganic materials 0.000 claims 1
- 239000004065 semiconductor Substances 0.000 description 5
- 239000007772 electrode material Substances 0.000 description 4
- 229910052751 metal Inorganic materials 0.000 description 4
- 239000002184 metal Substances 0.000 description 4
- 238000002955 isolation Methods 0.000 description 3
- 229920002120 photoresistant polymer Polymers 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 2
- 238000001020 plasma etching Methods 0.000 description 2
- GNFTZDOKVXKIBK-UHFFFAOYSA-N 3-(2-methoxyethoxy)benzohydrazide Chemical compound COCCOC1=CC=CC(C(=O)NN)=C1 GNFTZDOKVXKIBK-UHFFFAOYSA-N 0.000 description 1
- 101000831940 Homo sapiens Stathmin Proteins 0.000 description 1
- 102100024237 Stathmin Human genes 0.000 description 1
- 238000000137 annealing Methods 0.000 description 1
- HAYXDMNJJFVXCI-UHFFFAOYSA-N arsenic(5+) Chemical compound [As+5] HAYXDMNJJFVXCI-UHFFFAOYSA-N 0.000 description 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000001771 impaired effect Effects 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/6684—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a ferroelectric gate insulator
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/105—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration including field-effect components
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/401—Multistep manufacturing processes
- H01L29/4011—Multistep manufacturing processes for data storage electrodes
- H01L29/40111—Multistep manufacturing processes for data storage electrodes the electrodes comprising a layer which is used for its ferroelectric properties
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/78391—Field effect transistors with field effect produced by an insulated gate the gate comprising a layer which is used for its ferroelectric properties
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Ceramic Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Abstract
(57)【要約】
【課題】 ゲートスタックエッチングを必要としない強
誘電体不揮発性メモリトランジスタを製造すること。 【解決手段】 不揮発性強誘電体メモリトランジスタを
製造する方法は、ａ）シリコン基板上に活性領域を形成
する工程を含む、シリコン基板を調製する工程と、ｂ）
活性領域にソース領域およびドレイン領域を形成するた
めに、イオンを注入する工程と、ｃ）下部電極を形成す
る工程と、ｄ）活性領域上に強誘電体膜を堆積する工程
と、ｅ）上部電極を堆積する工程と、ｆ）活性領域上に
絶縁酸化膜を堆積する工程と、ｇ）ソース電極、ゲート
電極、およびドレイン電極を形成するために、工程ａ）
〜ｆ）により得られた構造をメタライゼーションする工
程とを包含する方法。
誘電体不揮発性メモリトランジスタを製造すること。 【解決手段】 不揮発性強誘電体メモリトランジスタを
製造する方法は、ａ）シリコン基板上に活性領域を形成
する工程を含む、シリコン基板を調製する工程と、ｂ）
活性領域にソース領域およびドレイン領域を形成するた
めに、イオンを注入する工程と、ｃ）下部電極を形成す
る工程と、ｄ）活性領域上に強誘電体膜を堆積する工程
と、ｅ）上部電極を堆積する工程と、ｆ）活性領域上に
絶縁酸化膜を堆積する工程と、ｇ）ソース電極、ゲート
電極、およびドレイン電極を形成するために、工程ａ）
〜ｆ）により得られた構造をメタライゼーションする工
程とを包含する方法。
Description
【０００１】
【発明の属する技術分野】本発明は、強誘電体不揮発性
集積回路に関し、詳細には、エッチングにより生じる強
誘電体スタックのダメージを最小化する、単純化された
製造技術に関する。
集積回路に関し、詳細には、エッチングにより生じる強
誘電体スタックのダメージを最小化する、単純化された
製造技術に関する。
【０００２】
【従来の技術】最新の強誘電体（ＦＥ）メモリトランジ
スタのゲートスタックは、上部電極材料、強誘電体材
料、および下部電極材料の堆積ならびにエッチングを含
む自己整合ＦＥスタックの形成を含む。
スタのゲートスタックは、上部電極材料、強誘電体材
料、および下部電極材料の堆積ならびにエッチングを含
む自己整合ＦＥスタックの形成を含む。
【０００３】
【発明が解決しようとする課題】通常、ＦＥ自己整合ス
タックを形成するために、上部電極材料、ＦＥ材料、お
よび下部電極材料をエッチングした結果、エッチングさ
れるマスキング材料を構造上に再堆積すること等の最新
技術に関連した深刻な問題がいくつか存在し、それによ
って、所望するよりも歩留まりが低くなる。さらに、Ｆ
Ｅ材料のプラズマエッチングにより、材料の不揮発性特
性が損なわれ得るが、その特性は、完全には回復させる
ことができない。
タックを形成するために、上部電極材料、ＦＥ材料、お
よび下部電極材料をエッチングした結果、エッチングさ
れるマスキング材料を構造上に再堆積すること等の最新
技術に関連した深刻な問題がいくつか存在し、それによ
って、所望するよりも歩留まりが低くなる。さらに、Ｆ
Ｅ材料のプラズマエッチングにより、材料の不揮発性特
性が損なわれ得るが、その特性は、完全には回復させる
ことができない。
【０００４】本発明の１つの目的は、ゲートスタックエ
ッチングを必要としない強誘電体不揮発性メモリトラン
ジスタを製造することである。
ッチングを必要としない強誘電体不揮発性メモリトラン
ジスタを製造することである。
【０００５】本発明のさらなる目的は、エッチングによ
るダメージが最小である強誘電体不揮発性メモリトラン
ジスタを製造することである。
るダメージが最小である強誘電体不揮発性メモリトラン
ジスタを製造することである。
【０００６】本発明の別の目的は、従来技術よりも複雑
でない強誘電体不揮発性メモリトランジスタの製造プロ
セスを提供することである。
でない強誘電体不揮発性メモリトランジスタの製造プロ
セスを提供することである。
【０００７】
【課題を解決するための手段】本発明の不揮発性強誘電
体メモリトランジスタを製造する方法は、ａ）基板上に
活性領域を形成する工程を含む、シリコン基板を調製す
る工程、ｂ）上記活性領域にソース領域およびドレイン
領域を形成するために、イオンを注入する工程、ｃ）下
部電極を形成する工程と、ｄ）上記活性領域上に強誘電
体膜を堆積する工程、ｅ）上部電極を堆積する工程と、
ｆ）上記活性領域上に絶縁酸化膜を堆積する工程、なら
びにｇ）ソース電極、ゲート電極、およびドレイン電極
を形成するために、上記工程ａ）〜ｆ）により得られた
構造をメタライゼーションする工程を包み、これにより
上記目的が達成される。
体メモリトランジスタを製造する方法は、ａ）基板上に
活性領域を形成する工程を含む、シリコン基板を調製す
る工程、ｂ）上記活性領域にソース領域およびドレイン
領域を形成するために、イオンを注入する工程、ｃ）下
部電極を形成する工程と、ｄ）上記活性領域上に強誘電
体膜を堆積する工程、ｅ）上部電極を堆積する工程と、
ｆ）上記活性領域上に絶縁酸化膜を堆積する工程、なら
びにｇ）ソース電極、ゲート電極、およびドレイン電極
を形成するために、上記工程ａ）〜ｆ）により得られた
構造をメタライゼーションする工程を包み、これにより
上記目的が達成される。
【０００８】前記調製する工程ａ）がゲート領域にゲー
ト酸化膜を形成する工程を含んでもよい。
ト酸化膜を形成する工程を含んでもよい。
【０００９】前記調製する工程ａ）がゲート領域に表面
チャネルを形成する工程を含んでもよい。
チャネルを形成する工程を含んでもよい。
【００１０】前記表面チャネルを形成する工程が、１５
ｋｅＶ〜３０ｋｅＶのエネルギーレベルで約１×１０11
ｃｍ-2〜５×１０12ｃｍ-2のドーズ量のヒ素イオンの注
入によりｎ型領域を形成する工程を含んでもよい。
ｋｅＶ〜３０ｋｅＶのエネルギーレベルで約１×１０11
ｃｍ-2〜５×１０12ｃｍ-2のドーズ量のヒ素イオンの注
入によりｎ型領域を形成する工程を含んでもよい。
【００１１】前記下部電極を形成する工程ｃ）が、イリ
ジウム膜を約１００ｎｍ〜２００ｎｍの間の厚さに堆積
する化学的気相堆積を含み、所定の面積の下部電極を形
成するために、該イリジウム膜をエッチングする工程を
さらに含んでもよい。
ジウム膜を約１００ｎｍ〜２００ｎｍの間の厚さに堆積
する化学的気相堆積を含み、所定の面積の下部電極を形
成するために、該イリジウム膜をエッチングする工程を
さらに含んでもよい。
【００１２】酸化膜を約２００ｎｍ〜４００ｎｍの間の
厚さに堆積する化学的気相堆積し、化学的機械的研磨に
より、該酸化膜を前記下部電極の上面まで薄くすること
により、該下部電極の上面を露出する工程をさらに含ん
でもよい。
厚さに堆積する化学的気相堆積し、化学的機械的研磨に
より、該酸化膜を前記下部電極の上面まで薄くすること
により、該下部電極の上面を露出する工程をさらに含ん
でもよい。
【００１３】前記イオンを注入する工程ｂ）が、２０ｋ
ｅＶ〜４０ｋｅＶのエネルギーレベルで、約１×１０15
ｃｍ-2〜３×１０15ｃｍ-2のドーズ量のヒ素イオンを注
入する工程を含んでもよい。
ｅＶ〜４０ｋｅＶのエネルギーレベルで、約１×１０15
ｃｍ-2〜３×１０15ｃｍ-2のドーズ量のヒ素イオンを注
入する工程を含んでもよい。
【００１４】前記強誘電体膜を堆積する工程ｄ）が、化
学的気相堆積により、強誘電体材料を約１００ｎｍ〜４
００ｎｍの間の厚さに堆積する工程を含んでもよい。
学的気相堆積により、強誘電体材料を約１００ｎｍ〜４
００ｎｍの間の厚さに堆積する工程を含んでもよい。
【００１５】前記強誘電体材料を堆積する工程が、Ｐｂ
（Ｚｒ，Ｔｉ）Ｏ3（ＰＺＴ）、ＳｒＢｉ2Ｔａ2Ｏ9（Ｓ
ＢＴ）、Ｐｂ5Ｇｅ3Ｏ11、ＢａＴｉＯ3、およびＬｉＮ
ｂＯ 3からなる強誘電体材料の群から選択される強誘電
体材料を堆積する工程を含んでもよい。
（Ｚｒ，Ｔｉ）Ｏ3（ＰＺＴ）、ＳｒＢｉ2Ｔａ2Ｏ9（Ｓ
ＢＴ）、Ｐｂ5Ｇｅ3Ｏ11、ＢａＴｉＯ3、およびＬｉＮ
ｂＯ 3からなる強誘電体材料の群から選択される強誘電
体材料を堆積する工程を含んでもよい。
【００１６】前記上部電極を堆積する工程ｅ）が、化学
的気相堆積およびスパッタリングからなるプロセスの群
から選択される堆積プロセスにより、約１００ｎｍ〜３
００ｎｍの間の厚さに白金膜を堆積する工程、該上部電
極の所望の面積をマスキングする工程、ならびにマスキ
ングを除去した材料をエッチングする工程を含んでもよ
い。
的気相堆積およびスパッタリングからなるプロセスの群
から選択される堆積プロセスにより、約１００ｎｍ〜３
００ｎｍの間の厚さに白金膜を堆積する工程、該上部電
極の所望の面積をマスキングする工程、ならびにマスキ
ングを除去した材料をエッチングする工程を含んでもよ
い。
【００１７】前記上部電極を堆積する工程ｅ）が、前記
下部電極の面積よりも広い面積を有する上部電極を形成
する工程を含んでもよい。
下部電極の面積よりも広い面積を有する上部電極を形成
する工程を含んでもよい。
【００１８】前記上部電極を堆積する工程ｅ）が、前記
ソース領域および前記ドレイン領域と重複する領域を有
する上部電極を形成する工程を含んでもよい。
ソース領域および前記ドレイン領域と重複する領域を有
する上部電極を形成する工程を含んでもよい。
【００１９】前記強誘電体膜および前記上部電極上に広
がるバリア絶縁膜を形成する工程をさらに含んでもよ
い。
がるバリア絶縁膜を形成する工程をさらに含んでもよ
い。
【００２０】前記バリア絶縁膜を形成する工程が、Ｔｉ
Ｏ2膜を、約１０ｎｍ〜３０ｎｍの間の厚さに堆積する
工程を含んでもよい。
Ｏ2膜を、約１０ｎｍ〜３０ｎｍの間の厚さに堆積する
工程を含んでもよい。
【００２１】本発明の不揮発性強誘電体メモリトランジ
スタは、その上に活性領域が形成されたシリコン基板、
上記活性領域のゲート領域の周囲に形成されたソース領
域およびドレイン領域、上記ゲート領域上に形成され、
外周内に所定の面積を有する下部電極、上記下部電極の
外周を越えてさらに広がる強誘電体膜、上記強誘電体膜
上に形成された上部電極、絶縁酸化膜、ならびにソース
電極、ゲート電極、およびドレイン電極を含み、これに
より上記目的が達成される。
スタは、その上に活性領域が形成されたシリコン基板、
上記活性領域のゲート領域の周囲に形成されたソース領
域およびドレイン領域、上記ゲート領域上に形成され、
外周内に所定の面積を有する下部電極、上記下部電極の
外周を越えてさらに広がる強誘電体膜、上記強誘電体膜
上に形成された上部電極、絶縁酸化膜、ならびにソース
電極、ゲート電極、およびドレイン電極を含み、これに
より上記目的が達成される。
【００２２】前記強誘電体膜および前記上部電極上に広
がるバリア絶縁膜をさらに含んでもよい。
がるバリア絶縁膜をさらに含んでもよい。
【００２３】前記バリア絶縁膜が、約１０ｎｍ〜３０ｎ
ｍの間の厚さに堆積されたＴｉＯ2膜を含んでもよい。
ｍの間の厚さに堆積されたＴｉＯ2膜を含んでもよい。
【００２４】前記上部電極が、前記下部電極の所定の面
積よりも広い表面積を有してもよい。
積よりも広い表面積を有してもよい。
【００２５】前記上部電極が、前記ソース領域および前
記ドレイン領域上に、少なくとも部分的に広がっていて
もよい。
記ドレイン領域上に、少なくとも部分的に広がっていて
もよい。
【００２６】前記シリコン基板上に形成されたゲート酸
化膜をさらに含んでもよい。
化膜をさらに含んでもよい。
【００２７】前記シリコン基板上に形成された表面チャ
ネル膜をさらに含んでもよい。
ネル膜をさらに含んでもよい。
【００２８】前記下部電極が、イリジウムで約１００ｎ
ｍ〜２００ｎｍの間の厚さに形成されてもよい。
ｍ〜２００ｎｍの間の厚さに形成されてもよい。
【００２９】前記強誘電体膜が、Ｐｂ（Ｚｒ，Ｔｉ）Ｏ
3（ＰＺＴ）、ＳｒＢｉ2Ｔａ2Ｏ9（ＳＢＴ）、Ｐｂ5Ｇ
ｅ3Ｏ11、ＢａＴｉＯ3、およびＬｉＮｂＯ3からなる強
誘電体材料の群から選択される強誘電体材料で形成さ
れ、約１００ｎｍ〜４００ｎｍの間の厚さに堆積されて
もよい。
3（ＰＺＴ）、ＳｒＢｉ2Ｔａ2Ｏ9（ＳＢＴ）、Ｐｂ5Ｇ
ｅ3Ｏ11、ＢａＴｉＯ3、およびＬｉＮｂＯ3からなる強
誘電体材料の群から選択される強誘電体材料で形成さ
れ、約１００ｎｍ〜４００ｎｍの間の厚さに堆積されて
もよい。
【００３０】前記上部電極が、白金で約１００ｎｍ〜３
００ｎｍの間の厚さに形成されてもよい。
００ｎｍの間の厚さに形成されてもよい。
【００３１】本発明の要旨および目的は、本発明の性質
を容易に理解することを可能にするために提供される。
本発明は、添付の図面と共に、以下の本発明の好適な実
施形態の詳細な説明を参照することにより、より完全に
理解され得る。
を容易に理解することを可能にするために提供される。
本発明は、添付の図面と共に、以下の本発明の好適な実
施形態の詳細な説明を参照することにより、より完全に
理解され得る。
【００３２】
【発明の実施の形態】本発明の強誘電体メモリトランジ
スタは、酸素注入シリコン（ＳＩＭＯＸ）等の絶縁体上
シリコン（ＳＯＩ）基板上に形成され得るか、またはバ
ルクシリコン基板に形成され得る。本明細書の記載は、
バルクシリコン基板上に構造を形成することに焦点を合
てているが、本明細書中において、「シリコン基板」
は、ＳＯＩ基板またはバルクシリコン基板のいずれかを
指す。
スタは、酸素注入シリコン（ＳＩＭＯＸ）等の絶縁体上
シリコン（ＳＯＩ）基板上に形成され得るか、またはバ
ルクシリコン基板に形成され得る。本明細書の記載は、
バルクシリコン基板上に構造を形成することに焦点を合
てているが、本明細書中において、「シリコン基板」
は、ＳＯＩ基板またはバルクシリコン基板のいずれかを
指す。
【００３３】本発明の方法は、自己整合強誘電体（Ｆ
Ｅ）ゲートスタックを形成するためのエッチングに関す
る問題を克服し、エッチングにより生じるダメージに関
する問題をも克服する。本発明のＦＥ不揮発性メモリト
ランジスタの製造方法は、ゲートスタックのＦＥ材料の
エッチングを必要としない。さらに、上部電極および下
部電極が自己整合である必要はない。
Ｅ）ゲートスタックを形成するためのエッチングに関す
る問題を克服し、エッチングにより生じるダメージに関
する問題をも克服する。本発明のＦＥ不揮発性メモリト
ランジスタの製造方法は、ゲートスタックのＦＥ材料の
エッチングを必要としない。さらに、上部電極および下
部電極が自己整合である必要はない。
【００３４】まず、図１を参照して、プロセス手順が基
板１０より開始される。前述のとおり、基板１０は、バ
ルク基板またはＳＯＩ基板であり得る。素子分離のため
の好適な技術として用いられるトレンチ分離（ＳＴＩ）
を伴う最新の素子分離プロセスが続き、酸化物領域１１
が形成される。３０ｋｅＶ〜６０ｋｅＶのエネルギーレ
ベルで、約１×１０12ｃｍ-2〜５×１０13ｃｍ-2のドー
ズ量のボロンイオンを注入することにより、基板１０上
に活性領域を形成するｐ型ウェル１２が形成される。金
属／強誘電体／金属／酸化物／半導体（ＭＦＭＯＳ）ト
ランジスタを製造する際には、ゲート領域を酸化し、ゲ
ート酸化膜１４が形成される。本明細書中において後述
するように、金属／強誘電体／金属／半導体（ＭＦＭ
Ｓ）トランジスタを製造する際には、表面チャネルが形
成される。下部電極１６がＣＶＤ法により堆積される。
下部電極１６は、好ましくは、イリジウムで形成され、
約１００ｎｍ〜２００ｎｍの間の厚さに堆積される。フ
ォトレジスト膜が所望の領域に塗布され、下部電極１６
がエッチングされて、ゲート領域を覆うために十分な下
部電極材料が残る。下部電極１６は、外周内に所定の面
積を有する。
板１０より開始される。前述のとおり、基板１０は、バ
ルク基板またはＳＯＩ基板であり得る。素子分離のため
の好適な技術として用いられるトレンチ分離（ＳＴＩ）
を伴う最新の素子分離プロセスが続き、酸化物領域１１
が形成される。３０ｋｅＶ〜６０ｋｅＶのエネルギーレ
ベルで、約１×１０12ｃｍ-2〜５×１０13ｃｍ-2のドー
ズ量のボロンイオンを注入することにより、基板１０上
に活性領域を形成するｐ型ウェル１２が形成される。金
属／強誘電体／金属／酸化物／半導体（ＭＦＭＯＳ）ト
ランジスタを製造する際には、ゲート領域を酸化し、ゲ
ート酸化膜１４が形成される。本明細書中において後述
するように、金属／強誘電体／金属／半導体（ＭＦＭ
Ｓ）トランジスタを製造する際には、表面チャネルが形
成される。下部電極１６がＣＶＤ法により堆積される。
下部電極１６は、好ましくは、イリジウムで形成され、
約１００ｎｍ〜２００ｎｍの間の厚さに堆積される。フ
ォトレジスト膜が所望の領域に塗布され、下部電極１６
がエッチングされて、ゲート領域を覆うために十分な下
部電極材料が残る。下部電極１６は、外周内に所定の面
積を有する。
【００３５】２０ｋｅＶ〜４０ｋｅＶのエネルギーレベ
ルで、約１×１０15ｃｍ-2〜３×１０15ｃｍ-2のドーズ
量のヒ素イオンが注入され、ゲート領域の周囲にソース
領域１８およびドレイン領域２０が形成され、図１に示
す構造となる。
ルで、約１×１０15ｃｍ-2〜３×１０15ｃｍ-2のドーズ
量のヒ素イオンが注入され、ゲート領域の周囲にソース
領域１８およびドレイン領域２０が形成され、図１に示
す構造となる。
【００３６】酸化膜２２が、化学的気相堆積（ＣＶＤ）
により、下部電極１６の厚さよりも厚い約２００ｎｍ〜
４００ｎｍの間の厚さに形成される。酸化膜２２が化学
的機械的研磨（ＣＭＰ）により、下部電極１６の上面ま
で薄くされ、図２に示すように、下部電極が露出する。
により、下部電極１６の厚さよりも厚い約２００ｎｍ〜
４００ｎｍの間の厚さに形成される。酸化膜２２が化学
的機械的研磨（ＣＭＰ）により、下部電極１６の上面ま
で薄くされ、図２に示すように、下部電極が露出する。
【００３７】図３を参照して、ＦＥ膜２４がＣＶＤによ
り、約１００ｎｍ〜４００ｎｍの厚さに形成される。Ｆ
Ｅ材料は、以下：Ｐｂ（Ｚｒ，Ｔｉ）Ｏ3（ＰＺＴ）、
ＳｒＢｉ2Ｔａ2Ｏ9（ＳＢＴ）、Ｐｂ5Ｇｅ3Ｏ11、Ｂａ
ＴｉＯ3、およびＬｉＮｂＯ3のうちのいずれかであり得
る。好ましくは白金で形成される上部電極２６が、ＣＶ
Ｄ法により、約１００ｎｍ〜３００ｎｍの間の厚さに堆
積される。上部電極２６をスパッタリングによって堆積
してもよい。フォトレジストが構造の特定の領域に塗布
され、上部電極がエッチングされ、図３に示す構造とな
る。本発明の方法を用いる場合、上部電極２６対ＦＥ膜
２４のエッチング選択性は必須ではない。
り、約１００ｎｍ〜４００ｎｍの厚さに形成される。Ｆ
Ｅ材料は、以下：Ｐｂ（Ｚｒ，Ｔｉ）Ｏ3（ＰＺＴ）、
ＳｒＢｉ2Ｔａ2Ｏ9（ＳＢＴ）、Ｐｂ5Ｇｅ3Ｏ11、Ｂａ
ＴｉＯ3、およびＬｉＮｂＯ3のうちのいずれかであり得
る。好ましくは白金で形成される上部電極２６が、ＣＶ
Ｄ法により、約１００ｎｍ〜３００ｎｍの間の厚さに堆
積される。上部電極２６をスパッタリングによって堆積
してもよい。フォトレジストが構造の特定の領域に塗布
され、上部電極がエッチングされ、図３に示す構造とな
る。本発明の方法を用いる場合、上部電極２６対ＦＥ膜
２４のエッチング選択性は必須ではない。
【００３８】図４を参照して、バリア絶縁膜２８がＣＶ
Ｄにより堆積される。必要であれば、ＴｉＯ2等の材料
がこの膜に適しており、約１０ｎｍ〜３０ｎｍの間の厚
さに堆積され得る。バリア絶縁膜２８は、アニーリング
時に、Ｈ2がＦＥへと拡散することを抑えるために設け
られる。次に、酸化膜３０がＣＶＤ法により堆積され
る。フォトレジストが、絶縁酸化膜のコンタクトホール
をエッチングする前に塗布される。次いで、この構造が
メタライゼーションされ、次いで、エッチングされ、ソ
ース電極３２、ゲート電極３４、およびドレイン電極３
６を形成し、図５の３８で示す最終的なＭＦＭＯＳメモ
リトランジスタ構造となる。
Ｄにより堆積される。必要であれば、ＴｉＯ2等の材料
がこの膜に適しており、約１０ｎｍ〜３０ｎｍの間の厚
さに堆積され得る。バリア絶縁膜２８は、アニーリング
時に、Ｈ2がＦＥへと拡散することを抑えるために設け
られる。次に、酸化膜３０がＣＶＤ法により堆積され
る。フォトレジストが、絶縁酸化膜のコンタクトホール
をエッチングする前に塗布される。次いで、この構造が
メタライゼーションされ、次いで、エッチングされ、ソ
ース電極３２、ゲート電極３４、およびドレイン電極３
６を形成し、図５の３８で示す最終的なＭＦＭＯＳメモ
リトランジスタ構造となる。
【００３９】図６を参照して、同様の製造プロセスが、
一般に、４０で示すＭＦＭＳ不揮発性トランジスタの形
成に適用され得る。しかしながら、この場合、表面チャ
ネルｎ型膜４２が、図１〜５に示すゲート酸化膜１４の
代わりに形成される。表面チャネル４２が、約１５ｋｅ
Ｖ〜３０ｋｅＶのエネルギーレベルで約１×１０11ｃｍ
-2〜５×１０12ｃｍ-2のドーズ量のヒ素イオンの注入に
より形成され、ｐ型ウェル１２と下部電極１６との間に
ｎ型膜ができる。
一般に、４０で示すＭＦＭＳ不揮発性トランジスタの形
成に適用され得る。しかしながら、この場合、表面チャ
ネルｎ型膜４２が、図１〜５に示すゲート酸化膜１４の
代わりに形成される。表面チャネル４２が、約１５ｋｅ
Ｖ〜３０ｋｅＶのエネルギーレベルで約１×１０11ｃｍ
-2〜５×１０12ｃｍ-2のドーズ量のヒ素イオンの注入に
より形成され、ｐ型ウェル１２と下部電極１６との間に
ｎ型膜ができる。
【００４０】図面に示すとおり、上部電極２６および下
部電極１６は自己整合されていない。本発明の実施形態
のように、電極が部分的に重複する場合、実効残留電荷
が、ＡOVERLAP／ＡBOTだけ低減される。ここで、Ａ
OVERLAPは、上部電極２６と下部電極１６との間の重複
面積であり、ＡBOTは、下部電極１６の面積である。
部電極１６は自己整合されていない。本発明の実施形態
のように、電極が部分的に重複する場合、実効残留電荷
が、ＡOVERLAP／ＡBOTだけ低減される。ここで、Ａ
OVERLAPは、上部電極２６と下部電極１６との間の重複
面積であり、ＡBOTは、下部電極１６の面積である。
【００４１】上部電極が下部電極よりも大きい場合、下
部電極は、一般に、上部電極により完全に覆われ、実効
残留電荷は、同じサイズの電極の自己整合ゲートスタッ
クの実効残留電荷と同じである。上部電極はまた、ソー
ス領域１８および／またはドレイン領域２０の一部も覆
い得る。ＦＥ材料上の電荷が、ソース／ドレイン接合に
電荷を誘導する。この誘導された電荷により、メモリセ
ルが高導電状態にプログラムされた場合には、ソース領
域および／またはドレイン領域の導電性が増し、メモリ
セルが低導電状態にプログラムされた場合には、導電性
が低くなる。よって、この重複形態は、望ましくない影
響を及ぼさない。
部電極は、一般に、上部電極により完全に覆われ、実効
残留電荷は、同じサイズの電極の自己整合ゲートスタッ
クの実効残留電荷と同じである。上部電極はまた、ソー
ス領域１８および／またはドレイン領域２０の一部も覆
い得る。ＦＥ材料上の電荷が、ソース／ドレイン接合に
電荷を誘導する。この誘導された電荷により、メモリセ
ルが高導電状態にプログラムされた場合には、ソース領
域および／またはドレイン領域の導電性が増し、メモリ
セルが低導電状態にプログラムされた場合には、導電性
が低くなる。よって、この重複形態は、望ましくない影
響を及ぼさない。
【００４２】コンタクトエッチングが、ＦＥ膜２４を突
き抜けて広がらなければならないものの、コンタクトビ
アは、下部電極１６から横方向にわずかに離れて位置す
る。エッチングされた面積が比較的小さいため、プラズ
マエッチングによる損傷は最小となる。本発明の方法に
より、自己整合プロセスのためのＦＥ膜をエッチングす
る必要がなくなる。ＦＥ膜に施されるエッチングは、極
めて小さなビアホールの形成時にのみ唯一行われ、ＦＥ
膜の不揮発性特性になんらかの損失を生じさせることは
ない。
き抜けて広がらなければならないものの、コンタクトビ
アは、下部電極１６から横方向にわずかに離れて位置す
る。エッチングされた面積が比較的小さいため、プラズ
マエッチングによる損傷は最小となる。本発明の方法に
より、自己整合プロセスのためのＦＥ膜をエッチングす
る必要がなくなる。ＦＥ膜に施されるエッチングは、極
めて小さなビアホールの形成時にのみ唯一行われ、ＦＥ
膜の不揮発性特性になんらかの損失を生じさせることは
ない。
【００４３】上述してきたように、本発明によれば、本
発明の不揮発性強誘電体メモリトランジスタを製造する
方法が提供される。上記方法は、下部電極を形成する工
程、活性領域上に、下部電極の周縁を越えて強誘電体膜
を堆積する工程、上記強誘電体膜上に上部電極を堆積す
る工程、ならびにソース電極、ゲート電極、およびドレ
イン電極を形成するために、上記工程によって得られる
構造をメタライゼーションする工程を含む。本発明の不
揮発性強誘電体メモリトランジスタは、ゲート領域上に
形成され、外周内に所定の面積を有する下部電極、上記
下部電極の外周を越えてさらに広がる強誘電体膜、およ
び上記強誘電体膜上に形成された上部電極を含む。
発明の不揮発性強誘電体メモリトランジスタを製造する
方法が提供される。上記方法は、下部電極を形成する工
程、活性領域上に、下部電極の周縁を越えて強誘電体膜
を堆積する工程、上記強誘電体膜上に上部電極を堆積す
る工程、ならびにソース電極、ゲート電極、およびドレ
イン電極を形成するために、上記工程によって得られる
構造をメタライゼーションする工程を含む。本発明の不
揮発性強誘電体メモリトランジスタは、ゲート領域上に
形成され、外周内に所定の面積を有する下部電極、上記
下部電極の外周を越えてさらに広がる強誘電体膜、およ
び上記強誘電体膜上に形成された上部電極を含む。
【００４４】以上により、単純化され、かつダメージの
少ないエッチングプロセスを有する、ＭＦＭＯＳ／ＭＦ
ＭＳ不揮発性メモリトランジスタのための方法および構
造を開示した。さらなる変形および改変が、請求の範囲
に規定される本発明の範囲内でなされ得ることが理解さ
れる。
少ないエッチングプロセスを有する、ＭＦＭＯＳ／ＭＦ
ＭＳ不揮発性メモリトランジスタのための方法および構
造を開示した。さらなる変形および改変が、請求の範囲
に規定される本発明の範囲内でなされ得ることが理解さ
れる。
【００４５】
【発明の効果】本発明による不揮発性強誘電体メモリト
ランジスタを製造する方法は、ａ）シリコン基板上に活
性領域を形成する工程を含む、シリコン基板を調製する
工程と、ｂ）活性領域にソース領域およびドレイン領域
を形成するために、イオンを注入する工程と、ｃ）下部
電極を形成する工程と、ｄ）活性領域上に強誘電体膜を
堆積する工程と、ｅ）上部電極を堆積する工程と、ｆ）
活性領域上に絶縁酸化膜を堆積する工程と、ｇ）ソース
電極、ゲート電極、およびドレイン電極を形成するため
に、工程ａ）〜ｆ）により得られた構造をメタライゼー
ションする工程とを包含する。上記方法によれば、上記
工程ｃ）、ｅ）およびｇ）の各工程の後にエッチングが
必要とされる。従って、上記工程ｄ）で堆積された強誘
電体膜が唯一受けるエッチングは、工程ｇ）の後のエッ
チングのみであり、従来の下部電極／強誘電体／上部電
極の自己整合スタックを形成するすための強誘電体をエ
ッチングする工程を必要としない。従って、従来と比較
してエッチングによる強誘電体膜に及ぼすダメージは低
減される。
ランジスタを製造する方法は、ａ）シリコン基板上に活
性領域を形成する工程を含む、シリコン基板を調製する
工程と、ｂ）活性領域にソース領域およびドレイン領域
を形成するために、イオンを注入する工程と、ｃ）下部
電極を形成する工程と、ｄ）活性領域上に強誘電体膜を
堆積する工程と、ｅ）上部電極を堆積する工程と、ｆ）
活性領域上に絶縁酸化膜を堆積する工程と、ｇ）ソース
電極、ゲート電極、およびドレイン電極を形成するため
に、工程ａ）〜ｆ）により得られた構造をメタライゼー
ションする工程とを包含する。上記方法によれば、上記
工程ｃ）、ｅ）およびｇ）の各工程の後にエッチングが
必要とされる。従って、上記工程ｄ）で堆積された強誘
電体膜が唯一受けるエッチングは、工程ｇ）の後のエッ
チングのみであり、従来の下部電極／強誘電体／上部電
極の自己整合スタックを形成するすための強誘電体をエ
ッチングする工程を必要としない。従って、従来と比較
してエッチングによる強誘電体膜に及ぼすダメージは低
減される。
【図１】図１は、本発明の方法によるＭＦＭＯＳ ＦＥ
不揮発性メモリトランジスタの製造工程を示す。
不揮発性メモリトランジスタの製造工程を示す。
【図２】図２は、本発明の方法によるＭＦＭＯＳ ＦＥ
不揮発性メモリトランジスタの製造工程を示す。
不揮発性メモリトランジスタの製造工程を示す。
【図３】図３は、本発明の方法によるＭＦＭＯＳ ＦＥ
不揮発性メモリトランジスタの製造工程を示す。
不揮発性メモリトランジスタの製造工程を示す。
【図４】図４は、本発明の方法によるＭＦＭＯＳ ＦＥ
不揮発性メモリトランジスタの製造工程を示す。
不揮発性メモリトランジスタの製造工程を示す。
【図５】図５は、本発明の方法により作製されたＭＦＭ
ＯＳ ＦＥ不揮発性メモリトランジスタを示す。
ＯＳ ＦＥ不揮発性メモリトランジスタを示す。
【図６】図６は、本発明の方法により作製されたＭＦＭ
Ｓ ＦＥ不揮発性メモリトランジスタを示す。
Ｓ ＦＥ不揮発性メモリトランジスタを示す。
１０ 基板 １１ 酸化物領域 １２ ｐ型ウェル １４ ゲート酸化物 １６ 下部電極 １８ ソース領域 ２０ ドレイン領域 ２２、３０ 酸化膜 ２４ ＦＥ膜 ２６ 上部電極 ２８ バリア絶縁膜 ３２ ソース電極 ３４ ゲート電極 ３６ ドレイン電極 ３８ ＭＦＭＯＳメモリトランジスタ構造 ４０ ＭＦＭＳ不揮発性トランジスタ ４２ 表面チャネル
フロントページの続き (72)発明者 ティンカイ リー アメリカ合衆国 ワシントン 98683， バンクーバー， エスイー 23アールディ ー ストリート 18701 Ｆターム(参考） 5F083 FR07 GA25 HA02 JA13 JA14 JA15 JA17 JA38 JA56 MA06 MA16 MA19 NA01 PR18 PR21 PR22 PR36 PR40 5F101 BA62 BB04 BB08 BD02 BD30 BD35 BD36 BD41 BF01 BH02 BH09 BH17
Claims (24)
- 【請求項１】 不揮発性強誘電体メモリトランジスタを
製造する方法であって、 ａ）シリコン基板上に活性領域を形成する工程を含む、
該シリコン基板を調製する工程と、 ｂ）該活性領域にソース領域およびドレイン領域を形成
するために、イオンを注入する工程と、 ｃ）下部電極を形成する工程と、 ｄ）該活性領域上に強誘電体膜を堆積する工程と、 ｅ）上部電極を堆積する工程と、 ｆ）該活性領域上に絶縁酸化膜を堆積する工程と、 ｇ）ソース電極、ゲート電極、およびドレイン電極を形
成するために、該工程ａ）〜ｆ）により得られた構造を
メタライゼーションする工程とを包含する方法。 - 【請求項２】 前記調製する工程ａ）がゲート領域にゲ
ート酸化膜を形成する工程を含む、請求項１に記載の方
法。 - 【請求項３】 前記調製する工程ａ）がゲート領域に表
面チャネルを形成する工程を含む、請求項１に記載の方
法。 - 【請求項４】 前記表面チャネルを形成する工程が、１
５ｋｅＶ〜３０ｋｅＶのエネルギーレベルで約１×１０
11ｃｍ-2〜５×１０12ｃｍ-2のドーズ量のヒ素イオンの
注入によりｎ型領域を形成する工程を含む、請求項３に
記載の方法。 - 【請求項５】 前記下部電極を形成する工程ｃ）が、イ
リジウム膜を約１００ｎｍ〜２００ｎｍの間の厚さに堆
積する化学的気相堆積を含み、所定の面積の下部電極を
形成するために、該イリジウム膜をエッチングする工程
をさらに含む、請求項１に記載の方法。 - 【請求項６】 酸化膜を約２００ｎｍ〜４００ｎｍの間
の厚さに堆積する化学的気相堆積し、化学的機械的研磨
により、該酸化膜を前記下部電極の上面まで薄くするこ
とにより、該下部電極の上面を露出する工程をさらに含
む、請求項５に記載の方法。 - 【請求項７】 前記イオンを注入する工程ｂ）が、２０
ｋｅＶ〜４０ｋｅＶのエネルギーレベルで、約１×１０
15ｃｍ-2〜３×１０15ｃｍ-2のドーズ量のヒ素イオンを
注入する工程を含む、請求項１に記載の方法。 - 【請求項８】 前記強誘電体膜を堆積する工程ｄ）が、
化学的気相堆積により、強誘電体材料を約１００ｎｍ〜
４００ｎｍの間の厚さに堆積する工程を含む、請求項１
に記載の方法。 - 【請求項９】 前記強誘電体材料を堆積する工程が、Ｐ
ｂ（Ｚｒ，Ｔｉ）Ｏ 3（ＰＺＴ）、ＳｒＢｉ2Ｔａ2Ｏ
9（ＳＢＴ）、Ｐｂ5Ｇｅ3Ｏ11、ＢａＴｉＯ3、およびＬ
ｉＮｂＯ3からなる強誘電体材料の群から選択される強
誘電体材料を堆積する工程を含む、請求項８に記載の方
法。 - 【請求項１０】 前記上部電極を堆積する工程ｅ）が、
化学的気相堆積およびスパッタリングからなるプロセス
の群から選択される堆積プロセスにより、約１００ｎｍ
〜３００ｎｍの間の厚さに白金膜を堆積する工程、該上
部電極の所望の面積をマスキングする工程、ならびにマ
スキングを除去した材料をエッチングする工程を含む、
請求項１に記載の方法。 - 【請求項１１】 前記上部電極を堆積する工程ｅ）が、
前記下部電極の面積よりも広い面積を有する上部電極を
形成する工程を含む、請求項１０に記載の方法。 - 【請求項１２】 前記上部電極を堆積する工程ｅ）が、
前記ソース領域および前記ドレイン領域と重複する領域
を有する上部電極を形成する工程を含む、請求項１０に
記載の方法。 - 【請求項１３】 前記強誘電体膜および前記上部電極上
に広がるバリア絶縁膜を形成する工程をさらに含む、請
求項１に記載の方法。 - 【請求項１４】 前記バリア絶縁膜を形成する工程が、
ＴｉＯ2膜を、約１０ｎｍ〜３０ｎｍの間の厚さに堆積
する工程を含む、請求項１３に記載の方法。 - 【請求項１５】 不揮発性強誘電体メモリトランジスタ
であって、その上に活性領域が形成されたシリコン基板
と、該活性領域のゲート領域の周囲に形成されたソース
領域およびドレイン領域と、該ゲート領域上に形成さ
れ、外周内に所定の面積を有する下部電極と、該下部電
極の外周を越えてさらに広がる強誘電体膜と、該強誘電
体膜上に形成された上部電極と、絶縁酸化膜と、ソース
電極、ゲート電極、およびドレイン電極とを含む不揮発
性強誘電体メモリトランジスタ。 - 【請求項１６】 前記強誘電体膜および前記上部電極上
に広がるバリア絶縁膜をさらに含む、請求項１５に記載
の不揮発性強誘電体メモリトランジスタ。 - 【請求項１７】 前記バリア絶縁膜が、約１０ｎｍ〜３
０ｎｍの間の厚さに堆積されたＴｉＯ2膜を含む、請求
項１６に記載の不揮発性強誘電体メモリトランジスタ。 - 【請求項１８】 前記上部電極が、前記下部電極の所定
の面積よりも広い表面積を有する、請求項１５に記載の
不揮発性強誘電体メモリトランジスタ。 - 【請求項１９】 前記上部電極が、前記ソース領域およ
び前記ドレイン領域上に、少なくとも部分的に広がる、
請求項１５に記載の不揮発性強誘電体メモリトランジス
タ。 - 【請求項２０】 前記シリコン基板上に形成されたゲー
ト酸化膜をさらに含む、請求項１５に記載の不揮発性強
誘電体メモリトランジスタ。 - 【請求項２１】 前記シリコン基板上に形成された表面
チャネル膜をさらに含む、請求項１５に記載の不揮発性
強誘電体メモリトランジスタ。 - 【請求項２２】 前記下部電極が、イリジウムで約１０
０ｎｍ〜２００ｎｍの間の厚さに形成される、請求項１
５に記載の不揮発性強誘電体メモリトランジスタ。 - 【請求項２３】 前記強誘電体膜が、Ｐｂ（Ｚｒ，Ｔ
ｉ）Ｏ3（ＰＺＴ）、ＳｒＢｉ2Ｔａ2Ｏ9（ＳＢＴ）、Ｐ
ｂ5Ｇｅ3Ｏ11、ＢａＴｉＯ3、およびＬｉＮｂＯ3からな
る強誘電体材料の群から選択される強誘電体材料で形成
され、約１００ｎｍ〜４００ｎｍの間の厚さに堆積され
る、請求項１５に記載の不揮発性強誘電体メモリトラン
ジスタ。 - 【請求項２４】 前記上部電極が、白金で約１００ｎｍ
〜３００ｎｍの間の厚さに形成される、請求項１５に記
載の不揮発性強誘電体メモリトランジスタ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US09/783,815 | 2001-02-13 | ||
| US09/783,815 US20020109166A1 (en) | 2001-02-13 | 2001-02-13 | MFMOS/MFMS non-volatile memory transistors and method of making same |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002246570A true JP2002246570A (ja) | 2002-08-30 |
| JP3907100B2 JP3907100B2 (ja) | 2007-04-18 |
Family
ID=25130471
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002022530A Expired - Fee Related JP3907100B2 (ja) | 2001-02-13 | 2002-01-30 | Ｍｆｍｏｓ／ｍｆｍｓ不揮発性メモリトランジスタおよびその製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (2) | US20020109166A1 (ja) |
| EP (1) | EP1231631A3 (ja) |
| JP (1) | JP3907100B2 (ja) |
| KR (1) | KR20020066997A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2019135757A (ja) * | 2018-02-05 | 2019-08-15 | ルネサスエレクトロニクス株式会社 | 半導体装置の製造方法 |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4887566B2 (ja) * | 2001-03-27 | 2012-02-29 | 独立行政法人産業技術総合研究所 | 半導体不揮発性記憶素子及びその製造方法 |
| US6985083B2 (en) * | 2002-04-24 | 2006-01-10 | The United States Of America As Represented By The Administrator Of The National Aeronautics And Space Administration | Marking electrical wiring with condition indicators |
| US6838995B2 (en) | 2002-04-24 | 2005-01-04 | The United States Of America As Represented By The Administrator Of The National Aeronautics And Space Administration | Method for anticipating problems with electrical wiring |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5384729A (en) * | 1991-10-28 | 1995-01-24 | Rohm Co., Ltd. | Semiconductor storage device having ferroelectric film |
| JP3281839B2 (ja) * | 1997-06-16 | 2002-05-13 | 三洋電機株式会社 | 誘電体メモリおよびその製造方法 |
| US5907762A (en) * | 1997-12-04 | 1999-05-25 | Sharp Microelectronics Technology, Inc. | Method of manufacture of single transistor ferroelectric memory cell using chemical-mechanical polishing |
| US6011285A (en) * | 1998-01-02 | 2000-01-04 | Sharp Laboratories Of America, Inc. | C-axis oriented thin film ferroelectric transistor memory cell and method of making the same |
| US6048740A (en) * | 1998-11-05 | 2000-04-11 | Sharp Laboratories Of America, Inc. | Ferroelectric nonvolatile transistor and method of making same |
| US6303502B1 (en) * | 2000-06-06 | 2001-10-16 | Sharp Laboratories Of America, Inc. | MOCVD metal oxide for one transistor memory |
-
2001
- 2001-02-13 US US09/783,815 patent/US20020109166A1/en not_active Abandoned
-
2002
- 2002-01-30 JP JP2002022530A patent/JP3907100B2/ja not_active Expired - Fee Related
- 2002-02-08 KR KR1020020007479A patent/KR20020066997A/ko active Search and Examination
- 2002-02-13 EP EP02250984A patent/EP1231631A3/en not_active Withdrawn
-
2003
- 2003-03-24 US US10/395,368 patent/US6762063B2/en not_active Expired - Lifetime
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2019135757A (ja) * | 2018-02-05 | 2019-08-15 | ルネサスエレクトロニクス株式会社 | 半導体装置の製造方法 |
| JP7038559B2 (ja) | 2018-02-05 | 2022-03-18 | ルネサスエレクトロニクス株式会社 | 半導体装置の製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| US6762063B2 (en) | 2004-07-13 |
| EP1231631A3 (en) | 2004-12-29 |
| US20030173600A1 (en) | 2003-09-18 |
| EP1231631A2 (en) | 2002-08-14 |
| JP3907100B2 (ja) | 2007-04-18 |
| US20020109166A1 (en) | 2002-08-15 |
| KR20020066997A (ko) | 2002-08-21 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6069041A (en) | Process for manufacturing non-volatile semiconductor memory device by introducing nitrogen atoms | |
| JP3717039B2 (ja) | 強誘電体メモリトランジスタおよびその製造方法 | |
| US6436777B1 (en) | Semiconductor device and manufacturing method thereof | |
| US7355240B2 (en) | Semiconductor product including logic, non-volatile memory and volatile memory devices and method for fabrication thereof | |
| US6531325B1 (en) | Memory transistor and method of fabricating same | |
| JPH07115143A (ja) | 不揮発性メモリの製造方法 | |
| US6235585B1 (en) | Method for fabricating flash memory device and peripheral area | |
| KR100470499B1 (ko) | 자기-정렬 강유전체 메모리 트랜지스터의 제조 방법 | |
| JP2002246570A (ja) | Ｍｆｍｏｓ／ｍｆｍｓ不揮発性メモリトランジスタおよびその製造方法 | |
| JPH0799195A (ja) | 半導体装置の製造方法 | |
| US5744391A (en) | Method to improve isolation between EEPROM devices via a field oxide anneal | |
| JP2002270791A (ja) | 強誘電体メモリトランジスタの製造方法 | |
| US6841448B2 (en) | Method for fabricating embedded nonvolatile semiconductor memory cells | |
| JPH0422170A (ja) | 不揮発性メモリの製造方法 | |
| JP2003142694A (ja) | Ｓｏｉデバイスの素子分離方法 | |
| US6156603A (en) | Manufacturing method for reducing the thickness of a dielectric layer | |
| JP2001044443A (ja) | 半導体製造方法および半導体装置 | |
| JPH01289171A (ja) | 不揮発性半導体記憶装置の製造方法 | |
| JPH07226502A (ja) | Ｍｏｓトランジスタ及びその製造方法 | |
| JPH09205155A (ja) | 半導体記憶装置の製造方法 | |
| US20030190778A1 (en) | Method for the fabrication of a DMOS transistor | |
| JPH04165668A (ja) | 半導体装置の製造方法 | |
| JPH065696A (ja) | 半導体装置の製造方法 | |
| JPH1032245A (ja) | 半導体装置の製造方法 | |
| JPH02239617A (ja) | 半導体装置の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20040728 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20060808 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060810 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20061010 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20061030 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20061218 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20070112 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20070112 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110126 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120126 Year of fee payment: 5 |
|
| LAPS | Cancellation because of no payment of annual fees |