JP3717039B2 - 強誘電体メモリトランジスタおよびその製造方法 - Google Patents
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Description
【発明の属する技術分野】
本発明は、MOSトランジスタ、特に強誘電体層を含むMOSメモリトランジスタに関する。
【0002】
【従来の技術】
従来の単一トランジスタ強誘電体デバイスは、金属−強誘電体−金属−酸化物半導体(MFMOS)トランジスタおよび金属−強誘電体−金属半導体(MFMS)トランジスタの2つの型のデバイスに分類され得る。このようなデバイスの構造を図1および図2にそれぞれ図示する。
【0003】
まず図1を参照すると、MFMOSメモリトランジスタは、一般的に10で示されるようなものである。トランジスタ10は、シリコン基板12上に構成される。このトランジスタは、ゲート領域14、n+ソース領域16、n+ドレイン領域18、および強誘電体(FE)ゲートスタック20を含む。ゲートスタック20は、下部電極22、FE層24、および上部電極26を含む。酸化物絶縁層28は、トランジスタの導電部分を被覆する。完成したトランジスタは、ソース電極30、ゲートスタック電極32、およびドレイン電極34を含む。図2に示すように、MFMSメモリトランジスタ36は、トランジスタ10と同様に構成されるが、ゲート領域14にn−層38を含む。
【0004】
【発明が解決しようとする課題】
公知の強誘電体メモリトランジスタ中の上部および下部電極のためにFEスタックにおいて使用される材料は、Pt、Ir、Zr、IrO、ZrO、または1つ以上の金属を含む合金である。完成したデバイスが正しく動作することを確実にするには、ゲートスタックが強誘電体キャパシタの側面が一直線に並ぶように正確にエッチングされなければならない。金属上にそのようなエッチングを行う既存の装置があり、スパッタリング加工が最もよいエッチを与えるが、それでも部分的に良好なだけである。周囲のシリコン酸化物およびシリコンに受容可能な程度のダメージを与えるだけで金属を選択的エッチングすることは可能でない。選択的エッチングは、ゲートスタックプラズマエッチングが周囲のシリコン酸化物を数十ナノメートルより小さい規模で消耗することを要求する。この規模より大きい消耗は、メモリトランジスタの正常な動作を劣化または破壊する。
【0005】
本発明の目的は、強誘電体メモリトランジスタの製造効率を改善させることである。
【0006】
【課題を解決するための手段】
本発明の強誘電体メモリトランジスタの製造方法は、アライメント許容値δを有するリソグラフィー加工を使用して、下部電極、強誘電体材料、上部電極の積層構造であるFEゲートスタックを有する強誘電体メモリトランジスタを製造する方法であって、シリコン基板を準備する工程と、該シリコン基板中にp−ウェルを形成するためにボロンイオンを注入する工程と、その後に、該シリコン基板上の複数のデバイス領域を隔離する工程と、次いで、前記シリコン基板上における前記デバイス領域において、その後に形成される前記FEゲートスタックの周囲の構造体であるFEゲートスタック周囲構造体となるFEゲートスタック周囲構造体材料を形成する工程と、前記FEゲートスタック周囲構造体材料をエッチングして、前記FEゲートスタックが形成される領域内に前記シリコン基板が露出するように幅L1を有する開口部を形成する工程と、CVDによって、該露出された前記シリコン基板上に厚さ10nm〜40nmになるように酸化物を堆積する工程と、次いで、前記開口部上の酸化物上および前記FEゲートスタック周囲構造体材料上に、前記FEゲートスタックとなる下部電極材料、強誘電体材料、上部電極材料の積層体を形成する工程と、その後に、前記FEゲートスタック周囲構造体材料上に形成された前記積層体および前記FEゲートスタック周囲構造体材料を、幅L2(但し、L2≧L1+2δ、δがリソグラフィー加工のアライメント許容値)となるようにフォトレジストでコーティングしてエッチングして、下部電極、強誘電体材料、上部電極の積層構造であるFEゲートスタックおよびFEゲートスタック周囲構造体を形成する工程と、その後に、前記FEゲートスタックおよび前記FEゲート部周囲構造体材料を覆って、前記シリコン基板上に第1絶縁層を堆積する工程と、その後に、前記シリコン基板に砒素またはリンイオンを注入して該シリコン基板にソース領域およびドレイン領域を形成する工程と、次いで、前記シリコン基板上の構造体を該シリコン基板とともに焼きなます工程と、その後に、CVDによって、前記第1絶縁層上に第2絶縁層を堆積する工程と、次いで、該第2絶縁層の表面から、前記ソース領域、前記ドレイン領域、前記FEゲートスタックにそれぞれ電気的に接続される金属をそれぞれ設ける工程とを包む。
前記FEゲートスタック周囲構造体材料を形成する工程が、300℃〜500℃の温度で100nm〜300nmの厚さを有するPSG層をCVDによって前記デバイス領域上に堆積させる工程と、20nm〜50nmの厚さに酸化物層を該PSG層上に堆積する工程とを含む。
前記焼きなまし工程が、600℃〜1000℃の温度で10分〜60分の間、前記構造体および前記シリコン基板を加熱することによって、前記シリコン基板中の前記PSG層の下に低濃度ドーピングソース領域および低濃度ドーピングドレイン領域を形成する工程を含む。
前記FEゲートスタック周囲構造体材料を形成する工程が、前記シリコン基板の上部20nm〜100nm中にn−層を形成するために、5keV〜40keVのエネルギーレベルおよび5.0×10 11 cm -2 〜1.0×10 13 cm -2 の濃度でリンイオンを注入する工程を含む。
前記焼きなまし工程が、500℃〜700℃の温度で20分〜100分の間、前記構造体および前記シリコン基板を加熱する工程を含む。
前記積層体を形成する工程が、前記下部電極材料を20nm〜100nmの厚さに堆積する工程と、前記強誘電体材料を100nm〜400nmの厚さに堆積する工程と、前記上部電極材料を20nm〜100nmの厚さに堆積する工程とを含む。
前記下部電極材料および上部電極材料を堆積する工程が、Pt、Ir、およびPt/Ir合金からなる群から選択された材料を堆積する工程を含む。
前記強誘電体材料を堆積する工程が、Pb(Zr,Ti)O 3 (PZT)、PLZT、SrBi 2 Ta 2 O 9 (SBT)、Pb 5 Ge 3 O 11 、BaTiO 3 、およびLiNbO 3 からなる群から選択された材料からなるFE層を堆積する工程を含む。
本発明の強誘電体メモリトランジスタは、アライメント許容値δを有するリソグラフィ ー加工を使用して製造された、下部電極、強誘電体材料、上部電極の積層構造であるFEゲートスタックを有する強誘電体メモリトランジスタであって、p−ウェルが内部に形成されたシリコン基板と、該シリコン基板上の上部表面に沿って配置されたゲート領域、ソース領域、およびドレイン領域と、幅L1を有する開口部を有し、該ゲート領域の周縁部上に配置されたFEゲートスタック周囲構造体と、該FEゲートスタック周囲構造体における前記開口部内および該FEゲートスタック周囲構造体上に、幅L2(但し、L2≧L1+2δ、δがリソグラフィー加工のアライメント許容値)で、フォトレジストのコーティングによるエッチングで形成されて、下部電極、強誘電体材料、上部電極の積層構造によって構成された、FEゲートスタックと、該FEゲートスタックおよび前記シリコン基板上に形成された第1絶縁層と、該第1絶縁層上に形成された第2絶縁層と、前記第2絶縁層の表面から前記ソース領域に電気的に接続されるように形成されたソース電極、前記第2絶縁層の表面から該FEゲートスタックに電気的に接続されるように形成されたゲート電極、および前記第2絶縁層の表面から該ドレイン領域に電気的に接続されるように形成されたドレイン電極と、を含む。
前記FEゲートスタック周囲構造体が、前記基板上に配置されて100nm〜300nmの厚さを有するPSG層と、該PSG層を被覆し20nm〜50nmの厚さを有する酸化物キャップとを含む。
前記ソース領域と前記ゲート領域との間に配置された低濃度ドーピングソース領域と、前記ドレイン領域と該ゲート領域との間に配置された低濃度ドーピングドレイン領域とをさらに含む。
前記FEゲートスタック周囲構造体が前記シリコン基板の上部20nm〜100nm中にn−層を含む。
前記FEゲートスタックが、20nm〜100nmの厚さを有する下部電極と、100nm〜400nmの厚さを有する強誘電体層と、20nm〜100nmの厚さを有する上部電極とを含む。
前記下部および上部電極が、Pt、Ir、およびPt/Ir合金からなる群から選択された材料から形成される。
前記強誘電体層が、Pb(Zr,Ti)O 3 (PZT)、PLZT、SrBi 2 Ta 2 O 9 (SBT)、Pb 5 Ge 3 O 11 、BaTiO 3 、およびLiNbO 3 からなる群から選択された材料から形成される。
【0023】
【発明の実施の形態】
本発明によるMFMOSメモリトランジスタ40の製造方法を図3を参照しながら以下に説明する。本発明にしたがって構成された複数のデバイスが1つのシリコンウエハ上に形成される。このウエハは、酸素注入分離(SIMOX)基板またはバルクシリコン基板42のいずれかである。製造過程の第1工程は、ウエハの部分部分を隔離することによって領域間で隔たりのある複数の構造を有するためのデバイス領域を形成する工程である。この工程は、トレンチングまたは絶縁材料の注入によって行われ得る。
【0024】
次の工程は、デバイス領域中にn−ウェルまたはp−ウェルを形成する工程である。本明細書中に与えられる実施例において、p−ウェル44は、好ましくは30keV〜180keVのエネルギーレベルおよび5.0×1011cm-2〜5.0×1013cm-2の濃度で、ボロンイオンを注入することによって基板42中に形成される。酸化物領域45aおよび45bは、さらなるデバイス隔離を提供するために基板中に形成される。閾値電圧は、10keV〜50keVのエネルギーレベルおよび1.0×1012cm-2〜1.0×1013cm-2の濃度で、BF2イオンの注入によって調節される。
【0025】
図3を参照する。リンケイ酸塩ガラス(PSG)層46は、300℃〜500℃の間の温度で、100nm〜300nmの間の厚さになるように堆積される。シリコン酸化物キャップ48は、PSG上に20nm〜50nmの間の厚さとなるように堆積される。PSG層およびシリコン酸化物キャップの組み合わせは、本明細暑中では、FEゲートスタック周囲構造を称す。この理由は、以下に明らかにされる。PSGを堆積する1つの技術は、酸化物堆積過程の間に、PH3ガスをガスストリームへ導入する。リンは、バイナリガラスとしても知られる、五酸化二リン(P2O5)の形態をとる。PSGは、構成と基板との間にさらなる水分バリアを提供し、可動なイオン不純物を引き付けおよび保持し(ゲッタリング)、不純物が構造体の表面へ移動することを防ぎ、また電流特性が増加する。
【0026】
構造体は、フォトレジストでコーティングされ、ゲート領域のPSGは、プラズマエッチングされ、幅L1を有する開口部50がFEゲートスタック周囲構造中に形成される。エッチング工程は、下位のシリコンを除去される前に停止される。次にフォトレジストが除去され、図3の構造体を得る。
【0027】
1層の低温酸化物52は、CVDによって10nm〜40nmの厚さを有するように堆積される。この層は、シリコン基板の位置までプラズマエッチングされる。構造体は、ウエットクリーニングされ、プラズマエッチング工程の間にダメージを受けたシリコンを除去するのに丁度十分なようなにシリコンがエッチングされる。
【0028】
露出されたゲート領域は、700℃〜900℃の間の温度に加熱しながら酸素雰囲気下にさらすことによって酸化される。PSG層46および酸化物キャップ48の2つの部分は、基板42上に残る。酸化物層52および酸化物キャップ層48の残りの部分は、1つの酸化物層52にマージする。
【0029】
この時点で、強誘電体ゲート部の形成を開始してもよい。ここで図4を参照する。FEゲートスタックは、一般に54で示されるものであり、下部電極56、強誘電体(FE)材料58、および上部電極60を含む。FEゲートスタック54の形成は、酸化物層52上の下部電極の堆積から始まる。下部電極56は、PtまたはIr、Pt/Ir合金、もしくは他の適切な導電材料から形成され得る。この金属の厚さは、20nm〜100nmである。
【0030】
次に、FE材料58は、化学気相堆積法(CVD)によって堆積される。FE材料は、Pb(Zr,Ti)O3(PZT)、PLZT、SrBi2Ta2O9(SBT)、Pb5Ge3O11、BaTiO3、またはLiNbO3のいずれでもよい。好ましい化合物は、好ましい順に、Pb5Ge3O11、SBT、およびPZTである。FEゲート部フィールドにおける実験的研究のほとんどは、PZT化合物に対して行われた。FE材料58は、100nm〜400nmの厚さに堆積される。
【0031】
次に上部電極60がFE材料の上に形成される。上部電極は、下部電極と同じ材料から形成され、厚さが20nm〜200nmである。
【0032】
構造体は、フォトレジストでコーティングされる。強誘電体ゲートスタック54は、下位のPSG46および酸化物52に沿って、シリコン基板42の位置までプラズマエッチングされる。強誘電体スタックの幅はL2で、ここでL2≧L1+2δであり、δはリソグラフィー加工のアライメント許容値である。
【0033】
ここで図5を参照する。TiO2または窒化シリコンを10nm〜50nmの厚さに堆積し、第1絶縁層62を形成する。構造体は、30keV〜80keVのエネルギーレベルおよび1.0×1015cm-2〜1.0×1016cm-2の濃度で砒素イオンを注入され、n+ソース領域64およびn+ドレイン領域66を形成する。構造体は、600℃〜1000℃の温度で10分〜60分の間、焼きなまされる。焼きなまし工程の間、リンがPSGからシリコン基板へ拡散し軽度にドーピングされたソース領域68および軽度にドーピングされたドレイン領域70を形成する。その結果得られた構造体は、図5に図示される。
【0034】
酸化被膜層、すなわち第2絶縁層72は、CVDによって堆積される。構造体は、フォトレジストによってコーティングされ、そしてコンタクトエッチングされてトランジスタのための電極を受け取るための領域を形成する。次に構造体は、ソース電極74、ゲート電極76、およびドレイン電極78を形成するように金属化される。その結果完成した構造体は、図6に示される。
【0035】
MFMSメモリトランジスタの製造工程は、MFMOSメモリトランジスタと同様である。図7を参照して、MFMSメモリトランジスタ80を構成する製造工程を説明する。
【0036】
MFMOSメモリトランジスタ40の場合と同様に、本発明によって構成される複数のデバイスが1つのシリコンウエハ上に形成される。このウエハは、酸素注入分離(SIMOX)基板またはバルクシリコン基板82のいずれかである。製造過程の第1工程は、ウエハの部分部分を隔離することによって領域間で隔たりのある複数の構造のためのデバイス領域を形成する工程である。この工程は、トレンチングまたは絶縁材料の注入によって行われ得る。
【0037】
次の工程は、デバイス領域中にn−ウェルまたはp−ウェルを形成する工程である。本明細書中に与えられる実施例において、p−ウェル84は、好ましくは30keV〜180keVのエネルギーレベルおよび5.0×1011cm-2〜5.0×1013cm-2の濃度で、ボロンイオンを注入することによって基板82中に形成される。酸化物領域85aおよび85bは、さらなるデバイス隔離を提供するために基板中に形成される。
【0038】
次の工程は、リンイオンの注入を含み、好ましくは5keV〜40keVのエネルギーレベルおよび5.0×1011cm-2〜1.0×1013cm-2の濃度で行われ、シリコン基板82の上部20nm〜100nm中にn−層86を形成する。この点が、MFMOSメモリトランジスタ40を形成するために使用された工程と異なる。MFMSトランジスタの形成における別の相違点は、PSG層を使用してもよいが、これに限定されないことである。本実施態様の説明は、PSG層の使用を含むが、その使用は省略してもよいし、酸化物のみと置き換えてもよい。リンケイ酸塩ガラス(PSG)層87は、300℃〜500℃の温度で100nm〜300nmの厚さに堆積される。20nm〜50nmの厚さを有するシリコン酸化物キャップ88は、PSG上に堆積される。PSG層およびシリコン酸化物キャップの組み合わせは、本明細書中においてFEゲートスタック周囲構造体と称される。あるいは、PSGおよび酸化物キャップの代わりに、n−層86上に、低温酸化物からなる層をCVDによって100nm〜300nmの厚さに堆積してもよい。n−層および酸化物層は、FEゲートスタック周囲構造体として機能する。
【0039】
構造体は、フォトレジストでコーティングされ、ゲート領域の酸化物は、プラズマエッチングされ、幅L1を有する開口部90がFEゲートスタック周囲構造体中に形成される。エッチング工程は、下位のシリコンが除去される前に停止される。次にフォトレジストを除去し、図7の構造体を得る。
【0040】
1層の低温酸化物は、CVDによって10nm〜40nmの厚さを有するように堆積され、酸化物キャップ88に接続する。この層は、シリコン基板の位置までプラズマエッチングされる。構造体は、ウエットクリーニングされ、プラズマエッチング工程の間にダメージを受けたシリコンを除去するのに丁度十分なようにシリコンがエッチングされる。
【0041】
この時点で、強誘電体ゲート部の形成を開始してもよい。ここで図8を参照する。FEゲートスタックは、一般に94で示されるものであり、下部電極96、強誘電体(FE)材料98、および上部電極100を含む。FEゲートスタック94の形成は、上記と同様である。
【0042】
構造体は、フォトレジストでコーティングされる。強誘電体ゲートスタック94は、シリコン基板82の位置までプラズマエッチングされる。強誘電体スタックの幅はL2で、ここでL2≧L1+2δであり、δはリソグラフィー加工のアライメント許容値である。
【0043】
ここで図9を参照する。TiO2または窒化シリコンを10nm〜50nmの厚さに堆積し、第1絶縁層102を形成する。構造体は、30keV〜80keVのエネルギーレベルおよび1.0×1015cm-2〜1.0×1016cm-2の濃度で砒素イオンを注入され、n+ソース領域104およびn+ドレイン領域106を形成する。PSG層を含む構造体は、600℃〜1000℃の温度で10分〜60分の間、焼きなまされる。その結果得られた構造体は、図9に図示される。構造体がPSG層を含まずに形成される場合、構造体は、500℃〜700℃の温度で20分〜100分の間、焼きなまされる。
【0044】
酸化被膜層、すなわち第2絶縁層112は、CVDによって堆積される。構造体は、フォトレジストによってコーティングされ、そしてコンタクトエッチングされてトランジスタのための電極を受け取るための領域を形成する。次に構造体は、ソース電極114、ゲート電極116、およびドレイン電極118を形成するように金属化される。その結果完成した構造体は、図10に示される。
【0045】
本発明の1つの実施例として、アライメント許容値δを有するリソグラフィー加工を使用して強誘電体メモリトランジスタを製造する方法であって、強誘電体ゲート部を構成するためのシリコン基板を調製する工程と、基板中にp−ウェルを形成するためにボロンイオンを注入する工程と、基板上の複数のデバイス領域を隔離する工程と、FEゲートスタック周囲構造体を形成する工程と、ゲート領域中において基板を露出するように幅L1を有する開口部を形成するためにFEゲートスタック周囲構造体をエッチングする工程と、露出された基板上に厚さ約10nm〜40nmになるように酸化物を堆積する工程と、ゲート領域上にFEゲートスタックを形成する工程であって、FEゲートスタックが幅L2を有し、L2≧L1+2δである、工程と、構造体上に第1絶縁層を堆積する工程と、ソース領域およびドレイン領域を形成するために砒素またはリンイオンを注入する工程と、構造体を焼きなます工程と、第2絶縁層を堆積する工程と、該構造体を金属化する工程と、を含む方法が提供される。
【0046】
また、強誘電体メモリトランジスタであって、p−ウェルを内部に形成されたシリコン基板と、基板上の上部表面に沿って配置されたゲート領域、ソース領域、およびドレイン領域と、幅L1を有する開口部を有し、該ゲート領域の周辺に配置されたFEゲートスタック周囲構造体と、FEゲートスタック周囲構造体中に形成され、幅L2を有し、L2≧L1+2δであって、δがリソグラフィー加工のアライメント許容値である、FEゲートスタックと、を含むトランジスタが提供される。
【0047】
本発明の好ましい実施態様およびその変形が開示されたが、付属の請求項の範囲内においてさらなる変形および改変がなされ得ることが理解されるべきである。
【0048】
【発明の効果】
上述したように、本発明によると、アライメント許容値δを有するリソグラフィー加工を使用して強誘電体メモリトランジスタを製造する方法が提供され、上記方法は、強誘電体ゲート部を構成するためのシリコン基板を調製する工程と、基板中にp−ウェルを形成するためにボロンイオンを注入する工程と、基板上の複数のデバイス領域を隔離する工程と、FEゲートスタック周囲構造体を形成する工程と、ゲート領域中において基板を露出するように幅L1を有する開口部を形成するためにFEゲートスタック周囲構造体をエッチングする工程と、露出された基板上に厚さ約10nm〜40nmになるように酸化物をCVDによって堆積する工程と、ゲート領域上にFEゲートスタックを形成する工程であって、FEゲートスタックが幅L2を有し、L2≧L1+2δである、工程と、構造体上に第1絶縁層を堆積する工程と、ソース領域およびドレイン領域を形成するために砒素またはリンイオンを注入する工程と、構造体を焼きなます工程と、CVDによって第2絶縁層を堆積する工程と、該構造体を金属化する工程と、を含み、それにより、強誘電体メモリトランジスタの製造効率を改善させることができる。
【図面の簡単な説明】
【図1】従来のMFMOSメモリトランジスタの図である。
【図2】従来のMFMSメモリトランジスタの図である。
【図3】本発明による構成のMFMOSメモリトランジスタの製造における連続工程の図である。
【図4】本発明による構成のMFMOSメモリトランジスタの製造における連続工程の図である。
【図5】本発明による構成のMFMOSメモリトランジスタの製造における連続工程の図である。
【図6】本発明による構成のMFMOSメモリトランジスタの完成図である。
【図7】本発明による構成のMFMSメモリトランジスタの製造における連続工程の図である。
【図8】本発明による構成のMFMSメモリトランジスタの製造における連続工程の図である。
【図9】本発明による構成のMFMSメモリトランジスタの製造における連続工程の図である。
【図10】本発明による構成のMFMSメモリトランジスタの完成図である。
【符号の説明】
10 トランジスタ
12 シリコン基板
14 ゲート領域
16 n+ソース領域
18 n+ドレイン領域
20 強誘電体(FE)ゲートスタック
22 下部電極
24 FE層
26 上部電極
28 酸化物絶縁層
30 ソース電極
32 ゲートスタック電極
34 ドレイン電極
36 MFMSメモリトランジスタ
38 n−層
40 MFMOSメモリトランジスタ
42 基板
44 p−ウェル
45a 酸化物領域
45b 酸化物領域
46 PSG層
48 シリコン酸化物キャップ
50 開口部
52 低温酸化物層
54 FEゲートスタック
56 下部電極
58 FE材料
60 上部電極
62 第1絶縁層
64 n+ソース領域
66 n+ドレイン領域
68 軽度にドーピングされたソース領域
70 軽度にドーピングされたドレイン領域
72 第2絶縁層
74 ソース電極
76 ゲート電極
78 ドレイン電極
80 MFMSメモリトランジスタ
82 基板
84 p−ウェル
85a 酸化物領域
85b 酸化物領域
86 n−層
87 PSG層
88 シリコン酸化物キャップ
90 開口部
94 FEゲートスタック
96 下部電極
98 FE材料
100 上部電極
102 第1絶縁層
104 n+ソース領域
106 n+ドレイン領域
112 第2絶縁層
114 ソース電極
116 ゲート電極
118 ドレイン電極
Claims (13)
- アライメント許容値δを有するリソグラフィー加工を使用して、下部電極、強誘電体材料、上部電極の積層構造であるFEゲートスタックを有する強誘電体メモリトランジスタを製造する方法であって、
シリコン基板を準備する工程と、
該シリコン基板中にp−ウェルを形成するためにボロンイオンを注入する工程と、
その後に、該シリコン基板上の複数のデバイス領域を隔離する工程と、
次いで、前記シリコン基板上における前記デバイス領域において、その後に形成される前記FEゲートスタックの周囲の構造体であるFEゲートスタック周囲構造体となるFEゲートスタック周囲構造体材料を形成する工程と、
前記FEゲートスタック周囲構造体材料をエッチングして、前記FEゲートスタックが形成される領域内に前記シリコン基板が露出するように幅L1を有する開口部を形成する工程と、
CVDによって、該露出された前記シリコン基板上に厚さ10nm〜40nmになるように酸化物を堆積する工程と、
次いで、前記開口部上の酸化物上および前記FEゲートスタック周囲構造体材料上に、前記FEゲートスタックとなる下部電極材料、強誘電体材料、上部電極材料の積層体を形成する工程と、
その後に、前記FEゲートスタック周囲構造体材料上に形成された前記積層体および前記FEゲートスタック周囲構造体材料を、幅L2(但し、L2≧L1+2δ、δがリソグラフィー加工のアライメント許容値)となるようにフォトレジストでコーティングしてエッチングして、下部電極、強誘電体材料、上部電極の積層構造であるFEゲートスタックおよびFEゲートスタック周囲構造体を形成する工程と、
その後に、前記FEゲートスタックおよび前記FEゲート部周囲構造体材料を覆って、前記シリコン基板上に第1絶縁層を堆積する工程と、
その後に、前記シリコン基板に砒素またはリンイオンを注入して該シリコン基板にソース領域およびドレイン領域を形成する工程と、
次いで、前記シリコン基板上の構造体を該シリコン基板とともに焼きなます工程と、
その後に、CVDによって、前記第1絶縁層上に第2絶縁層を堆積する工程と、
次いで、該第2絶縁層の表面から、前記ソース領域、前記ドレイン領域、前記FEゲートスタックにそれぞれ電気的に接続される金属をそれぞれ設ける工程とを包含し、
前記FEゲートスタック周囲構造体材料を形成する工程が、300℃〜500℃の温度で100nm〜300nmの厚さを有するPSG層をCVDによって前記デバイス領域上に堆積させる工程と、20nm〜50nmの厚さに酸化物層を該PSG層上に堆積する工程とを含む、方法。 - 前記焼きなまし工程が、600℃〜1000℃の温度で10分〜60分の間、前記構造体および前記シリコン基板を加熱することによって、前記シリコン基板中の前記PSG層の下に低濃度ドーピングソース領域および低濃度ドーピングドレイン領域を形成する工程を含む、請求項1に記載の方法。
- 前記FEゲートスタック周囲構造体材料を形成する工程が、前記PSG層を堆積する工程の前に、前記シリコン基板の上部20nm〜100nm中にn−層を形成するために、5keV〜40keVのエネルギーレベルおよび5.0×1011cm-2〜1.0×1013cm-2の濃度でリンイオンを注入する工程を含む、請求項1に記載の方法。
- 前記焼きなまし工程が、500℃〜700℃の温度で20分〜100分の間、前記構造体および前記シリコン基板を加熱する工程を含む、請求項3に記載の方法。
- 前記積層体を形成する工程が、前記下部電極材料を20nm〜100nmの厚さに堆積する工程と、前記強誘電体材料を100nm〜400nmの厚さに堆積する工程と、前記上部電極材料を20nm〜100nmの厚さに堆積する工程とを含む、請求項1に記載の方法。
- 前記下部電極材料および上部電極材料を堆積する工程が、Pt、Ir、およびPt/Ir合金からなる群から選択された材料を堆積する工程を含む、請求項5に記載の方法。
- 前記強誘電体材料を堆積する工程が、Pb(Zr,Ti)O3(PZT)、PLZT、SrBi2Ta2O9(SBT)、Pb5Ge3O11、BaTiO3、およびLiNbO3からなる群から選択された材料からなるFE層を堆積する工程を含む、請求項5に記載の方法。
- アライメント許容値δを有するリソグラフィー加工を使用して製造された、下部電極、強誘電体材料、上部電極の積層構造であるFEゲートスタックを有する強誘電体メモリトランジスタであって、
p−ウェルが内部に形成されたシリコン基板と、
該シリコン基板上の上部表面に沿って配置されたゲート領域、ソース領域、およびドレイン領域と、
幅L1を有する開口部を有し、該ゲート領域の周縁部上に配置されたFEゲートスタック周囲構造体と、
該FEゲートスタック周囲構造体における前記開口部内および該FEゲートスタック周囲構造体上に、幅L2(但し、L2≧L1+2δ、δがリソグラフィー加工のアライメント許容値)で、フォトレジストのコーティングによるエッチングで形成されて、下部電極、強誘電体材料、上部電極の積層構造によって構成された、FEゲートスタックと、
該FEゲートスタックおよび前記シリコン基板上に形成された第1絶縁層と、
該第1絶縁層上に形成された第2絶縁層と、
前記第2絶縁層の表面から前記ソース領域に電気的に接続されるように形成されたソース電極、前記第2絶縁層の表面から該FEゲートスタックに電気的に接続されるように形成されたゲート電極、および前記第2絶縁層の表面から該ドレイン領域に電気的に接続されるように形成されたドレイン電極とを備え、
前記FEゲートスタック周囲構造体が、前記基板上に配置されて100nm〜300nmの厚さを有するPSG層と、該PSG層を被覆し20nm〜50nmの厚さを有する酸化物キャップとを有することを特徴とする強誘電体メモリトランジスタ。 - 前記ソース領域と前記ゲート領域との間に配置された低濃度ドーピングソース領域と、前記ドレイン領域と該ゲート領域との間に配置された低濃度ドーピングドレイン領域とをさらに含む、請求項8に記載のトランジスタ。
- 前記FEゲートスタック周囲構造体が前記シリコン基板の上部20nm〜100nm中にn−層を含む、請求項8に記載のトランジスタ。
- 前記FEゲートスタックが、20nm〜100nmの厚さを有する下部電極と、100nm〜400nmの厚さを有する強誘電体層と、20nm〜100nmの厚さを有する上部電極とを含む、請求項8に記載のトランジスタ。
- 前記下部および上部電極が、Pt、Ir、およびPt/Ir合金からなる群から選択された材料から形成される、請求項11に記載のトランジスタ。
- 前記強誘電体層が、Pb(Zr,Ti)O3(PZT)、PLZT、SrBi2Ta2O9(SBT)、Pb5Ge3O11、BaTiO3、およびLiNbO3からなる群から選択された材料から形成される、請求項11に記載のトランジスタ。
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