JP3717039B2 - 強誘電体メモリトランジスタおよびその製造方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、ＭＯＳトランジスタ、特に強誘電体層を含むＭＯＳメモリトランジスタに関する。
【０００２】
【従来の技術】
従来の単一トランジスタ強誘電体デバイスは、金属−強誘電体−金属−酸化物半導体（ＭＦＭＯＳ）トランジスタおよび金属−強誘電体−金属半導体（ＭＦＭＳ）トランジスタの２つの型のデバイスに分類され得る。このようなデバイスの構造を図１および図２にそれぞれ図示する。
【０００３】
まず図１を参照すると、ＭＦＭＯＳメモリトランジスタは、一般的に１０で示されるようなものである。トランジスタ１０は、シリコン基板１２上に構成される。このトランジスタは、ゲート領域１４、ｎ＋ソース領域１６、ｎ＋ドレイン領域１８、および強誘電体（ＦＥ）ゲートスタック２０を含む。ゲートスタック２０は、下部電極２２、ＦＥ層２４、および上部電極２６を含む。酸化物絶縁層２８は、トランジスタの導電部分を被覆する。完成したトランジスタは、ソース電極３０、ゲートスタック電極３２、およびドレイン電極３４を含む。図２に示すように、ＭＦＭＳメモリトランジスタ３６は、トランジスタ１０と同様に構成されるが、ゲート領域１４にｎ−層３８を含む。
【０００４】
【発明が解決しようとする課題】
公知の強誘電体メモリトランジスタ中の上部および下部電極のためにＦＥスタックにおいて使用される材料は、Ｐｔ、Ｉｒ、Ｚｒ、ＩｒＯ、ＺｒＯ、または１つ以上の金属を含む合金である。完成したデバイスが正しく動作することを確実にするには、ゲートスタックが強誘電体キャパシタの側面が一直線に並ぶように正確にエッチングされなければならない。金属上にそのようなエッチングを行う既存の装置があり、スパッタリング加工が最もよいエッチを与えるが、それでも部分的に良好なだけである。周囲のシリコン酸化物およびシリコンに受容可能な程度のダメージを与えるだけで金属を選択的エッチングすることは可能でない。選択的エッチングは、ゲートスタックプラズマエッチングが周囲のシリコン酸化物を数十ナノメートルより小さい規模で消耗することを要求する。この規模より大きい消耗は、メモリトランジスタの正常な動作を劣化または破壊する。
【０００５】
本発明の目的は、強誘電体メモリトランジスタの製造効率を改善させることである。
【０００６】
【課題を解決するための手段】
本発明の強誘電体メモリトランジスタの製造方法は、アライメント許容値δを有するリソグラフィー加工を使用して、下部電極、強誘電体材料、上部電極の積層構造であるＦＥゲートスタックを有する強誘電体メモリトランジスタを製造する方法であって、シリコン基板を準備する工程と、該シリコン基板中にｐ−ウェルを形成するためにボロンイオンを注入する工程と、その後に、該シリコン基板上の複数のデバイス領域を隔離する工程と、次いで、前記シリコン基板上における前記デバイス領域において、その後に形成される前記ＦＥゲートスタックの周囲の構造体であるＦＥゲートスタック周囲構造体となるＦＥゲートスタック周囲構造体材料を形成する工程と、前記ＦＥゲートスタック周囲構造体材料をエッチングして、前記ＦＥゲートスタックが形成される領域内に前記シリコン基板が露出するように幅Ｌ１を有する開口部を形成する工程と、ＣＶＤによって、該露出された前記シリコン基板上に厚さ１０ｎｍ〜４０ｎｍになるように酸化物を堆積する工程と、次いで、前記開口部上の酸化物上および前記ＦＥゲートスタック周囲構造体材料上に、前記ＦＥゲートスタックとなる下部電極材料、強誘電体材料、上部電極材料の積層体を形成する工程と、その後に、前記ＦＥゲートスタック周囲構造体材料上に形成された前記積層体および前記ＦＥゲートスタック周囲構造体材料を、幅Ｌ２（但し、Ｌ２≧Ｌ１＋２δ、δがリソグラフィー加工のアライメント許容値）となるようにフォトレジストでコーティングしてエッチングして、下部電極、強誘電体材料、上部電極の積層構造であるＦＥゲートスタックおよびＦＥゲートスタック周囲構造体を形成する工程と、その後に、前記ＦＥゲートスタックおよび前記ＦＥゲート部周囲構造体材料を覆って、前記シリコン基板上に第１絶縁層を堆積する工程と、その後に、前記シリコン基板に砒素またはリンイオンを注入して該シリコン基板にソース領域およびドレイン領域を形成する工程と、次いで、前記シリコン基板上の構造体を該シリコン基板とともに焼きなます工程と、その後に、ＣＶＤによって、前記第１絶縁層上に第２絶縁層を堆積する工程と、次いで、該第２絶縁層の表面から、前記ソース領域、前記ドレイン領域、前記ＦＥゲートスタックにそれぞれ電気的に接続される金属をそれぞれ設ける工程とを包む。
前記ＦＥゲートスタック周囲構造体材料を形成する工程が、３００℃〜５００℃の温度で１００ｎｍ〜３００ｎｍの厚さを有するＰＳＧ層をＣＶＤによって前記デバイス領域上に堆積させる工程と、２０ｎｍ〜５０ｎｍの厚さに酸化物層を該ＰＳＧ層上に堆積する工程とを含む。
前記焼きなまし工程が、６００℃〜１０００℃の温度で１０分〜６０分の間、前記構造体および前記シリコン基板を加熱することによって、前記シリコン基板中の前記ＰＳＧ層の下に低濃度ドーピングソース領域および低濃度ドーピングドレイン領域を形成する工程を含む。
前記ＦＥゲートスタック周囲構造体材料を形成する工程が、前記シリコン基板の上部２０ｎｍ〜１００ｎｍ中にｎ−層を形成するために、５ｋｅＶ〜４０ｋｅＶのエネルギーレベルおよび５．０×１０ 11 ｃｍ -2 〜１．０×１０ 13 ｃｍ -2 の濃度でリンイオンを注入する工程を含む。
前記焼きなまし工程が、５００℃〜７００℃の温度で２０分〜１００分の間、前記構造体および前記シリコン基板を加熱する工程を含む。
前記積層体を形成する工程が、前記下部電極材料を２０ｎｍ〜１００ｎｍの厚さに堆積する工程と、前記強誘電体材料を１００ｎｍ〜４００ｎｍの厚さに堆積する工程と、前記上部電極材料を２０ｎｍ〜１００ｎｍの厚さに堆積する工程とを含む。
前記下部電極材料および上部電極材料を堆積する工程が、Ｐｔ、Ｉｒ、およびＰｔ／Ｉｒ合金からなる群から選択された材料を堆積する工程を含む。
前記強誘電体材料を堆積する工程が、Ｐｂ（Ｚｒ，Ｔｉ）Ｏ 3 （ＰＺＴ）、ＰＬＺＴ、ＳｒＢｉ 2 Ｔａ 2 Ｏ 9 （ＳＢＴ）、Ｐｂ 5 Ｇｅ 3 Ｏ 11 、ＢａＴｉＯ 3 、およびＬｉＮｂＯ 3 からなる群から選択された材料からなるＦＥ層を堆積する工程を含む。
本発明の強誘電体メモリトランジスタは、アライメント許容値δを有するリソグラフィ ー加工を使用して製造された、下部電極、強誘電体材料、上部電極の積層構造であるＦＥゲートスタックを有する強誘電体メモリトランジスタであって、ｐ−ウェルが内部に形成されたシリコン基板と、該シリコン基板上の上部表面に沿って配置されたゲート領域、ソース領域、およびドレイン領域と、幅Ｌ１を有する開口部を有し、該ゲート領域の周縁部上に配置されたＦＥゲートスタック周囲構造体と、該ＦＥゲートスタック周囲構造体における前記開口部内および該ＦＥゲートスタック周囲構造体上に、幅Ｌ２（但し、Ｌ２≧Ｌ１＋２δ、δがリソグラフィー加工のアライメント許容値）で、フォトレジストのコーティングによるエッチングで形成されて、下部電極、強誘電体材料、上部電極の積層構造によって構成された、ＦＥゲートスタックと、該ＦＥゲートスタックおよび前記シリコン基板上に形成された第１絶縁層と、該第１絶縁層上に形成された第２絶縁層と、前記第２絶縁層の表面から前記ソース領域に電気的に接続されるように形成されたソース電極、前記第２絶縁層の表面から該ＦＥゲートスタックに電気的に接続されるように形成されたゲート電極、および前記第２絶縁層の表面から該ドレイン領域に電気的に接続されるように形成されたドレイン電極と、を含む。
前記ＦＥゲートスタック周囲構造体が、前記基板上に配置されて１００ｎｍ〜３００ｎｍの厚さを有するＰＳＧ層と、該ＰＳＧ層を被覆し２０ｎｍ〜５０ｎｍの厚さを有する酸化物キャップとを含む。
前記ソース領域と前記ゲート領域との間に配置された低濃度ドーピングソース領域と、前記ドレイン領域と該ゲート領域との間に配置された低濃度ドーピングドレイン領域とをさらに含む。
前記ＦＥゲートスタック周囲構造体が前記シリコン基板の上部２０ｎｍ〜１００ｎｍ中にｎ−層を含む。
前記ＦＥゲートスタックが、２０ｎｍ〜１００ｎｍの厚さを有する下部電極と、１００ｎｍ〜４００ｎｍの厚さを有する強誘電体層と、２０ｎｍ〜１００ｎｍの厚さを有する上部電極とを含む。
前記下部および上部電極が、Ｐｔ、Ｉｒ、およびＰｔ／Ｉｒ合金からなる群から選択された材料から形成される。
前記強誘電体層が、Ｐｂ（Ｚｒ，Ｔｉ）Ｏ 3 （ＰＺＴ）、ＰＬＺＴ、ＳｒＢｉ 2 Ｔａ 2 Ｏ 9 （ＳＢＴ）、Ｐｂ 5 Ｇｅ 3 Ｏ 11 、ＢａＴｉＯ 3 、およびＬｉＮｂＯ 3 からなる群から選択された材料から形成される。
【００２３】
【発明の実施の形態】
本発明によるＭＦＭＯＳメモリトランジスタ４０の製造方法を図３を参照しながら以下に説明する。本発明にしたがって構成された複数のデバイスが１つのシリコンウエハ上に形成される。このウエハは、酸素注入分離（ＳＩＭＯＸ）基板またはバルクシリコン基板４２のいずれかである。製造過程の第１工程は、ウエハの部分部分を隔離することによって領域間で隔たりのある複数の構造を有するためのデバイス領域を形成する工程である。この工程は、トレンチングまたは絶縁材料の注入によって行われ得る。
【００２４】
次の工程は、デバイス領域中にｎ−ウェルまたはｐ−ウェルを形成する工程である。本明細書中に与えられる実施例において、ｐ−ウェル４４は、好ましくは３０ｋｅＶ〜１８０ｋｅＶのエネルギーレベルおよび５．０×１０11ｃｍ-2〜５．０×１０13ｃｍ-2の濃度で、ボロンイオンを注入することによって基板４２中に形成される。酸化物領域４５ａおよび４５ｂは、さらなるデバイス隔離を提供するために基板中に形成される。閾値電圧は、１０ｋｅＶ〜５０ｋｅＶのエネルギーレベルおよび１．０×１０12ｃｍ-2〜１．０×１０13ｃｍ-2の濃度で、ＢＦ2イオンの注入によって調節される。
【００２５】
図３を参照する。リンケイ酸塩ガラス（ＰＳＧ）層４６は、３００℃〜５００℃の間の温度で、１００ｎｍ〜３００ｎｍの間の厚さになるように堆積される。シリコン酸化物キャップ４８は、ＰＳＧ上に２０ｎｍ〜５０ｎｍの間の厚さとなるように堆積される。ＰＳＧ層およびシリコン酸化物キャップの組み合わせは、本明細暑中では、ＦＥゲートスタック周囲構造を称す。この理由は、以下に明らかにされる。ＰＳＧを堆積する１つの技術は、酸化物堆積過程の間に、ＰＨ3ガスをガスストリームへ導入する。リンは、バイナリガラスとしても知られる、五酸化二リン（Ｐ2Ｏ5）の形態をとる。ＰＳＧは、構成と基板との間にさらなる水分バリアを提供し、可動なイオン不純物を引き付けおよび保持し（ゲッタリング）、不純物が構造体の表面へ移動することを防ぎ、また電流特性が増加する。
【００２６】
構造体は、フォトレジストでコーティングされ、ゲート領域のＰＳＧは、プラズマエッチングされ、幅Ｌ１を有する開口部５０がＦＥゲートスタック周囲構造中に形成される。エッチング工程は、下位のシリコンを除去される前に停止される。次にフォトレジストが除去され、図３の構造体を得る。
【００２７】
１層の低温酸化物５２は、ＣＶＤによって１０ｎｍ〜４０ｎｍの厚さを有するように堆積される。この層は、シリコン基板の位置までプラズマエッチングされる。構造体は、ウエットクリーニングされ、プラズマエッチング工程の間にダメージを受けたシリコンを除去するのに丁度十分なようなにシリコンがエッチングされる。
【００２８】
露出されたゲート領域は、７００℃〜９００℃の間の温度に加熱しながら酸素雰囲気下にさらすことによって酸化される。ＰＳＧ層４６および酸化物キャップ４８の２つの部分は、基板４２上に残る。酸化物層５２および酸化物キャップ層４８の残りの部分は、１つの酸化物層５２にマージする。
【００２９】
この時点で、強誘電体ゲート部の形成を開始してもよい。ここで図４を参照する。ＦＥゲートスタックは、一般に５４で示されるものであり、下部電極５６、強誘電体（ＦＥ）材料５８、および上部電極６０を含む。ＦＥゲートスタック５４の形成は、酸化物層５２上の下部電極の堆積から始まる。下部電極５６は、ＰｔまたはＩｒ、Ｐｔ／Ｉｒ合金、もしくは他の適切な導電材料から形成され得る。この金属の厚さは、２０ｎｍ〜１００ｎｍである。
【００３０】
次に、ＦＥ材料５８は、化学気相堆積法（ＣＶＤ）によって堆積される。ＦＥ材料は、Ｐｂ（Ｚｒ，Ｔｉ）Ｏ3（ＰＺＴ）、ＰＬＺＴ、ＳｒＢｉ2Ｔａ2Ｏ9（ＳＢＴ）、Ｐｂ5Ｇｅ3Ｏ11、ＢａＴｉＯ3、またはＬｉＮｂＯ3のいずれでもよい。好ましい化合物は、好ましい順に、Ｐｂ5Ｇｅ3Ｏ11、ＳＢＴ、およびＰＺＴである。ＦＥゲート部フィールドにおける実験的研究のほとんどは、ＰＺＴ化合物に対して行われた。ＦＥ材料５８は、１００ｎｍ〜４００ｎｍの厚さに堆積される。
【００３１】
次に上部電極６０がＦＥ材料の上に形成される。上部電極は、下部電極と同じ材料から形成され、厚さが２０ｎｍ〜２００ｎｍである。
【００３２】
構造体は、フォトレジストでコーティングされる。強誘電体ゲートスタック５４は、下位のＰＳＧ４６および酸化物５２に沿って、シリコン基板４２の位置までプラズマエッチングされる。強誘電体スタックの幅はＬ２で、ここでＬ２≧Ｌ１＋２δであり、δはリソグラフィー加工のアライメント許容値である。
【００３３】
ここで図５を参照する。ＴｉＯ2または窒化シリコンを１０ｎｍ〜５０ｎｍの厚さに堆積し、第１絶縁層６２を形成する。構造体は、３０ｋｅＶ〜８０ｋｅＶのエネルギーレベルおよび１．０×１０15ｃｍ-2〜１．０×１０16ｃｍ-2の濃度で砒素イオンを注入され、ｎ＋ソース領域６４およびｎ＋ドレイン領域６６を形成する。構造体は、６００℃〜１０００℃の温度で１０分〜６０分の間、焼きなまされる。焼きなまし工程の間、リンがＰＳＧからシリコン基板へ拡散し軽度にドーピングされたソース領域６８および軽度にドーピングされたドレイン領域７０を形成する。その結果得られた構造体は、図５に図示される。
【００３４】
酸化被膜層、すなわち第２絶縁層７２は、ＣＶＤによって堆積される。構造体は、フォトレジストによってコーティングされ、そしてコンタクトエッチングされてトランジスタのための電極を受け取るための領域を形成する。次に構造体は、ソース電極７４、ゲート電極７６、およびドレイン電極７８を形成するように金属化される。その結果完成した構造体は、図６に示される。
【００３５】
ＭＦＭＳメモリトランジスタの製造工程は、ＭＦＭＯＳメモリトランジスタと同様である。図７を参照して、ＭＦＭＳメモリトランジスタ８０を構成する製造工程を説明する。
【００３６】
ＭＦＭＯＳメモリトランジスタ４０の場合と同様に、本発明によって構成される複数のデバイスが１つのシリコンウエハ上に形成される。このウエハは、酸素注入分離（ＳＩＭＯＸ）基板またはバルクシリコン基板８２のいずれかである。製造過程の第１工程は、ウエハの部分部分を隔離することによって領域間で隔たりのある複数の構造のためのデバイス領域を形成する工程である。この工程は、トレンチングまたは絶縁材料の注入によって行われ得る。
【００３７】
次の工程は、デバイス領域中にｎ−ウェルまたはｐ−ウェルを形成する工程である。本明細書中に与えられる実施例において、ｐ−ウェル８４は、好ましくは３０ｋｅＶ〜１８０ｋｅＶのエネルギーレベルおよび５．０×１０11ｃｍ-2〜５．０×１０13ｃｍ-2の濃度で、ボロンイオンを注入することによって基板８２中に形成される。酸化物領域８５ａおよび８５ｂは、さらなるデバイス隔離を提供するために基板中に形成される。
【００３８】
次の工程は、リンイオンの注入を含み、好ましくは５ｋｅＶ〜４０ｋｅＶのエネルギーレベルおよび５．０×１０11ｃｍ-2〜１．０×１０13ｃｍ-2の濃度で行われ、シリコン基板８２の上部２０ｎｍ〜１００ｎｍ中にｎ−層８６を形成する。この点が、ＭＦＭＯＳメモリトランジスタ４０を形成するために使用された工程と異なる。ＭＦＭＳトランジスタの形成における別の相違点は、ＰＳＧ層を使用してもよいが、これに限定されないことである。本実施態様の説明は、ＰＳＧ層の使用を含むが、その使用は省略してもよいし、酸化物のみと置き換えてもよい。リンケイ酸塩ガラス（ＰＳＧ）層８７は、３００℃〜５００℃の温度で１００ｎｍ〜３００ｎｍの厚さに堆積される。２０ｎｍ〜５０ｎｍの厚さを有するシリコン酸化物キャップ８８は、ＰＳＧ上に堆積される。ＰＳＧ層およびシリコン酸化物キャップの組み合わせは、本明細書中においてＦＥゲートスタック周囲構造体と称される。あるいは、ＰＳＧおよび酸化物キャップの代わりに、ｎ−層８６上に、低温酸化物からなる層をＣＶＤによって１００ｎｍ〜３００ｎｍの厚さに堆積してもよい。ｎ−層および酸化物層は、ＦＥゲートスタック周囲構造体として機能する。
【００３９】
構造体は、フォトレジストでコーティングされ、ゲート領域の酸化物は、プラズマエッチングされ、幅Ｌ１を有する開口部９０がＦＥゲートスタック周囲構造体中に形成される。エッチング工程は、下位のシリコンが除去される前に停止される。次にフォトレジストを除去し、図７の構造体を得る。
【００４０】
１層の低温酸化物は、ＣＶＤによって１０ｎｍ〜４０ｎｍの厚さを有するように堆積され、酸化物キャップ８８に接続する。この層は、シリコン基板の位置までプラズマエッチングされる。構造体は、ウエットクリーニングされ、プラズマエッチング工程の間にダメージを受けたシリコンを除去するのに丁度十分なようにシリコンがエッチングされる。
【００４１】
この時点で、強誘電体ゲート部の形成を開始してもよい。ここで図８を参照する。ＦＥゲートスタックは、一般に９４で示されるものであり、下部電極９６、強誘電体（ＦＥ）材料９８、および上部電極１００を含む。ＦＥゲートスタック９４の形成は、上記と同様である。
【００４２】
構造体は、フォトレジストでコーティングされる。強誘電体ゲートスタック９４は、シリコン基板８２の位置までプラズマエッチングされる。強誘電体スタックの幅はＬ２で、ここでＬ２≧Ｌ１＋２δであり、δはリソグラフィー加工のアライメント許容値である。
【００４３】
ここで図９を参照する。ＴｉＯ2または窒化シリコンを１０ｎｍ〜５０ｎｍの厚さに堆積し、第１絶縁層１０２を形成する。構造体は、３０ｋｅＶ〜８０ｋｅＶのエネルギーレベルおよび１．０×１０15ｃｍ-2〜１．０×１０16ｃｍ-2の濃度で砒素イオンを注入され、ｎ＋ソース領域１０４およびｎ＋ドレイン領域１０６を形成する。ＰＳＧ層を含む構造体は、６００℃〜１０００℃の温度で１０分〜６０分の間、焼きなまされる。その結果得られた構造体は、図９に図示される。構造体がＰＳＧ層を含まずに形成される場合、構造体は、５００℃〜７００℃の温度で２０分〜１００分の間、焼きなまされる。
【００４４】
酸化被膜層、すなわち第２絶縁層１１２は、ＣＶＤによって堆積される。構造体は、フォトレジストによってコーティングされ、そしてコンタクトエッチングされてトランジスタのための電極を受け取るための領域を形成する。次に構造体は、ソース電極１１４、ゲート電極１１６、およびドレイン電極１１８を形成するように金属化される。その結果完成した構造体は、図１０に示される。
【００４５】
本発明の１つの実施例として、アライメント許容値δを有するリソグラフィー加工を使用して強誘電体メモリトランジスタを製造する方法であって、強誘電体ゲート部を構成するためのシリコン基板を調製する工程と、基板中にｐ−ウェルを形成するためにボロンイオンを注入する工程と、基板上の複数のデバイス領域を隔離する工程と、ＦＥゲートスタック周囲構造体を形成する工程と、ゲート領域中において基板を露出するように幅Ｌ１を有する開口部を形成するためにＦＥゲートスタック周囲構造体をエッチングする工程と、露出された基板上に厚さ約１０ｎｍ〜４０ｎｍになるように酸化物を堆積する工程と、ゲート領域上にＦＥゲートスタックを形成する工程であって、ＦＥゲートスタックが幅Ｌ２を有し、Ｌ２≧Ｌ１＋２δである、工程と、構造体上に第１絶縁層を堆積する工程と、ソース領域およびドレイン領域を形成するために砒素またはリンイオンを注入する工程と、構造体を焼きなます工程と、第２絶縁層を堆積する工程と、該構造体を金属化する工程と、を含む方法が提供される。
【００４６】
また、強誘電体メモリトランジスタであって、ｐ−ウェルを内部に形成されたシリコン基板と、基板上の上部表面に沿って配置されたゲート領域、ソース領域、およびドレイン領域と、幅Ｌ１を有する開口部を有し、該ゲート領域の周辺に配置されたＦＥゲートスタック周囲構造体と、ＦＥゲートスタック周囲構造体中に形成され、幅Ｌ２を有し、Ｌ２≧Ｌ１＋２δであって、δがリソグラフィー加工のアライメント許容値である、ＦＥゲートスタックと、を含むトランジスタが提供される。
【００４７】
本発明の好ましい実施態様およびその変形が開示されたが、付属の請求項の範囲内においてさらなる変形および改変がなされ得ることが理解されるべきである。
【００４８】
【発明の効果】
上述したように、本発明によると、アライメント許容値δを有するリソグラフィー加工を使用して強誘電体メモリトランジスタを製造する方法が提供され、上記方法は、強誘電体ゲート部を構成するためのシリコン基板を調製する工程と、基板中にｐ−ウェルを形成するためにボロンイオンを注入する工程と、基板上の複数のデバイス領域を隔離する工程と、ＦＥゲートスタック周囲構造体を形成する工程と、ゲート領域中において基板を露出するように幅Ｌ１を有する開口部を形成するためにＦＥゲートスタック周囲構造体をエッチングする工程と、露出された基板上に厚さ約１０ｎｍ〜４０ｎｍになるように酸化物をＣＶＤによって堆積する工程と、ゲート領域上にＦＥゲートスタックを形成する工程であって、ＦＥゲートスタックが幅Ｌ２を有し、Ｌ２≧Ｌ１＋２δである、工程と、構造体上に第１絶縁層を堆積する工程と、ソース領域およびドレイン領域を形成するために砒素またはリンイオンを注入する工程と、構造体を焼きなます工程と、ＣＶＤによって第２絶縁層を堆積する工程と、該構造体を金属化する工程と、を含み、それにより、強誘電体メモリトランジスタの製造効率を改善させることができる。
【図面の簡単な説明】
【図１】従来のＭＦＭＯＳメモリトランジスタの図である。
【図２】従来のＭＦＭＳメモリトランジスタの図である。
【図３】本発明による構成のＭＦＭＯＳメモリトランジスタの製造における連続工程の図である。
【図４】本発明による構成のＭＦＭＯＳメモリトランジスタの製造における連続工程の図である。
【図５】本発明による構成のＭＦＭＯＳメモリトランジスタの製造における連続工程の図である。
【図６】本発明による構成のＭＦＭＯＳメモリトランジスタの完成図である。
【図７】本発明による構成のＭＦＭＳメモリトランジスタの製造における連続工程の図である。
【図８】本発明による構成のＭＦＭＳメモリトランジスタの製造における連続工程の図である。
【図９】本発明による構成のＭＦＭＳメモリトランジスタの製造における連続工程の図である。
【図１０】本発明による構成のＭＦＭＳメモリトランジスタの完成図である。
【符号の説明】
１０ トランジスタ
１２ シリコン基板
１４ ゲート領域
１６ ｎ＋ソース領域
１８ ｎ＋ドレイン領域
２０ 強誘電体（ＦＥ）ゲートスタック
２２ 下部電極
２４ ＦＥ層
２６ 上部電極
２８ 酸化物絶縁層
３０ ソース電極
３２ ゲートスタック電極
３４ ドレイン電極
３６ ＭＦＭＳメモリトランジスタ
３８ ｎ−層
４０ ＭＦＭＯＳメモリトランジスタ
４２ 基板
４４ ｐ−ウェル
４５ａ 酸化物領域
４５ｂ 酸化物領域
４６ ＰＳＧ層
４８ シリコン酸化物キャップ
５０ 開口部
５２ 低温酸化物層
５４ ＦＥゲートスタック
５６ 下部電極
５８ ＦＥ材料
６０ 上部電極
６２ 第１絶縁層
６４ ｎ＋ソース領域
６６ ｎ＋ドレイン領域
６８ 軽度にドーピングされたソース領域
７０ 軽度にドーピングされたドレイン領域
７２ 第２絶縁層
７４ ソース電極
７６ ゲート電極
７８ ドレイン電極
８０ ＭＦＭＳメモリトランジスタ
８２ 基板
８４ ｐ−ウェル
８５ａ 酸化物領域
８５ｂ 酸化物領域
８６ ｎ−層
８７ ＰＳＧ層
８８ シリコン酸化物キャップ
９０ 開口部
９４ ＦＥゲートスタック
９６ 下部電極
９８ ＦＥ材料
１００ 上部電極
１０２ 第１絶縁層
１０４ ｎ＋ソース領域
１０６ ｎ＋ドレイン領域
１１２ 第２絶縁層
１１４ ソース電極
１１６ ゲート電極
１１８ ドレイン電極
【発明の属する技術分野】
本発明は、ＭＯＳトランジスタ、特に強誘電体層を含むＭＯＳメモリトランジスタに関する。
【０００２】
【従来の技術】
従来の単一トランジスタ強誘電体デバイスは、金属−強誘電体−金属−酸化物半導体（ＭＦＭＯＳ）トランジスタおよび金属−強誘電体−金属半導体（ＭＦＭＳ）トランジスタの２つの型のデバイスに分類され得る。このようなデバイスの構造を図１および図２にそれぞれ図示する。
【０００３】
まず図１を参照すると、ＭＦＭＯＳメモリトランジスタは、一般的に１０で示されるようなものである。トランジスタ１０は、シリコン基板１２上に構成される。このトランジスタは、ゲート領域１４、ｎ＋ソース領域１６、ｎ＋ドレイン領域１８、および強誘電体（ＦＥ）ゲートスタック２０を含む。ゲートスタック２０は、下部電極２２、ＦＥ層２４、および上部電極２６を含む。酸化物絶縁層２８は、トランジスタの導電部分を被覆する。完成したトランジスタは、ソース電極３０、ゲートスタック電極３２、およびドレイン電極３４を含む。図２に示すように、ＭＦＭＳメモリトランジスタ３６は、トランジスタ１０と同様に構成されるが、ゲート領域１４にｎ−層３８を含む。
【０００４】
【発明が解決しようとする課題】
公知の強誘電体メモリトランジスタ中の上部および下部電極のためにＦＥスタックにおいて使用される材料は、Ｐｔ、Ｉｒ、Ｚｒ、ＩｒＯ、ＺｒＯ、または１つ以上の金属を含む合金である。完成したデバイスが正しく動作することを確実にするには、ゲートスタックが強誘電体キャパシタの側面が一直線に並ぶように正確にエッチングされなければならない。金属上にそのようなエッチングを行う既存の装置があり、スパッタリング加工が最もよいエッチを与えるが、それでも部分的に良好なだけである。周囲のシリコン酸化物およびシリコンに受容可能な程度のダメージを与えるだけで金属を選択的エッチングすることは可能でない。選択的エッチングは、ゲートスタックプラズマエッチングが周囲のシリコン酸化物を数十ナノメートルより小さい規模で消耗することを要求する。この規模より大きい消耗は、メモリトランジスタの正常な動作を劣化または破壊する。
【０００５】
本発明の目的は、強誘電体メモリトランジスタの製造効率を改善させることである。
【０００６】
【課題を解決するための手段】
本発明の強誘電体メモリトランジスタの製造方法は、アライメント許容値δを有するリソグラフィー加工を使用して、下部電極、強誘電体材料、上部電極の積層構造であるＦＥゲートスタックを有する強誘電体メモリトランジスタを製造する方法であって、シリコン基板を準備する工程と、該シリコン基板中にｐ−ウェルを形成するためにボロンイオンを注入する工程と、その後に、該シリコン基板上の複数のデバイス領域を隔離する工程と、次いで、前記シリコン基板上における前記デバイス領域において、その後に形成される前記ＦＥゲートスタックの周囲の構造体であるＦＥゲートスタック周囲構造体となるＦＥゲートスタック周囲構造体材料を形成する工程と、前記ＦＥゲートスタック周囲構造体材料をエッチングして、前記ＦＥゲートスタックが形成される領域内に前記シリコン基板が露出するように幅Ｌ１を有する開口部を形成する工程と、ＣＶＤによって、該露出された前記シリコン基板上に厚さ１０ｎｍ〜４０ｎｍになるように酸化物を堆積する工程と、次いで、前記開口部上の酸化物上および前記ＦＥゲートスタック周囲構造体材料上に、前記ＦＥゲートスタックとなる下部電極材料、強誘電体材料、上部電極材料の積層体を形成する工程と、その後に、前記ＦＥゲートスタック周囲構造体材料上に形成された前記積層体および前記ＦＥゲートスタック周囲構造体材料を、幅Ｌ２（但し、Ｌ２≧Ｌ１＋２δ、δがリソグラフィー加工のアライメント許容値）となるようにフォトレジストでコーティングしてエッチングして、下部電極、強誘電体材料、上部電極の積層構造であるＦＥゲートスタックおよびＦＥゲートスタック周囲構造体を形成する工程と、その後に、前記ＦＥゲートスタックおよび前記ＦＥゲート部周囲構造体材料を覆って、前記シリコン基板上に第１絶縁層を堆積する工程と、その後に、前記シリコン基板に砒素またはリンイオンを注入して該シリコン基板にソース領域およびドレイン領域を形成する工程と、次いで、前記シリコン基板上の構造体を該シリコン基板とともに焼きなます工程と、その後に、ＣＶＤによって、前記第１絶縁層上に第２絶縁層を堆積する工程と、次いで、該第２絶縁層の表面から、前記ソース領域、前記ドレイン領域、前記ＦＥゲートスタックにそれぞれ電気的に接続される金属をそれぞれ設ける工程とを包む。
前記ＦＥゲートスタック周囲構造体材料を形成する工程が、３００℃〜５００℃の温度で１００ｎｍ〜３００ｎｍの厚さを有するＰＳＧ層をＣＶＤによって前記デバイス領域上に堆積させる工程と、２０ｎｍ〜５０ｎｍの厚さに酸化物層を該ＰＳＧ層上に堆積する工程とを含む。
前記焼きなまし工程が、６００℃〜１０００℃の温度で１０分〜６０分の間、前記構造体および前記シリコン基板を加熱することによって、前記シリコン基板中の前記ＰＳＧ層の下に低濃度ドーピングソース領域および低濃度ドーピングドレイン領域を形成する工程を含む。
前記ＦＥゲートスタック周囲構造体材料を形成する工程が、前記シリコン基板の上部２０ｎｍ〜１００ｎｍ中にｎ−層を形成するために、５ｋｅＶ〜４０ｋｅＶのエネルギーレベルおよび５．０×１０ 11 ｃｍ -2 〜１．０×１０ 13 ｃｍ -2 の濃度でリンイオンを注入する工程を含む。
前記焼きなまし工程が、５００℃〜７００℃の温度で２０分〜１００分の間、前記構造体および前記シリコン基板を加熱する工程を含む。
前記積層体を形成する工程が、前記下部電極材料を２０ｎｍ〜１００ｎｍの厚さに堆積する工程と、前記強誘電体材料を１００ｎｍ〜４００ｎｍの厚さに堆積する工程と、前記上部電極材料を２０ｎｍ〜１００ｎｍの厚さに堆積する工程とを含む。
前記下部電極材料および上部電極材料を堆積する工程が、Ｐｔ、Ｉｒ、およびＰｔ／Ｉｒ合金からなる群から選択された材料を堆積する工程を含む。
前記強誘電体材料を堆積する工程が、Ｐｂ（Ｚｒ，Ｔｉ）Ｏ 3 （ＰＺＴ）、ＰＬＺＴ、ＳｒＢｉ 2 Ｔａ 2 Ｏ 9 （ＳＢＴ）、Ｐｂ 5 Ｇｅ 3 Ｏ 11 、ＢａＴｉＯ 3 、およびＬｉＮｂＯ 3 からなる群から選択された材料からなるＦＥ層を堆積する工程を含む。
本発明の強誘電体メモリトランジスタは、アライメント許容値δを有するリソグラフィ ー加工を使用して製造された、下部電極、強誘電体材料、上部電極の積層構造であるＦＥゲートスタックを有する強誘電体メモリトランジスタであって、ｐ−ウェルが内部に形成されたシリコン基板と、該シリコン基板上の上部表面に沿って配置されたゲート領域、ソース領域、およびドレイン領域と、幅Ｌ１を有する開口部を有し、該ゲート領域の周縁部上に配置されたＦＥゲートスタック周囲構造体と、該ＦＥゲートスタック周囲構造体における前記開口部内および該ＦＥゲートスタック周囲構造体上に、幅Ｌ２（但し、Ｌ２≧Ｌ１＋２δ、δがリソグラフィー加工のアライメント許容値）で、フォトレジストのコーティングによるエッチングで形成されて、下部電極、強誘電体材料、上部電極の積層構造によって構成された、ＦＥゲートスタックと、該ＦＥゲートスタックおよび前記シリコン基板上に形成された第１絶縁層と、該第１絶縁層上に形成された第２絶縁層と、前記第２絶縁層の表面から前記ソース領域に電気的に接続されるように形成されたソース電極、前記第２絶縁層の表面から該ＦＥゲートスタックに電気的に接続されるように形成されたゲート電極、および前記第２絶縁層の表面から該ドレイン領域に電気的に接続されるように形成されたドレイン電極と、を含む。
前記ＦＥゲートスタック周囲構造体が、前記基板上に配置されて１００ｎｍ〜３００ｎｍの厚さを有するＰＳＧ層と、該ＰＳＧ層を被覆し２０ｎｍ〜５０ｎｍの厚さを有する酸化物キャップとを含む。
前記ソース領域と前記ゲート領域との間に配置された低濃度ドーピングソース領域と、前記ドレイン領域と該ゲート領域との間に配置された低濃度ドーピングドレイン領域とをさらに含む。
前記ＦＥゲートスタック周囲構造体が前記シリコン基板の上部２０ｎｍ〜１００ｎｍ中にｎ−層を含む。
前記ＦＥゲートスタックが、２０ｎｍ〜１００ｎｍの厚さを有する下部電極と、１００ｎｍ〜４００ｎｍの厚さを有する強誘電体層と、２０ｎｍ〜１００ｎｍの厚さを有する上部電極とを含む。
前記下部および上部電極が、Ｐｔ、Ｉｒ、およびＰｔ／Ｉｒ合金からなる群から選択された材料から形成される。
前記強誘電体層が、Ｐｂ（Ｚｒ，Ｔｉ）Ｏ 3 （ＰＺＴ）、ＰＬＺＴ、ＳｒＢｉ 2 Ｔａ 2 Ｏ 9 （ＳＢＴ）、Ｐｂ 5 Ｇｅ 3 Ｏ 11 、ＢａＴｉＯ 3 、およびＬｉＮｂＯ 3 からなる群から選択された材料から形成される。
【００２３】
【発明の実施の形態】
本発明によるＭＦＭＯＳメモリトランジスタ４０の製造方法を図３を参照しながら以下に説明する。本発明にしたがって構成された複数のデバイスが１つのシリコンウエハ上に形成される。このウエハは、酸素注入分離（ＳＩＭＯＸ）基板またはバルクシリコン基板４２のいずれかである。製造過程の第１工程は、ウエハの部分部分を隔離することによって領域間で隔たりのある複数の構造を有するためのデバイス領域を形成する工程である。この工程は、トレンチングまたは絶縁材料の注入によって行われ得る。
【００２４】
次の工程は、デバイス領域中にｎ−ウェルまたはｐ−ウェルを形成する工程である。本明細書中に与えられる実施例において、ｐ−ウェル４４は、好ましくは３０ｋｅＶ〜１８０ｋｅＶのエネルギーレベルおよび５．０×１０11ｃｍ-2〜５．０×１０13ｃｍ-2の濃度で、ボロンイオンを注入することによって基板４２中に形成される。酸化物領域４５ａおよび４５ｂは、さらなるデバイス隔離を提供するために基板中に形成される。閾値電圧は、１０ｋｅＶ〜５０ｋｅＶのエネルギーレベルおよび１．０×１０12ｃｍ-2〜１．０×１０13ｃｍ-2の濃度で、ＢＦ2イオンの注入によって調節される。
【００２５】
図３を参照する。リンケイ酸塩ガラス（ＰＳＧ）層４６は、３００℃〜５００℃の間の温度で、１００ｎｍ〜３００ｎｍの間の厚さになるように堆積される。シリコン酸化物キャップ４８は、ＰＳＧ上に２０ｎｍ〜５０ｎｍの間の厚さとなるように堆積される。ＰＳＧ層およびシリコン酸化物キャップの組み合わせは、本明細暑中では、ＦＥゲートスタック周囲構造を称す。この理由は、以下に明らかにされる。ＰＳＧを堆積する１つの技術は、酸化物堆積過程の間に、ＰＨ3ガスをガスストリームへ導入する。リンは、バイナリガラスとしても知られる、五酸化二リン（Ｐ2Ｏ5）の形態をとる。ＰＳＧは、構成と基板との間にさらなる水分バリアを提供し、可動なイオン不純物を引き付けおよび保持し（ゲッタリング）、不純物が構造体の表面へ移動することを防ぎ、また電流特性が増加する。
【００２６】
構造体は、フォトレジストでコーティングされ、ゲート領域のＰＳＧは、プラズマエッチングされ、幅Ｌ１を有する開口部５０がＦＥゲートスタック周囲構造中に形成される。エッチング工程は、下位のシリコンを除去される前に停止される。次にフォトレジストが除去され、図３の構造体を得る。
【００２７】
１層の低温酸化物５２は、ＣＶＤによって１０ｎｍ〜４０ｎｍの厚さを有するように堆積される。この層は、シリコン基板の位置までプラズマエッチングされる。構造体は、ウエットクリーニングされ、プラズマエッチング工程の間にダメージを受けたシリコンを除去するのに丁度十分なようなにシリコンがエッチングされる。
【００２８】
露出されたゲート領域は、７００℃〜９００℃の間の温度に加熱しながら酸素雰囲気下にさらすことによって酸化される。ＰＳＧ層４６および酸化物キャップ４８の２つの部分は、基板４２上に残る。酸化物層５２および酸化物キャップ層４８の残りの部分は、１つの酸化物層５２にマージする。
【００２９】
この時点で、強誘電体ゲート部の形成を開始してもよい。ここで図４を参照する。ＦＥゲートスタックは、一般に５４で示されるものであり、下部電極５６、強誘電体（ＦＥ）材料５８、および上部電極６０を含む。ＦＥゲートスタック５４の形成は、酸化物層５２上の下部電極の堆積から始まる。下部電極５６は、ＰｔまたはＩｒ、Ｐｔ／Ｉｒ合金、もしくは他の適切な導電材料から形成され得る。この金属の厚さは、２０ｎｍ〜１００ｎｍである。
【００３０】
次に、ＦＥ材料５８は、化学気相堆積法（ＣＶＤ）によって堆積される。ＦＥ材料は、Ｐｂ（Ｚｒ，Ｔｉ）Ｏ3（ＰＺＴ）、ＰＬＺＴ、ＳｒＢｉ2Ｔａ2Ｏ9（ＳＢＴ）、Ｐｂ5Ｇｅ3Ｏ11、ＢａＴｉＯ3、またはＬｉＮｂＯ3のいずれでもよい。好ましい化合物は、好ましい順に、Ｐｂ5Ｇｅ3Ｏ11、ＳＢＴ、およびＰＺＴである。ＦＥゲート部フィールドにおける実験的研究のほとんどは、ＰＺＴ化合物に対して行われた。ＦＥ材料５８は、１００ｎｍ〜４００ｎｍの厚さに堆積される。
【００３１】
次に上部電極６０がＦＥ材料の上に形成される。上部電極は、下部電極と同じ材料から形成され、厚さが２０ｎｍ〜２００ｎｍである。
【００３２】
構造体は、フォトレジストでコーティングされる。強誘電体ゲートスタック５４は、下位のＰＳＧ４６および酸化物５２に沿って、シリコン基板４２の位置までプラズマエッチングされる。強誘電体スタックの幅はＬ２で、ここでＬ２≧Ｌ１＋２δであり、δはリソグラフィー加工のアライメント許容値である。
【００３３】
ここで図５を参照する。ＴｉＯ2または窒化シリコンを１０ｎｍ〜５０ｎｍの厚さに堆積し、第１絶縁層６２を形成する。構造体は、３０ｋｅＶ〜８０ｋｅＶのエネルギーレベルおよび１．０×１０15ｃｍ-2〜１．０×１０16ｃｍ-2の濃度で砒素イオンを注入され、ｎ＋ソース領域６４およびｎ＋ドレイン領域６６を形成する。構造体は、６００℃〜１０００℃の温度で１０分〜６０分の間、焼きなまされる。焼きなまし工程の間、リンがＰＳＧからシリコン基板へ拡散し軽度にドーピングされたソース領域６８および軽度にドーピングされたドレイン領域７０を形成する。その結果得られた構造体は、図５に図示される。
【００３４】
酸化被膜層、すなわち第２絶縁層７２は、ＣＶＤによって堆積される。構造体は、フォトレジストによってコーティングされ、そしてコンタクトエッチングされてトランジスタのための電極を受け取るための領域を形成する。次に構造体は、ソース電極７４、ゲート電極７６、およびドレイン電極７８を形成するように金属化される。その結果完成した構造体は、図６に示される。
【００３５】
ＭＦＭＳメモリトランジスタの製造工程は、ＭＦＭＯＳメモリトランジスタと同様である。図７を参照して、ＭＦＭＳメモリトランジスタ８０を構成する製造工程を説明する。
【００３６】
ＭＦＭＯＳメモリトランジスタ４０の場合と同様に、本発明によって構成される複数のデバイスが１つのシリコンウエハ上に形成される。このウエハは、酸素注入分離（ＳＩＭＯＸ）基板またはバルクシリコン基板８２のいずれかである。製造過程の第１工程は、ウエハの部分部分を隔離することによって領域間で隔たりのある複数の構造のためのデバイス領域を形成する工程である。この工程は、トレンチングまたは絶縁材料の注入によって行われ得る。
【００３７】
次の工程は、デバイス領域中にｎ−ウェルまたはｐ−ウェルを形成する工程である。本明細書中に与えられる実施例において、ｐ−ウェル８４は、好ましくは３０ｋｅＶ〜１８０ｋｅＶのエネルギーレベルおよび５．０×１０11ｃｍ-2〜５．０×１０13ｃｍ-2の濃度で、ボロンイオンを注入することによって基板８２中に形成される。酸化物領域８５ａおよび８５ｂは、さらなるデバイス隔離を提供するために基板中に形成される。
【００３８】
次の工程は、リンイオンの注入を含み、好ましくは５ｋｅＶ〜４０ｋｅＶのエネルギーレベルおよび５．０×１０11ｃｍ-2〜１．０×１０13ｃｍ-2の濃度で行われ、シリコン基板８２の上部２０ｎｍ〜１００ｎｍ中にｎ−層８６を形成する。この点が、ＭＦＭＯＳメモリトランジスタ４０を形成するために使用された工程と異なる。ＭＦＭＳトランジスタの形成における別の相違点は、ＰＳＧ層を使用してもよいが、これに限定されないことである。本実施態様の説明は、ＰＳＧ層の使用を含むが、その使用は省略してもよいし、酸化物のみと置き換えてもよい。リンケイ酸塩ガラス（ＰＳＧ）層８７は、３００℃〜５００℃の温度で１００ｎｍ〜３００ｎｍの厚さに堆積される。２０ｎｍ〜５０ｎｍの厚さを有するシリコン酸化物キャップ８８は、ＰＳＧ上に堆積される。ＰＳＧ層およびシリコン酸化物キャップの組み合わせは、本明細書中においてＦＥゲートスタック周囲構造体と称される。あるいは、ＰＳＧおよび酸化物キャップの代わりに、ｎ−層８６上に、低温酸化物からなる層をＣＶＤによって１００ｎｍ〜３００ｎｍの厚さに堆積してもよい。ｎ−層および酸化物層は、ＦＥゲートスタック周囲構造体として機能する。
【００３９】
構造体は、フォトレジストでコーティングされ、ゲート領域の酸化物は、プラズマエッチングされ、幅Ｌ１を有する開口部９０がＦＥゲートスタック周囲構造体中に形成される。エッチング工程は、下位のシリコンが除去される前に停止される。次にフォトレジストを除去し、図７の構造体を得る。
【００４０】
１層の低温酸化物は、ＣＶＤによって１０ｎｍ〜４０ｎｍの厚さを有するように堆積され、酸化物キャップ８８に接続する。この層は、シリコン基板の位置までプラズマエッチングされる。構造体は、ウエットクリーニングされ、プラズマエッチング工程の間にダメージを受けたシリコンを除去するのに丁度十分なようにシリコンがエッチングされる。
【００４１】
この時点で、強誘電体ゲート部の形成を開始してもよい。ここで図８を参照する。ＦＥゲートスタックは、一般に９４で示されるものであり、下部電極９６、強誘電体（ＦＥ）材料９８、および上部電極１００を含む。ＦＥゲートスタック９４の形成は、上記と同様である。
【００４２】
構造体は、フォトレジストでコーティングされる。強誘電体ゲートスタック９４は、シリコン基板８２の位置までプラズマエッチングされる。強誘電体スタックの幅はＬ２で、ここでＬ２≧Ｌ１＋２δであり、δはリソグラフィー加工のアライメント許容値である。
【００４３】
ここで図９を参照する。ＴｉＯ2または窒化シリコンを１０ｎｍ〜５０ｎｍの厚さに堆積し、第１絶縁層１０２を形成する。構造体は、３０ｋｅＶ〜８０ｋｅＶのエネルギーレベルおよび１．０×１０15ｃｍ-2〜１．０×１０16ｃｍ-2の濃度で砒素イオンを注入され、ｎ＋ソース領域１０４およびｎ＋ドレイン領域１０６を形成する。ＰＳＧ層を含む構造体は、６００℃〜１０００℃の温度で１０分〜６０分の間、焼きなまされる。その結果得られた構造体は、図９に図示される。構造体がＰＳＧ層を含まずに形成される場合、構造体は、５００℃〜７００℃の温度で２０分〜１００分の間、焼きなまされる。
【００４４】
酸化被膜層、すなわち第２絶縁層１１２は、ＣＶＤによって堆積される。構造体は、フォトレジストによってコーティングされ、そしてコンタクトエッチングされてトランジスタのための電極を受け取るための領域を形成する。次に構造体は、ソース電極１１４、ゲート電極１１６、およびドレイン電極１１８を形成するように金属化される。その結果完成した構造体は、図１０に示される。
【００４５】
本発明の１つの実施例として、アライメント許容値δを有するリソグラフィー加工を使用して強誘電体メモリトランジスタを製造する方法であって、強誘電体ゲート部を構成するためのシリコン基板を調製する工程と、基板中にｐ−ウェルを形成するためにボロンイオンを注入する工程と、基板上の複数のデバイス領域を隔離する工程と、ＦＥゲートスタック周囲構造体を形成する工程と、ゲート領域中において基板を露出するように幅Ｌ１を有する開口部を形成するためにＦＥゲートスタック周囲構造体をエッチングする工程と、露出された基板上に厚さ約１０ｎｍ〜４０ｎｍになるように酸化物を堆積する工程と、ゲート領域上にＦＥゲートスタックを形成する工程であって、ＦＥゲートスタックが幅Ｌ２を有し、Ｌ２≧Ｌ１＋２δである、工程と、構造体上に第１絶縁層を堆積する工程と、ソース領域およびドレイン領域を形成するために砒素またはリンイオンを注入する工程と、構造体を焼きなます工程と、第２絶縁層を堆積する工程と、該構造体を金属化する工程と、を含む方法が提供される。
【００４６】
また、強誘電体メモリトランジスタであって、ｐ−ウェルを内部に形成されたシリコン基板と、基板上の上部表面に沿って配置されたゲート領域、ソース領域、およびドレイン領域と、幅Ｌ１を有する開口部を有し、該ゲート領域の周辺に配置されたＦＥゲートスタック周囲構造体と、ＦＥゲートスタック周囲構造体中に形成され、幅Ｌ２を有し、Ｌ２≧Ｌ１＋２δであって、δがリソグラフィー加工のアライメント許容値である、ＦＥゲートスタックと、を含むトランジスタが提供される。
【００４７】
本発明の好ましい実施態様およびその変形が開示されたが、付属の請求項の範囲内においてさらなる変形および改変がなされ得ることが理解されるべきである。
【００４８】
【発明の効果】
上述したように、本発明によると、アライメント許容値δを有するリソグラフィー加工を使用して強誘電体メモリトランジスタを製造する方法が提供され、上記方法は、強誘電体ゲート部を構成するためのシリコン基板を調製する工程と、基板中にｐ−ウェルを形成するためにボロンイオンを注入する工程と、基板上の複数のデバイス領域を隔離する工程と、ＦＥゲートスタック周囲構造体を形成する工程と、ゲート領域中において基板を露出するように幅Ｌ１を有する開口部を形成するためにＦＥゲートスタック周囲構造体をエッチングする工程と、露出された基板上に厚さ約１０ｎｍ〜４０ｎｍになるように酸化物をＣＶＤによって堆積する工程と、ゲート領域上にＦＥゲートスタックを形成する工程であって、ＦＥゲートスタックが幅Ｌ２を有し、Ｌ２≧Ｌ１＋２δである、工程と、構造体上に第１絶縁層を堆積する工程と、ソース領域およびドレイン領域を形成するために砒素またはリンイオンを注入する工程と、構造体を焼きなます工程と、ＣＶＤによって第２絶縁層を堆積する工程と、該構造体を金属化する工程と、を含み、それにより、強誘電体メモリトランジスタの製造効率を改善させることができる。
【図面の簡単な説明】
【図１】従来のＭＦＭＯＳメモリトランジスタの図である。
【図２】従来のＭＦＭＳメモリトランジスタの図である。
【図３】本発明による構成のＭＦＭＯＳメモリトランジスタの製造における連続工程の図である。
【図４】本発明による構成のＭＦＭＯＳメモリトランジスタの製造における連続工程の図である。
【図５】本発明による構成のＭＦＭＯＳメモリトランジスタの製造における連続工程の図である。
【図６】本発明による構成のＭＦＭＯＳメモリトランジスタの完成図である。
【図７】本発明による構成のＭＦＭＳメモリトランジスタの製造における連続工程の図である。
【図８】本発明による構成のＭＦＭＳメモリトランジスタの製造における連続工程の図である。
【図９】本発明による構成のＭＦＭＳメモリトランジスタの製造における連続工程の図である。
【図１０】本発明による構成のＭＦＭＳメモリトランジスタの完成図である。
【符号の説明】
１０ トランジスタ
１２ シリコン基板
１４ ゲート領域
１６ ｎ＋ソース領域
１８ ｎ＋ドレイン領域
２０ 強誘電体（ＦＥ）ゲートスタック
２２ 下部電極
２４ ＦＥ層
２６ 上部電極
２８ 酸化物絶縁層
３０ ソース電極
３２ ゲートスタック電極
３４ ドレイン電極
３６ ＭＦＭＳメモリトランジスタ
３８ ｎ−層
４０ ＭＦＭＯＳメモリトランジスタ
４２ 基板
４４ ｐ−ウェル
４５ａ 酸化物領域
４５ｂ 酸化物領域
４６ ＰＳＧ層
４８ シリコン酸化物キャップ
５０ 開口部
５２ 低温酸化物層
５４ ＦＥゲートスタック
５６ 下部電極
５８ ＦＥ材料
６０ 上部電極
６２ 第１絶縁層
６４ ｎ＋ソース領域
６６ ｎ＋ドレイン領域
６８ 軽度にドーピングされたソース領域
７０ 軽度にドーピングされたドレイン領域
７２ 第２絶縁層
７４ ソース電極
７６ ゲート電極
７８ ドレイン電極
８０ ＭＦＭＳメモリトランジスタ
８２ 基板
８４ ｐ−ウェル
８５ａ 酸化物領域
８５ｂ 酸化物領域
８６ ｎ−層
８７ ＰＳＧ層
８８ シリコン酸化物キャップ
９０ 開口部
９４ ＦＥゲートスタック
９６ 下部電極
９８ ＦＥ材料
１００ 上部電極
１０２ 第１絶縁層
１０４ ｎ＋ソース領域
１０６ ｎ＋ドレイン領域
１１２ 第２絶縁層
１１４ ソース電極
１１６ ゲート電極
１１８ ドレイン電極
Claims (13)
- アライメント許容値δを有するリソグラフィー加工を使用して、下部電極、強誘電体材料、上部電極の積層構造であるＦＥゲートスタックを有する強誘電体メモリトランジスタを製造する方法であって、
シリコン基板を準備する工程と、
該シリコン基板中にｐ−ウェルを形成するためにボロンイオンを注入する工程と、
その後に、該シリコン基板上の複数のデバイス領域を隔離する工程と、
次いで、前記シリコン基板上における前記デバイス領域において、その後に形成される前記ＦＥゲートスタックの周囲の構造体であるＦＥゲートスタック周囲構造体となるＦＥゲートスタック周囲構造体材料を形成する工程と、
前記ＦＥゲートスタック周囲構造体材料をエッチングして、前記ＦＥゲートスタックが形成される領域内に前記シリコン基板が露出するように幅Ｌ１を有する開口部を形成する工程と、
ＣＶＤによって、該露出された前記シリコン基板上に厚さ１０ｎｍ〜４０ｎｍになるように酸化物を堆積する工程と、
次いで、前記開口部上の酸化物上および前記ＦＥゲートスタック周囲構造体材料上に、前記ＦＥゲートスタックとなる下部電極材料、強誘電体材料、上部電極材料の積層体を形成する工程と、
その後に、前記ＦＥゲートスタック周囲構造体材料上に形成された前記積層体および前記ＦＥゲートスタック周囲構造体材料を、幅Ｌ２（但し、Ｌ２≧Ｌ１＋２δ、δがリソグラフィー加工のアライメント許容値）となるようにフォトレジストでコーティングしてエッチングして、下部電極、強誘電体材料、上部電極の積層構造であるＦＥゲートスタックおよびＦＥゲートスタック周囲構造体を形成する工程と、
その後に、前記ＦＥゲートスタックおよび前記ＦＥゲート部周囲構造体材料を覆って、前記シリコン基板上に第１絶縁層を堆積する工程と、
その後に、前記シリコン基板に砒素またはリンイオンを注入して該シリコン基板にソース領域およびドレイン領域を形成する工程と、
次いで、前記シリコン基板上の構造体を該シリコン基板とともに焼きなます工程と、
その後に、ＣＶＤによって、前記第１絶縁層上に第２絶縁層を堆積する工程と、
次いで、該第２絶縁層の表面から、前記ソース領域、前記ドレイン領域、前記ＦＥゲートスタックにそれぞれ電気的に接続される金属をそれぞれ設ける工程とを包含し、
前記ＦＥゲートスタック周囲構造体材料を形成する工程が、３００℃〜５００℃の温度で１００ｎｍ〜３００ｎｍの厚さを有するＰＳＧ層をＣＶＤによって前記デバイス領域上に堆積させる工程と、２０ｎｍ〜５０ｎｍの厚さに酸化物層を該ＰＳＧ層上に堆積する工程とを含む、方法。 - 前記焼きなまし工程が、６００℃〜１０００℃の温度で１０分〜６０分の間、前記構造体および前記シリコン基板を加熱することによって、前記シリコン基板中の前記ＰＳＧ層の下に低濃度ドーピングソース領域および低濃度ドーピングドレイン領域を形成する工程を含む、請求項１に記載の方法。
- 前記ＦＥゲートスタック周囲構造体材料を形成する工程が、前記ＰＳＧ層を堆積する工程の前に、前記シリコン基板の上部２０ｎｍ〜１００ｎｍ中にｎ−層を形成するために、５ｋｅＶ〜４０ｋｅＶのエネルギーレベルおよび５．０×１０11ｃｍ-2〜１．０×１０13ｃｍ-2の濃度でリンイオンを注入する工程を含む、請求項１に記載の方法。
- 前記焼きなまし工程が、５００℃〜７００℃の温度で２０分〜１００分の間、前記構造体および前記シリコン基板を加熱する工程を含む、請求項３に記載の方法。
- 前記積層体を形成する工程が、前記下部電極材料を２０ｎｍ〜１００ｎｍの厚さに堆積する工程と、前記強誘電体材料を１００ｎｍ〜４００ｎｍの厚さに堆積する工程と、前記上部電極材料を２０ｎｍ〜１００ｎｍの厚さに堆積する工程とを含む、請求項１に記載の方法。
- 前記下部電極材料および上部電極材料を堆積する工程が、Ｐｔ、Ｉｒ、およびＰｔ／Ｉｒ合金からなる群から選択された材料を堆積する工程を含む、請求項５に記載の方法。
- 前記強誘電体材料を堆積する工程が、Ｐｂ（Ｚｒ，Ｔｉ）Ｏ3（ＰＺＴ）、ＰＬＺＴ、ＳｒＢｉ2Ｔａ2Ｏ9（ＳＢＴ）、Ｐｂ5Ｇｅ3Ｏ11、ＢａＴｉＯ3、およびＬｉＮｂＯ3からなる群から選択された材料からなるＦＥ層を堆積する工程を含む、請求項５に記載の方法。
- アライメント許容値δを有するリソグラフィー加工を使用して製造された、下部電極、強誘電体材料、上部電極の積層構造であるＦＥゲートスタックを有する強誘電体メモリトランジスタであって、
ｐ−ウェルが内部に形成されたシリコン基板と、
該シリコン基板上の上部表面に沿って配置されたゲート領域、ソース領域、およびドレイン領域と、
幅Ｌ１を有する開口部を有し、該ゲート領域の周縁部上に配置されたＦＥゲートスタック周囲構造体と、
該ＦＥゲートスタック周囲構造体における前記開口部内および該ＦＥゲートスタック周囲構造体上に、幅Ｌ２（但し、Ｌ２≧Ｌ１＋２δ、δがリソグラフィー加工のアライメント許容値）で、フォトレジストのコーティングによるエッチングで形成されて、下部電極、強誘電体材料、上部電極の積層構造によって構成された、ＦＥゲートスタックと、
該ＦＥゲートスタックおよび前記シリコン基板上に形成された第１絶縁層と、
該第１絶縁層上に形成された第２絶縁層と、
前記第２絶縁層の表面から前記ソース領域に電気的に接続されるように形成されたソース電極、前記第２絶縁層の表面から該ＦＥゲートスタックに電気的に接続されるように形成されたゲート電極、および前記第２絶縁層の表面から該ドレイン領域に電気的に接続されるように形成されたドレイン電極とを備え、
前記ＦＥゲートスタック周囲構造体が、前記基板上に配置されて１００ｎｍ〜３００ｎｍの厚さを有するＰＳＧ層と、該ＰＳＧ層を被覆し２０ｎｍ〜５０ｎｍの厚さを有する酸化物キャップとを有することを特徴とする強誘電体メモリトランジスタ。 - 前記ソース領域と前記ゲート領域との間に配置された低濃度ドーピングソース領域と、前記ドレイン領域と該ゲート領域との間に配置された低濃度ドーピングドレイン領域とをさらに含む、請求項８に記載のトランジスタ。
- 前記ＦＥゲートスタック周囲構造体が前記シリコン基板の上部２０ｎｍ〜１００ｎｍ中にｎ−層を含む、請求項８に記載のトランジスタ。
- 前記ＦＥゲートスタックが、２０ｎｍ〜１００ｎｍの厚さを有する下部電極と、１００ｎｍ〜４００ｎｍの厚さを有する強誘電体層と、２０ｎｍ〜１００ｎｍの厚さを有する上部電極とを含む、請求項８に記載のトランジスタ。
- 前記下部および上部電極が、Ｐｔ、Ｉｒ、およびＰｔ／Ｉｒ合金からなる群から選択された材料から形成される、請求項１１に記載のトランジスタ。
- 前記強誘電体層が、Ｐｂ（Ｚｒ，Ｔｉ）Ｏ3（ＰＺＴ）、ＰＬＺＴ、ＳｒＢｉ2Ｔａ2Ｏ9（ＳＢＴ）、Ｐｂ5Ｇｅ3Ｏ11、ＢａＴｉＯ3、およびＬｉＮｂＯ3からなる群から選択された材料から形成される、請求項１１に記載のトランジスタ。
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