JP2000269443A - 半導体記憶装置およびその製造方法 - Google Patents
半導体記憶装置およびその製造方法Info
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- Semiconductor Memories (AREA)
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Abstract
(57)【要約】
【課題】 パタン側壁が基板上面に対して垂直な構造
と、強誘電体材料のパタンエッジにダメージが入りにく
い製造方法とを実現する。 【解決手段】 容量素子１０は、下地１２の上に下部電
極３６、強誘電体膜３８および上部電極４０をこの順に
積層させたものである。下部電極の側面３６ａおよび上
部電極の側面４０ａが、強誘電体膜の側面３８ａより外
側に位置している。すなわち、下地の上面１２ａに対し
て平行な方向のサイズが、下部電極および上部電極に比
べると強誘電体膜の方が小さい。強誘電体膜の側面は、
下地の上面に対して実質的に垂直な側面４６ａを有する
側壁４６により被覆されている。側壁は、強誘電体膜の
側面、強誘電体膜のパタンからはみ出た部分の上部電極
の下面、および強誘電体膜のパタンからはみ出た部分の
下部電極の上面にそれぞれ接触した状態で設けられてい
る。
と、強誘電体材料のパタンエッジにダメージが入りにく
い製造方法とを実現する。 【解決手段】 容量素子１０は、下地１２の上に下部電
極３６、強誘電体膜３８および上部電極４０をこの順に
積層させたものである。下部電極の側面３６ａおよび上
部電極の側面４０ａが、強誘電体膜の側面３８ａより外
側に位置している。すなわち、下地の上面１２ａに対し
て平行な方向のサイズが、下部電極および上部電極に比
べると強誘電体膜の方が小さい。強誘電体膜の側面は、
下地の上面に対して実質的に垂直な側面４６ａを有する
側壁４６により被覆されている。側壁は、強誘電体膜の
側面、強誘電体膜のパタンからはみ出た部分の上部電極
の下面、および強誘電体膜のパタンからはみ出た部分の
下部電極の上面にそれぞれ接触した状態で設けられてい
る。
Description
【０００１】
【発明の属する技術分野】この発明は、容量素子を有す
る半導体記憶素子の構造およびその製造方法に関する。
る半導体記憶素子の構造およびその製造方法に関する。
【０００２】
【従来の技術】文献「Proceedings of Symp.VLSI Tec
h.,1998,pp.126-127」には、１Ｔ−１Ｃ（single-trans
istor/single-capacitor）型の強誘電体メモリが開示さ
れている。この例では、０．５μｍのルールにより４．
５μｍ2 のセルサイズを実現している。セル構造はスタ
ック型であり、セルの配置が工夫されている。強誘電体
キャパシタは、Ｐｔ（５０ｎｍ）／ＰＺＴ（１５０ｎ
ｍ）／Ｐｔ（２００ｎｍ）／ＴｉＮ（５０ｎｍ）の積層
構造であり、パタン側壁に残渣が残らないようなドライ
エッチングにより加工されている。このドライエッチン
グによれば、パタン側壁が基板上面に対して大きく傾い
た形状のキャパシタが形成される。
h.,1998,pp.126-127」には、１Ｔ−１Ｃ（single-trans
istor/single-capacitor）型の強誘電体メモリが開示さ
れている。この例では、０．５μｍのルールにより４．
５μｍ2 のセルサイズを実現している。セル構造はスタ
ック型であり、セルの配置が工夫されている。強誘電体
キャパシタは、Ｐｔ（５０ｎｍ）／ＰＺＴ（１５０ｎ
ｍ）／Ｐｔ（２００ｎｍ）／ＴｉＮ（５０ｎｍ）の積層
構造であり、パタン側壁に残渣が残らないようなドライ
エッチングにより加工されている。このドライエッチン
グによれば、パタン側壁が基板上面に対して大きく傾い
た形状のキャパシタが形成される。
【０００３】
【発明が解決しようとする課題】しかしながら、上記従
来構造では、パタン側壁が基板に対して傾いているた
め、集積度を上げにくい。
来構造では、パタン側壁が基板に対して傾いているた
め、集積度を上げにくい。
【０００４】また、素子が微細になるにつれ、素子の形
状は強誘電体膜のパタンエッジに大きく影響されるよう
になる。しかし、強誘電体材料の加工には、通常、ドラ
イエッチングもしくはミリングが用いられており、これ
らの手法ではパタンエッジにダメージが入りやすい。
状は強誘電体膜のパタンエッジに大きく影響されるよう
になる。しかし、強誘電体材料の加工には、通常、ドラ
イエッチングもしくはミリングが用いられており、これ
らの手法ではパタンエッジにダメージが入りやすい。
【０００５】従って、従来より、パタン側壁が基板上面
に対して垂直な構造の半導体記憶装置の出現と、強誘電
体材料のパタンエッジにダメージが入りにくい製造方法
の出現とが望まれていた。
に対して垂直な構造の半導体記憶装置の出現と、強誘電
体材料のパタンエッジにダメージが入りにくい製造方法
の出現とが望まれていた。
【０００６】
【課題を解決するための手段】そこで、この発明の半導
体記憶装置によれば、下地の上に下部電極、強誘電体膜
および上部電極の順に積層した容量素子を具えており、
下部電極および上部電極の側面が強誘電体膜の側面より
外側に位置しており、強誘電体膜の側面が、下地の上面
に対して実質的に垂直な側面を有する側壁により被覆さ
れていて、この側壁の側面と下部電極および上部電極の
側面とが実質的に同じ位置にあることを特徴とする。
体記憶装置によれば、下地の上に下部電極、強誘電体膜
および上部電極の順に積層した容量素子を具えており、
下部電極および上部電極の側面が強誘電体膜の側面より
外側に位置しており、強誘電体膜の側面が、下地の上面
に対して実質的に垂直な側面を有する側壁により被覆さ
れていて、この側壁の側面と下部電極および上部電極の
側面とが実質的に同じ位置にあることを特徴とする。
【０００７】このように、側壁の側面と下部電極および
上部電極の側面とが容量素子の側面を構成している。側
壁の側面は下地の上面に対して実質的に垂直であるか
ら、従来に比べると容量素子の占有面積が減少して、集
積度が向上する。従って、微細化に適している。
上部電極の側面とが容量素子の側面を構成している。側
壁の側面は下地の上面に対して実質的に垂直であるか
ら、従来に比べると容量素子の占有面積が減少して、集
積度が向上する。従って、微細化に適している。
【０００８】また、上部電極および下部電極の面積が強
誘電体膜の面積より大きいため、強誘電体膜に印加され
る電界が均一になりやすい。
誘電体膜の面積より大きいため、強誘電体膜に印加され
る電界が均一になりやすい。
【０００９】次に、この発明の半導体記憶装置の製造方
法によれば、下地の上に第１導電層を堆積する工程と、
第１導電層の上面に絶縁層を堆積する工程と、絶縁層の
容量領域に、第１導電層の上面が露出するような深さの
孔を形成する工程と、絶縁層の孔に強誘電体層を埋め込
む工程と、強誘電体層の上部を研磨し、この強誘電体層
の上面の高さを絶縁層の上面の高さに一致させる工程
と、絶縁層および強誘電体層の上面に第２導電層を堆積
する工程と、第２導電層の上面の容量領域を含む位置に
所定パタンのマスクを形成する工程と、マスクのパタン
を第２導電層、絶縁層および第１導電層に転写する工程
とを含むことを特徴とする。
法によれば、下地の上に第１導電層を堆積する工程と、
第１導電層の上面に絶縁層を堆積する工程と、絶縁層の
容量領域に、第１導電層の上面が露出するような深さの
孔を形成する工程と、絶縁層の孔に強誘電体層を埋め込
む工程と、強誘電体層の上部を研磨し、この強誘電体層
の上面の高さを絶縁層の上面の高さに一致させる工程
と、絶縁層および強誘電体層の上面に第２導電層を堆積
する工程と、第２導電層の上面の容量領域を含む位置に
所定パタンのマスクを形成する工程と、マスクのパタン
を第２導電層、絶縁層および第１導電層に転写する工程
とを含むことを特徴とする。
【００１０】このように、絶縁層に開けた孔に強誘電体
層を埋め込むので、孔の形状で強誘電体層のパタンエッ
ジ形状が決まる。従って、エッチングによるパタン加工
を行う必要がないため、強誘電体層にダメージが入らな
い。
層を埋め込むので、孔の形状で強誘電体層のパタンエッ
ジ形状が決まる。従って、エッチングによるパタン加工
を行う必要がないため、強誘電体層にダメージが入らな
い。
【００１１】また、側壁となる絶縁層の側面は、通常の
加工技術により、下地上面に対して垂直に形成すること
が容易である。従って、占有面積が減少し、集積度が向
上する。
加工技術により、下地上面に対して垂直に形成すること
が容易である。従って、占有面積が減少し、集積度が向
上する。
【００１２】さらに、マスクのパタンを第２導電層、絶
縁層および第１導電層に転写させてゆけばよいため、加
工工程が簡略化される。
縁層および第１導電層に転写させてゆけばよいため、加
工工程が簡略化される。
【００１３】また、この発明の半導体記憶装置の製造方
法によれば、下地の上に第１導電層を堆積する工程と、
第１導電層の上面に絶縁層を堆積する工程と、絶縁層の
上面にストッパ層を堆積する工程と、ストッパ層および
絶縁層の容量領域に、第１導電層の上面が露出するよう
な深さの孔を形成する工程と、ストッパ層および絶縁層
の孔に強誘電体層を埋め込む工程と、強誘電体層の上部
を研磨し、この強誘電体層の上面の高さをストッパ層の
上面の高さに一致させる工程と、ストッパ層および強誘
電体層の上面に第２導電層を堆積する工程と、第２導電
層の上面の容量領域を含む位置に所定パタンのマスクを
形成する工程と、マスクのパタンを第２導電層、ストッ
パ層、絶縁層および第１導電層に転写する工程とを含む
ことを特徴とする。
法によれば、下地の上に第１導電層を堆積する工程と、
第１導電層の上面に絶縁層を堆積する工程と、絶縁層の
上面にストッパ層を堆積する工程と、ストッパ層および
絶縁層の容量領域に、第１導電層の上面が露出するよう
な深さの孔を形成する工程と、ストッパ層および絶縁層
の孔に強誘電体層を埋め込む工程と、強誘電体層の上部
を研磨し、この強誘電体層の上面の高さをストッパ層の
上面の高さに一致させる工程と、ストッパ層および強誘
電体層の上面に第２導電層を堆積する工程と、第２導電
層の上面の容量領域を含む位置に所定パタンのマスクを
形成する工程と、マスクのパタンを第２導電層、ストッ
パ層、絶縁層および第１導電層に転写する工程とを含む
ことを特徴とする。
【００１４】このように、ストッパ層および絶縁層に開
けた孔に強誘電体層を埋め込むので、孔の形状で強誘電
体層のパタンエッジ形状が決まる。従って、エッチング
によるパタン加工を行う必要がないため、強誘電体層に
ダメージが入らない。
けた孔に強誘電体層を埋め込むので、孔の形状で強誘電
体層のパタンエッジ形状が決まる。従って、エッチング
によるパタン加工を行う必要がないため、強誘電体層に
ダメージが入らない。
【００１５】また、側壁となる絶縁層の側面は、通常の
加工技術により、下地上面に対して垂直に形成すること
が容易である。従って、占有面積が減少し、集積度が向
上する。
加工技術により、下地上面に対して垂直に形成すること
が容易である。従って、占有面積が減少し、集積度が向
上する。
【００１６】さらに、マスクのパタンを第２導電層、絶
縁層および第１導電層に転写させてゆけばよいため、加
工工程が簡略化される。
縁層および第１導電層に転写させてゆけばよいため、加
工工程が簡略化される。
【００１７】また、絶縁層の上にストッパ層を設けてあ
るため、強誘電体層の過剰研磨の心配がない。
るため、強誘電体層の過剰研磨の心配がない。
【００１８】この発明の半導体記憶装置の製造方法にお
いて、好ましくは、ストッパ層および第２導電層を同じ
材料で形成すると良い。
いて、好ましくは、ストッパ層および第２導電層を同じ
材料で形成すると良い。
【００１９】残存した第２導電層とストッパ層とで、容
量素子の上部電極が構成されるため、上部電極の面積を
大きくすることができる。
量素子の上部電極が構成されるため、上部電極の面積を
大きくすることができる。
【００２０】また、ストッパ層の材料は、化学的機械研
磨法により強誘電体層の加工を行う際に、研磨レートが
遅く、強誘電体材料と反応しにくいものを選ぶのが良
い。例えば、ストッパ層を、Ｉｒ層、ＩｒＯ2 層、Ｐｔ
層、Ｒｕ層、ＲｕＯ2 層、Ｌａ0.5 Ｓｒ0.5 ＣｏＯ3
層、ＳｒＲｕＯ3 層およびＹＢａ2 Ｃｕ3 Ｏx （ｘは正
の整数）層の中から選ばれたいずれか１つの層の単層薄
膜、あるいは、これらから任意に選択した複数の層の積
層薄膜で構成してあるのが好適である。また、第１およ
び第２導電層には、ストッパ層と同じ材料を使用しても
良い。
磨法により強誘電体層の加工を行う際に、研磨レートが
遅く、強誘電体材料と反応しにくいものを選ぶのが良
い。例えば、ストッパ層を、Ｉｒ層、ＩｒＯ2 層、Ｐｔ
層、Ｒｕ層、ＲｕＯ2 層、Ｌａ0.5 Ｓｒ0.5 ＣｏＯ3
層、ＳｒＲｕＯ3 層およびＹＢａ2 Ｃｕ3 Ｏx （ｘは正
の整数）層の中から選ばれたいずれか１つの層の単層薄
膜、あるいは、これらから任意に選択した複数の層の積
層薄膜で構成してあるのが好適である。また、第１およ
び第２導電層には、ストッパ層と同じ材料を使用しても
良い。
【００２１】この発明の半導体記憶装置の製造方法にお
いて、好ましくは、強誘電体層の上部を研磨する工程
を、化学的機械研磨法により行うと良い。
いて、好ましくは、強誘電体層の上部を研磨する工程
を、化学的機械研磨法により行うと良い。
【００２２】また、この発明の半導体記憶装置の製造方
法において、好ましくは、孔の深さに対するこの孔の口
径の比を１以上にすると良い。
法において、好ましくは、孔の深さに対するこの孔の口
径の比を１以上にすると良い。
【００２３】このようにすれば、孔に強誘電体材料を埋
め込みやすい。
め込みやすい。
【００２４】
【発明の実施の形態】以下、図を参照して、この発明の
実施の形態につき説明する。尚、図は、この発明が理解
できる程度に形状、大きさおよび配置関係を概略的に示
しているに過ぎない。また、以下に記載される数値等の
条件や材料は単なる一例に過ぎない。従って、この発明
は、この実施の形態に何ら限定されることがない。
実施の形態につき説明する。尚、図は、この発明が理解
できる程度に形状、大きさおよび配置関係を概略的に示
しているに過ぎない。また、以下に記載される数値等の
条件や材料は単なる一例に過ぎない。従って、この発明
は、この実施の形態に何ら限定されることがない。
【００２５】〔第１の実施の形態〕先ず、第１の実施の
形態の半導体記憶装置の構成につき説明する。図１は、
第１の実施の形態の半導体記憶装置の要部構成を示す断
面図である。この半導体記憶装置は、強誘電体の特性を
利用する容量素子１０を具えている。容量素子１０は、
下地１２の上面１２ａに設けられている。下地１２上に
は層間絶縁膜１４が堆積しており、この層間絶縁膜１４
により容量素子１０が被覆されている。この層間絶縁膜
１４の上に配線１６が形成されていて、所要の電気配線
が実現されている。この配線１６を保護するため、表面
保護層１８が層間絶縁膜１４上に積層されている。
形態の半導体記憶装置の構成につき説明する。図１は、
第１の実施の形態の半導体記憶装置の要部構成を示す断
面図である。この半導体記憶装置は、強誘電体の特性を
利用する容量素子１０を具えている。容量素子１０は、
下地１２の上面１２ａに設けられている。下地１２上に
は層間絶縁膜１４が堆積しており、この層間絶縁膜１４
により容量素子１０が被覆されている。この層間絶縁膜
１４の上に配線１６が形成されていて、所要の電気配線
が実現されている。この配線１６を保護するため、表面
保護層１８が層間絶縁膜１４上に積層されている。
【００２６】下地１２は、主として、Ｓｉ基板２０、ｐ
- 導電型のＳｉ層（以下、ｐ- −Ｓｉ層と称する。）２
２および層間絶縁膜２４により構成されている。ｐ- −
Ｓｉ層２２は、Ｓｉ基板２０の上部に作り込まれてい
る。また、このｐ- −Ｓｉ層２２の上面の所定領域を酸
化させて、ＳｉＯ2 による素子分離用酸化膜２６を形成
してある。素子分離用酸化膜２６により区画された個々
の領域において、ｐ- −Ｓｉ層２２の上面に互いに分離
されたｎ+ 導電型のＳｉ層（以下、ｎ+ −Ｓｉ層と称す
る。）２８および３０が形成される。これらｎ+ −Ｓｉ
層２８および３０を橋絡するように、ｐ- −Ｓｉ層２２
の上面にＳｉＯ2 膜を介してゲート電極３２を形成して
ある。ゲート電極３２の材料としては、例えば、ポリシ
リコンが用いられる。
- 導電型のＳｉ層（以下、ｐ- −Ｓｉ層と称する。）２
２および層間絶縁膜２４により構成されている。ｐ- −
Ｓｉ層２２は、Ｓｉ基板２０の上部に作り込まれてい
る。また、このｐ- −Ｓｉ層２２の上面の所定領域を酸
化させて、ＳｉＯ2 による素子分離用酸化膜２６を形成
してある。素子分離用酸化膜２６により区画された個々
の領域において、ｐ- −Ｓｉ層２２の上面に互いに分離
されたｎ+ 導電型のＳｉ層（以下、ｎ+ −Ｓｉ層と称す
る。）２８および３０が形成される。これらｎ+ −Ｓｉ
層２８および３０を橋絡するように、ｐ- −Ｓｉ層２２
の上面にＳｉＯ2 膜を介してゲート電極３２を形成して
ある。ゲート電極３２の材料としては、例えば、ポリシ
リコンが用いられる。
【００２７】上述したｎ+ −Ｓｉ層２８および３０は、
それぞれ、トランジスタのドレイン電極およびソース電
極として機能する。このように、制御電極としてのゲー
ト電極３２と、主電極としてのｎ+ −Ｓｉ層２８および
３０を有するＭＯＳトランジスタが、Ｓｉ基板２０上に
形成されている。このＭＯＳトランジスタは、いわゆる
選択トランジスタとして機能する。
それぞれ、トランジスタのドレイン電極およびソース電
極として機能する。このように、制御電極としてのゲー
ト電極３２と、主電極としてのｎ+ −Ｓｉ層２８および
３０を有するＭＯＳトランジスタが、Ｓｉ基板２０上に
形成されている。このＭＯＳトランジスタは、いわゆる
選択トランジスタとして機能する。
【００２８】また、この選択トランジスタは、ＳｉＯ2
を材料とする層間絶縁膜２４により被覆されている。こ
の層間絶縁膜２４の所定位置にスルーホールが形成され
ており、このホール内に適当な導電体材料が埋め込ま
れ、選択トランジスタと上部との電気的配線を実現する
ための配線３４を形成している。
を材料とする層間絶縁膜２４により被覆されている。こ
の層間絶縁膜２４の所定位置にスルーホールが形成され
ており、このホール内に適当な導電体材料が埋め込ま
れ、選択トランジスタと上部との電気的配線を実現する
ための配線３４を形成している。
【００２９】このように、この実施の形態の容量素子１
０は、上述した選択トランジスタのような制御素子と共
に使用されることを前提としている。この容量素子１０
は、スタック構造と呼ばれる構造を取っている。
０は、上述した選択トランジスタのような制御素子と共
に使用されることを前提としている。この容量素子１０
は、スタック構造と呼ばれる構造を取っている。
【００３０】容量素子１０は、下地１２の上に下部電極
３６、強誘電体膜３８および上部電極４０をこの順に積
層させたものである。下部電極３６は、下地１２の上面
１２ａまで延在した配線３４の上に接触させて設けてあ
り、選択トランジスタとの電気的結合が実現されてい
る。この例では、下部電極３６の材料にＩｒＯ2 を用い
ている。強誘電体膜３８の材料はＳｒＢｉ2 Ｔａ2 Ｏ9
（以下、ＳＢＴと略称する。）である。上部電極４０と
しては、ＩｒＯ2 層４２の上面にＴｉＮ層４４が積層し
た二層構造を採用している。
３６、強誘電体膜３８および上部電極４０をこの順に積
層させたものである。下部電極３６は、下地１２の上面
１２ａまで延在した配線３４の上に接触させて設けてあ
り、選択トランジスタとの電気的結合が実現されてい
る。この例では、下部電極３６の材料にＩｒＯ2 を用い
ている。強誘電体膜３８の材料はＳｒＢｉ2 Ｔａ2 Ｏ9
（以下、ＳＢＴと略称する。）である。上部電極４０と
しては、ＩｒＯ2 層４２の上面にＴｉＮ層４４が積層し
た二層構造を採用している。
【００３１】そして、下部電極３６の側面（パタンエッ
ジ）３６ａおよび上部電極４０の側面（パタンエッジ）
４０ａ（すなわち、ＩｒＯ2 層４２およびＴｉＮ層４４
の側面（パタンエッジ））が、強誘電体膜３８の側面
（パタンエッジ）３８ａより外側に位置している。すな
わち、下地１２の上面１２ａに対して平行な方向のサイ
ズは、下部電極３６および上部電極４０に比べて、強誘
電体膜３８の方が小さい。従って、各膜のパタンを、各
膜の積層方向に垂直な面上へと投影したとき、強誘電体
膜３８のパタンが、下部電極３６および上部電極４０の
パタン内に含まれる。尚、下部電極３６および上部電極
４０のパタンは互いに同じである。
ジ）３６ａおよび上部電極４０の側面（パタンエッジ）
４０ａ（すなわち、ＩｒＯ2 層４２およびＴｉＮ層４４
の側面（パタンエッジ））が、強誘電体膜３８の側面
（パタンエッジ）３８ａより外側に位置している。すな
わち、下地１２の上面１２ａに対して平行な方向のサイ
ズは、下部電極３６および上部電極４０に比べて、強誘
電体膜３８の方が小さい。従って、各膜のパタンを、各
膜の積層方向に垂直な面上へと投影したとき、強誘電体
膜３８のパタンが、下部電極３６および上部電極４０の
パタン内に含まれる。尚、下部電極３６および上部電極
４０のパタンは互いに同じである。
【００３２】そして、強誘電体膜３８の側面３８ａが、
下地１２の上面１２ａに対して実質的に垂直な側面４６
ａを有する側壁４６により被覆されている。従って、側
壁４６は、強誘電体膜３８の側面３８ａ、強誘電体膜３
８のパタンからはみ出た部分の上部電極４０の下面、お
よび強誘電体膜３８のパタンからはみ出た部分の下部電
極３６の上面にそれぞれ接触した状態で設けられてい
る。側壁４６としては、ＳｉＯ2 膜、ＳｉＮ膜またはＳ
ｉＯＮ膜といった絶縁膜が用いられる。
下地１２の上面１２ａに対して実質的に垂直な側面４６
ａを有する側壁４６により被覆されている。従って、側
壁４６は、強誘電体膜３８の側面３８ａ、強誘電体膜３
８のパタンからはみ出た部分の上部電極４０の下面、お
よび強誘電体膜３８のパタンからはみ出た部分の下部電
極３６の上面にそれぞれ接触した状態で設けられてい
る。側壁４６としては、ＳｉＯ2 膜、ＳｉＮ膜またはＳ
ｉＯＮ膜といった絶縁膜が用いられる。
【００３３】さらに、側壁４６の側面（パタンエッジ）
４６ａと下部電極３６の側面３６ａおよび上部電極４０
の側面４０ａとが実質的に同じ位置にある。従って、強
誘電体膜３８および側壁４６からなるパタンは、上部電
極４０および下部電極３６のパタンと合同である。これ
らのパタンを互いに重ねた状態にしてあるため、容量素
子１０の側面は下地１２の上面１２ａに対して実質的に
垂直となる。従って、容量素子１０の占有面積が減少
し、集積度の向上が期待できる。
４６ａと下部電極３６の側面３６ａおよび上部電極４０
の側面４０ａとが実質的に同じ位置にある。従って、強
誘電体膜３８および側壁４６からなるパタンは、上部電
極４０および下部電極３６のパタンと合同である。これ
らのパタンを互いに重ねた状態にしてあるため、容量素
子１０の側面は下地１２の上面１２ａに対して実質的に
垂直となる。従って、容量素子１０の占有面積が減少
し、集積度の向上が期待できる。
【００３４】また、上部電極４０および下部電極３６の
面積が強誘電体膜３８の面積より大きいため、強誘電体
膜３８に印加される電界が均一になりやすいという利点
もある。
面積が強誘電体膜３８の面積より大きいため、強誘電体
膜３８に印加される電界が均一になりやすいという利点
もある。
【００３５】以上説明した容量素子１０の構造は、層間
絶縁膜１４により被覆されている。この層間絶縁膜１４
の上部電極４０上方にスルーホールが形成されており、
このホール内に適当な導電性材料が埋め込まれて配線４
８が形成されている。この配線４８により、上部電極４
０と配線１６との電気的結合が実現されている。
絶縁膜１４により被覆されている。この層間絶縁膜１４
の上部電極４０上方にスルーホールが形成されており、
このホール内に適当な導電性材料が埋め込まれて配線４
８が形成されている。この配線４８により、上部電極４
０と配線１６との電気的結合が実現されている。
【００３６】このように、容量素子１０は、下地１２中
に作り込まれたＭＯＳトランジスタのソースもしくはド
レインに直列に接続され、記憶素子として使用される。
強誘電体材料は双安定な結晶構造に起因する自発分極を
有しており、この自発分極を外部から電気的に制御する
ことで記憶素子として機能させることができる。
に作り込まれたＭＯＳトランジスタのソースもしくはド
レインに直列に接続され、記憶素子として使用される。
強誘電体材料は双安定な結晶構造に起因する自発分極を
有しており、この自発分極を外部から電気的に制御する
ことで記憶素子として機能させることができる。
【００３７】次に、上述した構成の半導体記憶装置の製
造方法につき、図２、図３および図４を参照して説明す
る。図２、図３および図４は、第１の実施の形態の製造
工程を示す断面図である。尚、図２、図３および図４で
は、下地１２の構成を省略して示してある。
造方法につき、図２、図３および図４を参照して説明す
る。図２、図３および図４は、第１の実施の形態の製造
工程を示す断面図である。尚、図２、図３および図４で
は、下地１２の構成を省略して示してある。
【００３８】先ず、下地１２の上に第１導電層５０を堆
積する（図２（Ａ））。第１導電層５０は、後に整形さ
れて上述の下部電極３６に相当するものとなる。第１導
電層５０を形成するには、スパッタリング法により０．
１μｍの厚さのＩｒＯ2 層を成膜する。
積する（図２（Ａ））。第１導電層５０は、後に整形さ
れて上述の下部電極３６に相当するものとなる。第１導
電層５０を形成するには、スパッタリング法により０．
１μｍの厚さのＩｒＯ2 層を成膜する。
【００３９】次に、第１導電層５０の上面に絶縁層５２
を堆積する（図２（Ｂ））。このため、０．２μｍの厚
さの絶縁膜（ＳｉＯ2 膜、ＳｉＮ膜あるいはＳｉＯＮ
膜）をＣＶＤ法により成膜する。
を堆積する（図２（Ｂ））。このため、０．２μｍの厚
さの絶縁膜（ＳｉＯ2 膜、ＳｉＮ膜あるいはＳｉＯＮ
膜）をＣＶＤ法により成膜する。
【００４０】続いて、絶縁層５２の容量領域５４に、第
１導電層５０の上面が露出するような深さの孔５６を形
成する（図２（Ｃ））。このため、既知のホトリソグラ
フィ法およびドライエッチング法により、絶縁層５２に
穴加工を施し、部分的に第１導電層５０を露出させる。
容量領域５４は、下地１２中に形成されている所定の配
線３４を含む位置に画成される。孔５６の内壁面は、下
地１２の上面に対して実質的に垂直となる。尚、孔５６
を形成した絶縁層を、符号５２ａで表すことにする。
１導電層５０の上面が露出するような深さの孔５６を形
成する（図２（Ｃ））。このため、既知のホトリソグラ
フィ法およびドライエッチング法により、絶縁層５２に
穴加工を施し、部分的に第１導電層５０を露出させる。
容量領域５４は、下地１２中に形成されている所定の配
線３４を含む位置に画成される。孔５６の内壁面は、下
地１２の上面に対して実質的に垂直となる。尚、孔５６
を形成した絶縁層を、符号５２ａで表すことにする。
【００４１】次に、絶縁層５２ａの孔５６に強誘電体層
５８を埋め込む（図３（Ａ））。強誘電体材料としては
ＳＢＴ（ＳｒＢｉ2 Ｔａ2 Ｏ9 ）を用いている。このＳ
ＢＴは、ゾルゲル（Sol-Gel ）法等により絶縁層５２ａ
上に塗布され、孔５６の内部がＳＢＴで十分に満たされ
るようにする。従って、孔５６を形成する際に、この孔
５６の深さに対する孔５６の口径（直径）の比を１以上
にしておくことが重要である。ゾルゲル法により成膜さ
れたＳＢＴ膜（強誘電体層５８）には、仮焼成として、
酸素中で例えば、４５０℃の温度で１時間の熱処理を施
す。孔５６の内壁面が下地１２の上面に対して垂直であ
るため、強誘電体層５８のパタンエッジも下地１２の上
面に対して垂直となる。
５８を埋め込む（図３（Ａ））。強誘電体材料としては
ＳＢＴ（ＳｒＢｉ2 Ｔａ2 Ｏ9 ）を用いている。このＳ
ＢＴは、ゾルゲル（Sol-Gel ）法等により絶縁層５２ａ
上に塗布され、孔５６の内部がＳＢＴで十分に満たされ
るようにする。従って、孔５６を形成する際に、この孔
５６の深さに対する孔５６の口径（直径）の比を１以上
にしておくことが重要である。ゾルゲル法により成膜さ
れたＳＢＴ膜（強誘電体層５８）には、仮焼成として、
酸素中で例えば、４５０℃の温度で１時間の熱処理を施
す。孔５６の内壁面が下地１２の上面に対して垂直であ
るため、強誘電体層５８のパタンエッジも下地１２の上
面に対して垂直となる。
【００４２】次に、強誘電体層５８の上部を研磨し、強
誘電体層５８の上面の高さを絶縁層５２ａの上面の高さ
に一致させる（図３（Ｂ））。前の工程が終了した状態
では、絶縁層５２ａの上面に強誘電体層５８が堆積して
いるため、この余分な強誘電体層５８の部分を化学的機
械研磨法（ＣＭＰ：chemical mechanical polishing）
により除去する。ＣＭＰにより、絶縁層５２ａの上面が
露出するまで研磨を行うと、孔５６に残存した強誘電体
層５８ａの上面の高さと絶縁層５２ａの上面の高さとが
一致する。
誘電体層５８の上面の高さを絶縁層５２ａの上面の高さ
に一致させる（図３（Ｂ））。前の工程が終了した状態
では、絶縁層５２ａの上面に強誘電体層５８が堆積して
いるため、この余分な強誘電体層５８の部分を化学的機
械研磨法（ＣＭＰ：chemical mechanical polishing）
により除去する。ＣＭＰにより、絶縁層５２ａの上面が
露出するまで研磨を行うと、孔５６に残存した強誘電体
層５８ａの上面の高さと絶縁層５２ａの上面の高さとが
一致する。
【００４３】このＣＭＰによる加工方法は、ＬＳＩの配
線工程で使用されているダマシンプロセスを応用したも
のである。ＣＭＰの一例としては、スラリーとしてシリ
カ微粒子を含むアンモニアベースのものを使用して行
う。
線工程で使用されているダマシンプロセスを応用したも
のである。ＣＭＰの一例としては、スラリーとしてシリ
カ微粒子を含むアンモニアベースのものを使用して行
う。
【００４４】その後、ＳＢＴ膜（強誘電体層５８ａ）の
本焼成として、酸素中で例えば、７５０℃の温度で１時
間の熱処理を施す。
本焼成として、酸素中で例えば、７５０℃の温度で１時
間の熱処理を施す。
【００４５】次に、絶縁層５２ａおよび強誘電体層５８
ａの上面に第２導電層を堆積する（図３（Ｃ））。第２
導電層として、ＩｒＯ2 層６０およびＴｉＮ層６２を、
この順序でスパッタリング法により成膜する。ＩｒＯ2
層６０の膜厚は０．１μｍとする。ＴｉＮ層６２は、後
の工程でエッチングマスクとして使用されるため、その
膜厚をエッチング条件から決定する。この例では０．２
μｍの厚さに設定してある。
ａの上面に第２導電層を堆積する（図３（Ｃ））。第２
導電層として、ＩｒＯ2 層６０およびＴｉＮ層６２を、
この順序でスパッタリング法により成膜する。ＩｒＯ2
層６０の膜厚は０．１μｍとする。ＴｉＮ層６２は、後
の工程でエッチングマスクとして使用されるため、その
膜厚をエッチング条件から決定する。この例では０．２
μｍの厚さに設定してある。
【００４６】次に、第２導電層の上面の容量領域５４を
含む位置に所定パタンのマスク６４を形成する（図４
（Ｂ））。このため、ＳｉＯ2 膜、ＳｉＮ膜あるいはＳ
ｉＯＮ膜からなる絶縁膜６６をＴｉＮ層６２の上面に成
膜する（図４（Ａ））。絶縁膜６６の成膜はＣＶＤ法に
より行い、０．５μｍの厚さに形成する。そして、既知
のホトリソグラフィ法およびドライエッチング法によ
り、絶縁膜６６のパターニングを行ってマスク６４を形
成する（図４（Ｂ））。マスク６４のパタンを下層側に
投影したとき、その投影パタン内に強誘電体層５８ａが
含まれるようにする。
含む位置に所定パタンのマスク６４を形成する（図４
（Ｂ））。このため、ＳｉＯ2 膜、ＳｉＮ膜あるいはＳ
ｉＯＮ膜からなる絶縁膜６６をＴｉＮ層６２の上面に成
膜する（図４（Ａ））。絶縁膜６６の成膜はＣＶＤ法に
より行い、０．５μｍの厚さに形成する。そして、既知
のホトリソグラフィ法およびドライエッチング法によ
り、絶縁膜６６のパターニングを行ってマスク６４を形
成する（図４（Ｂ））。マスク６４のパタンを下層側に
投影したとき、その投影パタン内に強誘電体層５８ａが
含まれるようにする。
【００４７】そして、マスク６４のパタンを第２導電層
（ＩｒＯ2 層６０、ＴｉＮ層６２）、絶縁層５２ａおよ
び第１導電層５０に転写する（図４（Ｃ））。このた
め、先ず、マスク６４を用いて第２導電層のエッチング
加工を行う。ここでは、Ｃｌ2およびＯ2 の混合ガスを
使用したドライエッチング法を用いる。これにより、Ｉ
ｒＯ2 層６０ａおよびＴｉＮ層６２ａを加工し、これら
積層構造をもって上述の上部電極とする。
（ＩｒＯ2 層６０、ＴｉＮ層６２）、絶縁層５２ａおよ
び第１導電層５０に転写する（図４（Ｃ））。このた
め、先ず、マスク６４を用いて第２導電層のエッチング
加工を行う。ここでは、Ｃｌ2およびＯ2 の混合ガスを
使用したドライエッチング法を用いる。これにより、Ｉ
ｒＯ2 層６０ａおよびＴｉＮ層６２ａを加工し、これら
積層構造をもって上述の上部電極とする。
【００４８】続いて、この上部電極をエッチングマスク
に使用して、Ｆ系ガスを用いたドライエッチング法によ
り絶縁層５２ａを加工する。加工された絶縁層５２ｂの
パタンエッジ（側面）は、下地１２の上面に対して実質
的に垂直となる。この絶縁層５２ｂが強誘電体層５８ａ
の側壁として機能する。
に使用して、Ｆ系ガスを用いたドライエッチング法によ
り絶縁層５２ａを加工する。加工された絶縁層５２ｂの
パタンエッジ（側面）は、下地１２の上面に対して実質
的に垂直となる。この絶縁層５２ｂが強誘電体層５８ａ
の側壁として機能する。
【００４９】次に、上部電極をエッチングマスクに使用
して、Ｃｌ2 およびＯ2 の混合ガスを用いたドライエッ
チング法により第１導電層５０を加工する。加工された
第１導電層５０ａは下部電極として機能する。下部電極
を加工後、上部電極のＴｉＮ層６２ａは残しても良い
し、アンモニア過水によるウエットエッチングにより除
去しても良い。
して、Ｃｌ2 およびＯ2 の混合ガスを用いたドライエッ
チング法により第１導電層５０を加工する。加工された
第１導電層５０ａは下部電極として機能する。下部電極
を加工後、上部電極のＴｉＮ層６２ａは残しても良い
し、アンモニア過水によるウエットエッチングにより除
去しても良い。
【００５０】尚、ゾルゲル法等で形成したＳＢＴ膜に
は、通常、仮焼成と呼ばれる低温処理と、本焼成と呼ば
れる高温処理とを施して、強誘電特性を誘起させる。こ
の実施の形態では、仮焼成はゾルゲル法等でＳＢＴを塗
布した直後に行い、本焼成はＣＭＰによる研磨後に行っ
ている。しかし、仮焼成に引き続き連続して本焼成を行
っても良い。
は、通常、仮焼成と呼ばれる低温処理と、本焼成と呼ば
れる高温処理とを施して、強誘電特性を誘起させる。こ
の実施の形態では、仮焼成はゾルゲル法等でＳＢＴを塗
布した直後に行い、本焼成はＣＭＰによる研磨後に行っ
ている。しかし、仮焼成に引き続き連続して本焼成を行
っても良い。
【００５１】以上説明したように、この実施の形態の製
造方法によれば、絶縁層５２ａに形成した孔５６の形状
で強誘電体層５８ａのパタンエッジの形状が決まる。こ
の孔５６の内壁面は、既知の加工技術により基板に対し
て垂直に加工することが容易である。従って、強誘電体
層５８ａのパタンエッジも基板に対して垂直にすること
ができる。また、絶縁層５２ｂのパタンエッジも、既知
の加工技術により基板に対して垂直に加工することが容
易である。従って、容量素子の占有面積が減少し、微細
化が可能になる。
造方法によれば、絶縁層５２ａに形成した孔５６の形状
で強誘電体層５８ａのパタンエッジの形状が決まる。こ
の孔５６の内壁面は、既知の加工技術により基板に対し
て垂直に加工することが容易である。従って、強誘電体
層５８ａのパタンエッジも基板に対して垂直にすること
ができる。また、絶縁層５２ｂのパタンエッジも、既知
の加工技術により基板に対して垂直に加工することが容
易である。従って、容量素子の占有面積が減少し、微細
化が可能になる。
【００５２】さらに、この実施の形態の製造方法では、
ドライエッチングもしくはミリング等による強誘電体材
料の加工が不要であるから、パタンエッジにダメージが
入らない。従って、容量素子の微細化が可能になる。
ドライエッチングもしくはミリング等による強誘電体材
料の加工が不要であるから、パタンエッジにダメージが
入らない。従って、容量素子の微細化が可能になる。
【００５３】〔第２の実施の形態〕次に、第２の実施の
形態の半導体記憶装置の製造方法につき、図５、図６お
よび図７を参照して説明する。図５、図６および図７
は、第２の実施の形態の製造工程を示す断面図である。
第２の実施の形態の製造方法により作成される半導体記
憶装置の構造は、第１の実施の形態で説明した半導体記
憶素子の構成とほぼ同じである（図７（Ｃ）に示す通
り、上部電極の形状が異なっている。）。尚、図１〜図
４で示した構成成分と同じものには、同じ符号を付して
説明することにする。また、図５、図６および図７で
は、下地１２の構成を省略して示してある。
形態の半導体記憶装置の製造方法につき、図５、図６お
よび図７を参照して説明する。図５、図６および図７
は、第２の実施の形態の製造工程を示す断面図である。
第２の実施の形態の製造方法により作成される半導体記
憶装置の構造は、第１の実施の形態で説明した半導体記
憶素子の構成とほぼ同じである（図７（Ｃ）に示す通
り、上部電極の形状が異なっている。）。尚、図１〜図
４で示した構成成分と同じものには、同じ符号を付して
説明することにする。また、図５、図６および図７で
は、下地１２の構成を省略して示してある。
【００５４】先ず、下地１２の上に第１導電層５０を堆
積する（図５（Ａ））。第１導電層５０は、後に整形さ
れて下部電極に相当するものとなる。この第１導電層５
０を形成するには、スパッタリング法により０．１μｍ
の厚さのＩｒＯ2 層を成膜する。
積する（図５（Ａ））。第１導電層５０は、後に整形さ
れて下部電極に相当するものとなる。この第１導電層５
０を形成するには、スパッタリング法により０．１μｍ
の厚さのＩｒＯ2 層を成膜する。
【００５５】次に、第１導電層５０の上面に絶縁層５２
を堆積する（図５（Ｂ））。このため、０．２μｍの厚
さの絶縁膜（ＳｉＯ2 膜、ＳｉＮ膜あるいはＳｉＯＮ
膜）をＣＶＤ法により成膜する。
を堆積する（図５（Ｂ））。このため、０．２μｍの厚
さの絶縁膜（ＳｉＯ2 膜、ＳｉＮ膜あるいはＳｉＯＮ
膜）をＣＶＤ法により成膜する。
【００５６】次に、絶縁層５２の上面にストッパ層６８
を堆積する（図５（Ｂ））。このため、０．０５μｍの
厚さのＩｒＯ2 層をスパッタリング法により成膜する。
を堆積する（図５（Ｂ））。このため、０．０５μｍの
厚さのＩｒＯ2 層をスパッタリング法により成膜する。
【００５７】続いて、ストッパ層６８および絶縁層５２
の容量領域５４に、第１導電層５０の上面が露出するよ
うな深さの孔７４を形成する（図６（Ａ））。
の容量領域５４に、第１導電層５０の上面が露出するよ
うな深さの孔７４を形成する（図６（Ａ））。
【００５８】このため、ストッパ層６８の上面にＳｉＯ
2 膜、ＳｉＮ膜あるいはＳｉＯＮ膜からなる絶縁膜７０
を、ＣＶＤ法により０．１μｍの厚さに形成する（図５
（Ｂ））。そして、既知のホトリソグラフィ法およびド
ライエッチングにより、絶縁膜７０の容量領域５４に相
当する位置に開口を形成し、ストッパ層６８の上面を露
出させる。この容量領域５４は、下地１２中に形成され
ている所定の配線３４を含む位置に画成される。
2 膜、ＳｉＮ膜あるいはＳｉＯＮ膜からなる絶縁膜７０
を、ＣＶＤ法により０．１μｍの厚さに形成する（図５
（Ｂ））。そして、既知のホトリソグラフィ法およびド
ライエッチングにより、絶縁膜７０の容量領域５４に相
当する位置に開口を形成し、ストッパ層６８の上面を露
出させる。この容量領域５４は、下地１２中に形成され
ている所定の配線３４を含む位置に画成される。
【００５９】続いて、残存した絶縁膜７０ａのパタンを
マスクに用いて、Ｃｌ2 およびＯ2の混合ガスを使用し
たドライエッチング法によりストッパ層６８の加工を行
う。この結果、残存したストッパ層６８ａおよび絶縁膜
７０ａの容量領域５４に相当する位置に、開口７２が形
成される（図５（Ｃ））。
マスクに用いて、Ｃｌ2 およびＯ2の混合ガスを使用し
たドライエッチング法によりストッパ層６８の加工を行
う。この結果、残存したストッパ層６８ａおよび絶縁膜
７０ａの容量領域５４に相当する位置に、開口７２が形
成される（図５（Ｃ））。
【００６０】次に、残存したストッパ層６８ａおよび絶
縁膜７０ａをマスクにして、既知のドライエッチング法
により絶縁層５２に穴加工を施し、部分的に第１導電層
５０を露出させる。この結果、ストッパ層６８ａおよび
絶縁層５２ａに孔７４が形成される（図６（Ａ））。孔
７４の内壁面は、下地１２の上面に対して実質的に垂直
となる。
縁膜７０ａをマスクにして、既知のドライエッチング法
により絶縁層５２に穴加工を施し、部分的に第１導電層
５０を露出させる。この結果、ストッパ層６８ａおよび
絶縁層５２ａに孔７４が形成される（図６（Ａ））。孔
７４の内壁面は、下地１２の上面に対して実質的に垂直
となる。
【００６１】次に、ストッパ層６８ａおよび絶縁層５２
ａの孔７４に強誘電体層５８を埋め込む（図６
（Ｂ））。強誘電体材料としてはＳＢＴを用いている。
このＳＢＴをゾルゲル（Sol-Gel ）法等により絶縁膜７
０ａ上に塗布して、孔７４の内部を十分にＳＢＴで満た
すようにする。このためには、孔７４を形成する際に、
この孔７４の深さに対する孔７４の口径（直径）の比を
１以上にしておくことが重要である。ゾルゲル法により
成膜されたＳＢＴ膜（強誘電体層５８）には、仮焼成と
して、酸素中で例えば、４５０℃の温度で１時間の熱処
理を施す。孔７４の内壁面が下地１２の上面に対して垂
直なために、強誘電体層５８のパタンエッジも下地１２
の上面に対して垂直となる。
ａの孔７４に強誘電体層５８を埋め込む（図６
（Ｂ））。強誘電体材料としてはＳＢＴを用いている。
このＳＢＴをゾルゲル（Sol-Gel ）法等により絶縁膜７
０ａ上に塗布して、孔７４の内部を十分にＳＢＴで満た
すようにする。このためには、孔７４を形成する際に、
この孔７４の深さに対する孔７４の口径（直径）の比を
１以上にしておくことが重要である。ゾルゲル法により
成膜されたＳＢＴ膜（強誘電体層５８）には、仮焼成と
して、酸素中で例えば、４５０℃の温度で１時間の熱処
理を施す。孔７４の内壁面が下地１２の上面に対して垂
直なために、強誘電体層５８のパタンエッジも下地１２
の上面に対して垂直となる。
【００６２】次に、強誘電体層５８の上部を研磨し、強
誘電体層５８の上面の高さをストッパ層６８ａの上面の
高さに一致させる（図６（Ｃ））。前の工程が終了した
状態では、絶縁膜７０ａの上面に強誘電体層５８が堆積
している。この余分な強誘電体層５８の部分と絶縁膜７
０ａとをＣＭＰにより除去する。このとき、ストッパ層
６８ａは、ＣＭＰプロセスにおける加工ストッパとして
機能する。ＣＭＰにより研磨を行ってゆくと、ストッパ
層６８ａの上面が露出する位置で、自動的に研磨が止ま
る。よって、孔７４に残存した強誘電体層５８ａの上面
の高さとストッパ層６８ａの上面の高さとが一致する。
ここでのＣＭＰ工程は、スラリーとしてシリカ微粒子を
含むアンモニアベースのものを使用して行う。
誘電体層５８の上面の高さをストッパ層６８ａの上面の
高さに一致させる（図６（Ｃ））。前の工程が終了した
状態では、絶縁膜７０ａの上面に強誘電体層５８が堆積
している。この余分な強誘電体層５８の部分と絶縁膜７
０ａとをＣＭＰにより除去する。このとき、ストッパ層
６８ａは、ＣＭＰプロセスにおける加工ストッパとして
機能する。ＣＭＰにより研磨を行ってゆくと、ストッパ
層６８ａの上面が露出する位置で、自動的に研磨が止ま
る。よって、孔７４に残存した強誘電体層５８ａの上面
の高さとストッパ層６８ａの上面の高さとが一致する。
ここでのＣＭＰ工程は、スラリーとしてシリカ微粒子を
含むアンモニアベースのものを使用して行う。
【００６３】その後、ＳＢＴ膜（強誘電体層５８ａ）の
本焼成として、酸素中で例えば、７５０℃の温度で１時
間の熱処理を施す。
本焼成として、酸素中で例えば、７５０℃の温度で１時
間の熱処理を施す。
【００６４】次に、ストッパ層６８ａおよび強誘電体層
５８ａの上面に第２導電層を堆積する（図７（Ａ））。
第２導電層として、ＩｒＯ2 層６０およびＴｉＮ層６２
を、この順序でスパッタリング法により成膜する。Ｉｒ
Ｏ2 層６０の膜厚は０．１μｍとする。ＴｉＮ層６２
は、後の工程でエッチングマスクとして使用されるた
め、その膜厚をエッチング条件から決定する。この例で
は０．２μｍの厚さに設定してある。
５８ａの上面に第２導電層を堆積する（図７（Ａ））。
第２導電層として、ＩｒＯ2 層６０およびＴｉＮ層６２
を、この順序でスパッタリング法により成膜する。Ｉｒ
Ｏ2 層６０の膜厚は０．１μｍとする。ＴｉＮ層６２
は、後の工程でエッチングマスクとして使用されるた
め、その膜厚をエッチング条件から決定する。この例で
は０．２μｍの厚さに設定してある。
【００６５】次に、第２導電層の上面の容量領域５４を
含む位置に所定パタンのマスク６４を形成する（図７
（Ｂ））。このため、ＳｉＯ2 膜、ＳｉＮ膜あるいはＳ
ｉＯＮ膜からなる絶縁膜６６をＴｉＮ層６２の上面に成
膜する。この絶縁膜６６の成膜はＣＶＤ法により行い、
０．５μｍの厚さに形成する。そして、既知のホトリソ
グラフィ法およびドライエッチング法により、この絶縁
膜６６のパターニングを行ってマスク６４を形成する。
マスク６４のパタンを下層に投影したとき、その投影パ
タン内に強誘電体層５８ａが含まれるようにする。
含む位置に所定パタンのマスク６４を形成する（図７
（Ｂ））。このため、ＳｉＯ2 膜、ＳｉＮ膜あるいはＳ
ｉＯＮ膜からなる絶縁膜６６をＴｉＮ層６２の上面に成
膜する。この絶縁膜６６の成膜はＣＶＤ法により行い、
０．５μｍの厚さに形成する。そして、既知のホトリソ
グラフィ法およびドライエッチング法により、この絶縁
膜６６のパターニングを行ってマスク６４を形成する。
マスク６４のパタンを下層に投影したとき、その投影パ
タン内に強誘電体層５８ａが含まれるようにする。
【００６６】そして、マスク６４のパタンを第２導電層
（ＩｒＯ2 層６０、ＴｉＮ層６２）、ストッパ層６８
ａ、絶縁層５２ａおよび第１導電層５０に転写する（図
７（Ｃ））。このため、先ず、マスク６４を用いて第２
導電層およびストッパ層６８ａのエッチング加工を行
う。ここでは、Ｃｌ2 およびＯ2 の混合ガスを使用した
ドライエッチング法を用いる。これにより、ストッパ層
（ＩｒＯ2 層）６８ｂ、ＩｒＯ2 層６０ａおよびＴｉＮ
層６２ａが加工され、上部電極に相当する積層構造が得
られる。
（ＩｒＯ2 層６０、ＴｉＮ層６２）、ストッパ層６８
ａ、絶縁層５２ａおよび第１導電層５０に転写する（図
７（Ｃ））。このため、先ず、マスク６４を用いて第２
導電層およびストッパ層６８ａのエッチング加工を行
う。ここでは、Ｃｌ2 およびＯ2 の混合ガスを使用した
ドライエッチング法を用いる。これにより、ストッパ層
（ＩｒＯ2 層）６８ｂ、ＩｒＯ2 層６０ａおよびＴｉＮ
層６２ａが加工され、上部電極に相当する積層構造が得
られる。
【００６７】続いて、この上部電極をエッチングマスク
に使用して、Ｆ系ガスを用いたドライエッチング法によ
り絶縁層５２ａを加工する。加工された絶縁層５２ｂの
パタンエッジ（側面）は、下地１２の上面に対して実質
的に垂直となる。この絶縁層５２ｂが強誘電体層５８ａ
の側壁として機能する。
に使用して、Ｆ系ガスを用いたドライエッチング法によ
り絶縁層５２ａを加工する。加工された絶縁層５２ｂの
パタンエッジ（側面）は、下地１２の上面に対して実質
的に垂直となる。この絶縁層５２ｂが強誘電体層５８ａ
の側壁として機能する。
【００６８】次に、上部電極をエッチングマスクに使用
して、Ｃｌ2 およびＯ2 の混合ガスを用いたドライエッ
チング法により第１導電層５０を加工する。加工された
第１導電層５０ａは下部電極として機能する。下部電極
を加工後、上部電極のＴｉＮ層６２ａは残しても良い
し、アンモニア過水によるウエットエッチングにより除
去しても良い。
して、Ｃｌ2 およびＯ2 の混合ガスを用いたドライエッ
チング法により第１導電層５０を加工する。加工された
第１導電層５０ａは下部電極として機能する。下部電極
を加工後、上部電極のＴｉＮ層６２ａは残しても良い
し、アンモニア過水によるウエットエッチングにより除
去しても良い。
【００６９】尚、ゾルゲル法等で形成したＳＢＴ膜に
は、通常、仮焼成と呼ばれる低温処理と、本焼成と呼ば
れる高温処理とを施して、強誘電特性を誘起させる。こ
の実施の形態では、仮焼成はゾルゲル法等でＳＢＴを塗
布した直後に行い、本焼成はＣＭＰによる研磨後に行っ
ている。しかし、仮焼成後に引き続き連続して本焼成を
行っても良い。
は、通常、仮焼成と呼ばれる低温処理と、本焼成と呼ば
れる高温処理とを施して、強誘電特性を誘起させる。こ
の実施の形態では、仮焼成はゾルゲル法等でＳＢＴを塗
布した直後に行い、本焼成はＣＭＰによる研磨後に行っ
ている。しかし、仮焼成後に引き続き連続して本焼成を
行っても良い。
【００７０】以上説明したように、この実施の形態の製
造方法によれば、絶縁層５２ａおよびストッパ層６８ａ
に形成した孔７４の形状で強誘電体層５８ａのパタンエ
ッジの形状が決まる。この孔７４の内壁面は、既知の加
工技術により基板に対して垂直に加工することが容易で
ある。従って、強誘電体層５８ａのパタンエッジも基板
に対して垂直にすることができる。また、絶縁層５２ｂ
のパタンエッジも、既知の加工技術により基板に対して
垂直に加工することが容易である。従って、容量素子の
占有面積が減少し、微細化が可能になる。
造方法によれば、絶縁層５２ａおよびストッパ層６８ａ
に形成した孔７４の形状で強誘電体層５８ａのパタンエ
ッジの形状が決まる。この孔７４の内壁面は、既知の加
工技術により基板に対して垂直に加工することが容易で
ある。従って、強誘電体層５８ａのパタンエッジも基板
に対して垂直にすることができる。また、絶縁層５２ｂ
のパタンエッジも、既知の加工技術により基板に対して
垂直に加工することが容易である。従って、容量素子の
占有面積が減少し、微細化が可能になる。
【００７１】さらに、この実施の形態の製造方法では、
ドライエッチングもしくはミリング等による強誘電体材
料の加工が不要であるから、パタンエッジにダメージが
入らない。従って、容量素子の微細化が可能になる。
ドライエッチングもしくはミリング等による強誘電体材
料の加工が不要であるから、パタンエッジにダメージが
入らない。従って、容量素子の微細化が可能になる。
【００７２】また、強誘電体材料のＣＭＰの加工ストッ
パとして研磨レートの遅いＩｒＯ2を用いたため、過剰
研磨の心配がない。
パとして研磨レートの遅いＩｒＯ2を用いたため、過剰
研磨の心配がない。
【００７３】また、ストッパ層６８ｂおよび第２導電層
としてのＩｒＯ2 層６０ａを同じ材料で形成してある。
上部電極は、ストッパ層６８ｂおよび第２導電層により
構成されるため、この上部電極の面積はより大きくな
る。従って、強誘電体層５８ａに均一な電界が印加され
やすくなり、特性が安定する。
としてのＩｒＯ2 層６０ａを同じ材料で形成してある。
上部電極は、ストッパ層６８ｂおよび第２導電層により
構成されるため、この上部電極の面積はより大きくな
る。従って、強誘電体層５８ａに均一な電界が印加され
やすくなり、特性が安定する。
【００７４】尚、ストッパ層６８（６８ａ、６８ｂ）の
材料は、ＩｒＯ2 に限らず、化学的機械研磨法により強
誘電体層の加工を行う際に、研磨レートが遅く、強誘電
体材料と反応しにくい導電材料であれば良い。例えば、
ストッパ層を、Ｉｒ層、ＩｒＯ2 層、Ｐｔ層、Ｒｕ層、
ＲｕＯ2 層、Ｌａ0.5 Ｓｒ0.5 ＣｏＯ3 層、ＳｒＲｕＯ
3 層およびＹＢａ2 Ｃｕ3 Ｏx （ｘは正の整数）層の中
から選ばれたいずれか１つの層の単層薄膜、あるいは、
これらから任意に選択した複数の層の積層薄膜で構成し
ても良い。
材料は、ＩｒＯ2 に限らず、化学的機械研磨法により強
誘電体層の加工を行う際に、研磨レートが遅く、強誘電
体材料と反応しにくい導電材料であれば良い。例えば、
ストッパ層を、Ｉｒ層、ＩｒＯ2 層、Ｐｔ層、Ｒｕ層、
ＲｕＯ2 層、Ｌａ0.5 Ｓｒ0.5 ＣｏＯ3 層、ＳｒＲｕＯ
3 層およびＹＢａ2 Ｃｕ3 Ｏx （ｘは正の整数）層の中
から選ばれたいずれか１つの層の単層薄膜、あるいは、
これらから任意に選択した複数の層の積層薄膜で構成し
ても良い。
【００７５】
【発明の効果】この発明の半導体記憶装置によれば、下
地の上に下部電極、強誘電体膜および上部電極の順に積
層した容量素子を具えており、下部電極および上部電極
の側面が強誘電体膜の側面より外側に位置しており、強
誘電体膜の側面が、下地の上面に対して実質的に垂直な
側面を有する側壁により被覆されていて、この側壁の側
面と下部電極および上部電極の側面とが実質的に同じ位
置にある。
地の上に下部電極、強誘電体膜および上部電極の順に積
層した容量素子を具えており、下部電極および上部電極
の側面が強誘電体膜の側面より外側に位置しており、強
誘電体膜の側面が、下地の上面に対して実質的に垂直な
側面を有する側壁により被覆されていて、この側壁の側
面と下部電極および上部電極の側面とが実質的に同じ位
置にある。
【００７６】このように、側壁の側面と下部電極および
上部電極の側面とが容量素子の側面を構成している。側
壁の側面は下地の上面に対して実質的に垂直であるか
ら、従来に比べると容量素子の占有面積が減少して、集
積度が向上する。従って、微細化に適している。
上部電極の側面とが容量素子の側面を構成している。側
壁の側面は下地の上面に対して実質的に垂直であるか
ら、従来に比べると容量素子の占有面積が減少して、集
積度が向上する。従って、微細化に適している。
【００７７】また、上部電極および下部電極の面積が強
誘電体膜の面積より大きいため、強誘電体膜に印加され
る電界が均一になりやすい。
誘電体膜の面積より大きいため、強誘電体膜に印加され
る電界が均一になりやすい。
【図１】第１の実施の形態の半導体記憶装置の構成を示
す図である。
す図である。
【図２】第１の実施の形態の製造工程を示す図である。
【図３】図２に続く、第１の実施の形態の製造工程を示
す図である。
す図である。
【図４】図３に続く、第１の実施の形態の製造工程を示
す図である。
す図である。
【図５】第２の実施の形態の製造工程を示す図である。
【図６】図５に続く、第２の実施の形態の製造工程を示
す図である。
す図である。
【図７】図６に続く、第２の実施の形態の製造工程を示
す図である。
す図である。
１０：容量素子 １２：下地 １２ａ：上面 １４，２４：層間絶縁膜 １６，３４，４８：配線 １８：表面保護層 ２０：Ｓｉ基板 ２２：ｐ- −Ｓｉ層 ２６：素子分離用酸化膜 ２８，３０：ｎ+ −Ｓｉ層 ３２：ゲート電極 ３６：下部電極 ３８：強誘電体膜 ４０：上部電極 ４２，６０，６０ａ：ＩｒＯ2 層 ４４，６２，６２ａ：ＴｉＮ層 ３６ａ，３８ａ，４０ａ，４６ａ：側面 ４６：側壁 ５０，５０ａ：第１導電層 ５２，５２ａ，５２ｂ：絶縁層 ５４：容量領域 ５６，７４：孔 ５８，５８ａ：強誘電体層 ６４：マスク ６６，７０，７０ａ：絶縁膜 ６８，６８ａ，６８ｂ：ストッパ層 ７２：開口
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 21/8247 29/788 29/792 Ｆターム(参考） 5F001 AA17 AD12 AG10 AG29 5F038 AC05 AC09 AC15 DF05 EZ14 EZ15 EZ17 5F083 AD21 AD48 AD49 FR02 JA14 JA38 JA40 JA43 JA45 JA56 MA06 MA17 MA20 PR03 PR06 PR23 PR33 PR40
Claims (7)
- 【請求項１】 下地の上に下部電極、強誘電体膜および
上部電極の順に積層した容量素子を具えており、 前記下部電極および上部電極の側面が前記強誘電体膜の
側面より外側に位置しており、 前記強誘電体膜の側面が、前記下地の上面に対して実質
的に垂直な側面を有する側壁により被覆されていて、 該側壁の側面と前記下部電極および上部電極の側面とが
実質的に同じ位置にあることを特徴とする半導体記憶装
置。 - 【請求項２】 下地の上に第１導電層を堆積する工程
と、 前記第１導電層の上面に絶縁層を堆積する工程と、 前記絶縁層の容量領域に、前記第１導電層の上面が露出
するような深さの孔を形成する工程と、 前記絶縁層の孔に強誘電体層を埋め込む工程と、 前記強誘電体層の上部を研磨し、該強誘電体層の上面の
高さを前記絶縁層の上面の高さに一致させる工程と、 前記絶縁層および強誘電体層の上面に第２導電層を堆積
する工程と、 前記第２導電層の上面の前記容量領域を含む位置に所定
パタンのマスクを形成する工程と、 前記マスクのパタンを前記第２導電層、絶縁層および第
１導電層に転写する工程とを含むことを特徴とする半導
体記憶装置の製造方法。 - 【請求項３】 下地の上に第１導電層を堆積する工程
と、 前記第１導電層の上面に絶縁層を堆積する工程と、 前記絶縁層の上面にストッパ層を堆積する工程と、 前記ストッパ層および絶縁層の容量領域に、前記第１導
電層の上面が露出するような深さの孔を形成する工程
と、 前記ストッパ層および絶縁層の孔に強誘電体層を埋め込
む工程と、 前記強誘電体層の上部を研磨し、該強誘電体層の上面の
高さを前記ストッパ層の上面の高さに一致させる工程
と、 前記ストッパ層および強誘電体層の上面に第２導電層を
堆積する工程と、 前記第２導電層の上面の前記容量領域を含む位置に所定
パタンのマスクを形成する工程と、 前記マスクのパタンを前記第２導電層、ストッパ層、絶
縁層および第１導電層に転写する工程とを含むことを特
徴とする半導体記憶装置の製造方法。 - 【請求項４】 請求項３に記載の半導体記憶装置の製造
方法において、 前記ストッパ層および第２導電層を同じ材料で形成する
ことを特徴とする半導体記憶装置の製造方法。 - 【請求項５】 請求項４に記載の半導体記憶装置の製造
方法において、 前記ストッパ層を、Ｉｒ層、ＩｒＯ2 層、Ｐｔ層、Ｒｕ
層、ＲｕＯ2 層、Ｌａ0.5 Ｓｒ0.5 ＣｏＯ3 層、ＳｒＲ
ｕＯ3 層およびＹＢａ2 Ｃｕ3 Ｏx （ｘは正の整数）層
の中から選ばれたいずれか１つの層の単層薄膜、あるい
は、これらから任意に選択した複数の層の積層薄膜で構
成してあることを特徴とする半導体記憶装置の製造方
法。 - 【請求項６】 請求項２または請求項３に記載の半導体
記憶装置の製造方法において、 前記強誘電体層の上部を研磨する工程を、化学的機械研
磨法により行うことを特徴とする半導体記憶装置の製造
方法。 - 【請求項７】 請求項２または請求項３に記載の半導体
記憶装置の製造方法において、 前記孔の深さに対する該孔の口径の比を１以上にするこ
とを特徴とする半導体記憶装置の製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP06941999A JP4282137B2 (ja) | 1999-03-16 | 1999-03-16 | 半導体記憶装置の製造方法 |
| US09/482,538 US6600185B1 (en) | 1999-03-10 | 2000-01-14 | Ferroelectric capacitor with dielectric lining, semiconductor memory device employing same, and fabrication methods thereof |
| US10/429,751 US6936478B2 (en) | 1999-03-10 | 2003-05-06 | Ferroelectric capacitor with dielectric lining, semiconductor memory device employing same, and fabrication methods thereof |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP06941999A JP4282137B2 (ja) | 1999-03-16 | 1999-03-16 | 半導体記憶装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000269443A true JP2000269443A (ja) | 2000-09-29 |
| JP4282137B2 JP4282137B2 (ja) | 2009-06-17 |
Family
ID=13402087
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP06941999A Expired - Fee Related JP4282137B2 (ja) | 1999-03-10 | 1999-03-16 | 半導体記憶装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4282137B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9321263B2 (en) | 2014-07-02 | 2016-04-26 | Ricoh Company, Ltd. | Electromechanical transducer, liquid droplet discharge head, and image forming apparatus |
-
1999
- 1999-03-16 JP JP06941999A patent/JP4282137B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9321263B2 (en) | 2014-07-02 | 2016-04-26 | Ricoh Company, Ltd. | Electromechanical transducer, liquid droplet discharge head, and image forming apparatus |
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| Publication number | Publication date |
|---|---|
| JP4282137B2 (ja) | 2009-06-17 |
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