JP3417790B2 - 強誘電体トランジスタおよびその製造方法 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、強誘電体を利用
した半導体記憶素子の構造およびその製造方法に関す
る。

【０００２】

【従来の技術】強誘電体の分極を利用した半導体記憶素
子には、大別して、１）トランジスタと強誘電体キャパ
シタとをＤＲＡＭ（Dynamic Random Access Memory）の
ように組み合わせるタイプと、２）トランジスタのゲー
ト電極領域に強誘電体を設けるタイプ（強誘電体トラン
ジスタと称する。）とがある。１）のタイプは、通常の
ＤＲＡＭにおけるキャパシタ部分の誘電体材料を強誘電
体材料に置き換えた構成である。従って、通常のＤＲＡ
Ｍ製造技術を用いて形成が可能である。２）のタイプ
は、メモリサイズが１つのトランジスタサイズとなるた
め、集積度の点で優れている。また、不揮発性のメモリ
装置を構成することができる。しかし、強誘電体とＳｉ
との間で相互拡散が発生してしまい、Ｓｉ（シリコン）
基板上に安定な強誘電体膜を形成するのが困難であると
いった問題がある。

【０００３】上記問題を解決する構造として、例えば、
文献「IEEE International Solid-State Circuits Conf
erence p68 1995」に開示されているように、ＭＦＭＩ
Ｓ構造（Metal Ferroelectric Metal Insulator Semico
nductor Structure ）のゲート電極を具えたＦＥＴ（電
界効果トランジスタ）が提案されている。この構造のＦ
ＥＴは、Ｓｉ基板上に強誘電体膜が直接形成されるので
はなく、ゲート絶縁膜（ＳｉＯ₂ 膜）上に下部電極を介
して強誘電体膜が形成される構造である。この構造によ
れば、Ｓｉ基板と強誘電体膜との間の相互拡散が生じな
いので、安定な強誘電体膜を形成することが可能であ
る。

【０００４】

【発明が解決しようとする課題】しかしながら、上述し
たＭＦＭＩＳＦＥＴによると、この構成のゲート電極
は、強誘電体とＳｉＯ₂ という２つのキャパシタが直列
に結合された構造となっている。従って、このゲート電
極にゲート電圧を印加しても、誘電率の大きな強誘電体
には十分な大きさの電圧が印加されず、強誘電体に安定
な分極状態が維持されないといった問題がある。

【０００５】また、製造時においては、ゲート絶縁膜、
下部電極、強誘電体膜および上部電極をドライエッチン
グで一度に加工することによりゲート電極を形成する。
従って、このとき、強誘電体膜の側部がエッチングに用
いるエッチングガス雰囲気中にさらされてしまうので、
強誘電体膜にダメージが与えられてしまうといった問題
がある。

【０００６】ドライエッチングにおいては、プラズマ中
で発生したエッチングガスのイオンが被エッチング材料
とガスとの化学的反応を引き起こす。このときのイオン
の入射エネルギは、その化学的反応を促進させるように
寄与する。そして、エッチング時には、被エッチング材
料の加工後の矩形性を高めるため、被エッチング材料側
にバイアスとしての電圧をかけることにより被エッチン
グ材料のエッチング表面に対してより垂直にイオンが引
き込まれるように工夫がなされている。しかしながら、
このように工夫がなされている場合であっても、被エッ
チング材料のエッチング表面としてではない別の材料の
表面にイオンが到達してしまう可能性はある。強誘電体
の特性は、原子の動きによって定められているので、こ
のようなイオンによる影響は深刻なものとなる。この場
合、トランジスタの特性が劣化してしまうおそれがあ
る。

【０００７】従って、従来より、上述した相互拡散の問
題を解消する構造を維持しつつも、強誘電体に十分な大
きさの電圧が印加されるような構造を有し、しかも、製
造時に強誘電体に対してエッチングダメージが与えられ
ない構造を有した強誘電体トランジスタの出現と、その
製造方法の出現とが望まれていた。

【０００８】

【課題を解決するための手段】そこで、この発明の強誘
電体トランジスタによれば、ゲート電極領域にゲート絶
縁膜、下部電極、強誘電体膜および上部電極が順次に積
層したゲート電極を具える強誘電体トランジスタにおい
て、前記強誘電体膜の前記下部電極との接合部分におけ
る面積をこの強誘電体膜の前記上部電極との接合部分に
おける面積に比べて小さくしてあることを特徴とする。

【０００９】このように、強誘電体膜の下部電極との接
合部分の面積（表面積）が、強誘電体膜の上部電極との
接合部分の面積に比べて、小さくなっている。従って、
強誘電体膜の下部電極との接合部分の面積が従来より小
さいので、強誘電体膜の電気的なキャパシタ容量が従来
より小さくなる。このため、従来より大きな電界が強誘
電体膜に印加されるようになる。従って、強誘電体膜に
抗電界より大きな電界をかけることが可能になり、よっ
て、強誘電体トランジスタの動作が安定する。また、こ
の構成によれば、強誘電体膜の材料の選択肢が広くな
る。

【００１０】さらに、この構成によれば、強誘電体膜の
上部電極との接合部分の面積と下部電極との接合部分の
面積との面積比を変えることにより、強誘電体膜を構成
する材料の組成変化等による特性変化に対して容易に対
応することができる。すなわち、この面積比を変化させ
ることにより、１つのウエハ面内で同時に形成される強
誘電体トランジスタにおける強誘電体の特性値分布や膜
厚分布等のバラツキに対して、自由度が増す。

【００１１】この発明の強誘電体トランジスタにおい
て、好ましくは、前記強誘電体膜の前記ゲート絶縁膜、
下部電極、強誘電体膜および上部電極の積層方向からみ
た断面の面積を、前記上部電極との接合部分から前記下
部電極との接合部分にゆくに従い小さくしてあるのが良
い。

【００１２】このように、ゲート電極を構成する各要素
の積層方向からみた強誘電体膜の断面の面積が、上部電
極との接合部分から下部電極との接合部分にゆくに従い
小さくなっている。従って、上述の積層方向に垂直な方
向からみた強誘電体膜の断面の一部は、逆メサ形状を呈
している。強誘電体膜がこのような形状となっているの
で、強誘電体膜の下部電極との接合部分における断面の
面積は上部電極との接合部分の断面の面積に比べて小さ
い。従って、強誘電体膜のキャパシタ容量を従来より小
さくすることができる。

【００１３】また、積層方向からみた断面の大きさを比
べると、下部電極側の強誘電体膜の断面の方が上部電極
の断面よりも小さくなっている。従って、上部電極をマ
スクとしたドライエッチングによりゲート電極の形成を
行ったとしても、上部電極の上面側から入射されるある
程度の指向性を有したイオンは、この上部電極の存在の
ために強誘電体膜の側面に到達することができない。よ
って、強誘電体膜の側面に到達するイオンの量を、実質
的にエッチングダメージが与えられない程度の量に減少
させることができる。

【００１４】次に、この発明の強誘電体トランジスタの
製造方法によれば、ゲート電極領域にゲート絶縁膜、下
部電極、強誘電体膜および上部電極が順次に積層したゲ
ート電極を具える強誘電体トランジスタを形成するに当
り、（ａ）下地の上に絶縁層および下部電極層を順次に
形成する工程と、（ｂ）前記下部電極層の前記ゲート電
極領域の上に、前記ゲート絶縁膜、下部電極、強誘電体
膜および上部電極の積層方向からみた断面の面積が前記
上部電極との接合部分から前記下部電極層との接合部分
にゆくに従い小さくなるように、前記強誘電体膜を形成
する工程と、（ｃ）前記強誘電体膜の上に前記上部電極
を形成する工程と、（ｄ）前記上部電極をマスクとして
前記下部電極層および前記絶縁層の加工を行うことによ
り前記下部電極および前記ゲート絶縁膜を形成する工程
とを含むことを特徴とする。

【００１５】このように、（ｂ）工程において、ゲート
電極を構成する各要素の積層方向からみた強誘電体膜の
断面が、後の（ｃ）工程で形成される上部電極との接合
部分から下部電極層との接合部分にゆくに従い小さくな
るように、この強誘電体膜が形成される。そして、例え
ば、（ｃ）工程で形成した上部電極をマスクとして
（ｄ）工程においてドライエッチングを行うことにより
ゲート電極の形成を行う。このようなセルフアラインの
手法を用いることによりゲート電極を形成でき、このと
き、強誘電体膜は上述したような形状であるから、上部
電極の上面側から入射されるある程度の指向性を有した
イオンは、この上部電極の存在のために強誘電体膜の側
面に到達することができない。よって、強誘電体膜の側
面に到達するイオンの量を、実質的にエッチングダメー
ジが与えられない程度の量に減少させることができる。

【００１６】この発明の強誘電体トランジスタの製造方
法において、好ましくは、前記（ｂ）ステップおよび
（ｃ）ステップは、（ｂ１）前記下部電極層の上にレジ
ストを成膜する工程と、（ｂ２）前記ゲート電極領域の
前記レジストに、前記レジストの上面から前記下部電極
層の上面にかけて開口面積が小さくなる凹部を形成する
工程と、（ｂ３）前記凹部に予備強誘電体膜を埋め込む
工程と、（ｂ４）前記予備強誘電体膜の上に予備電極層
を形成する工程と、（ｂ５）前記レジストを除去するこ
とにより残存した前記予備電極層を前記上部電極とする
工程と、（ｂ６）前記予備強誘電体膜に熱処理を施すこ
とにより前記強誘電体膜を形成する工程とを含むのが良
い。

【００１７】また、この発明の強誘電体トランジスタの
製造方法において、好ましくは、前記（ｂ４）工程に続
けて、（ｂ７）前記予備電極層の上にマスク層を形成す
る工程を含み、前記（ｂ５）工程に続けて、（ｂ８）前
記レジストを除去することにより残存した前記マスク層
をマスクとする工程を含み、前記（ｄ）工程の代りに、
（ｅ）前記マスクを用いて前記下部電極層および前記絶
縁層の加工を行うことにより前記下部電極および前記ゲ
ート絶縁膜を形成する工程を含むのが良い。

【００１８】一般に、上部電極の材料と下部電極層の材
料とが同じ場合がある。このような場合に上部電極をゲ
ート電極の形成のためのマスクとするとき、エッチング
除去される下部電極層の膜厚分だけ上部電極の膜厚を厚
くしておかなければならない。

【００１９】また、ドラインエッチングは、エッチング
ガスと被エッチング材料との間の化学反応によって揮発
性の物質（反応生成物）を生成することにより加工を行
う手法である。そのため、その反応生成物が揮発しきれ
ずに、エッチングチャンバ内や試料表面に再付着するこ
とがある。このように再付着した反応生成物を残渣と称
している。例えば塩素系反応生成物である残渣は、エッ
チング後に大気中の水分と反応して塩化水素（ＨＣｌ）
を形成することがある。このような場合、アルミニウム
配線の加工時に腐食等の問題が生じる。また、強誘電体
膜に残渣が付着することにより、強誘電体膜が電流のリ
ークパスとなり、強誘電体膜を介して上部電極および下
部電極間に電流が流れてしまうことがある。

【００２０】しかし、上述した製造方法によれば、（ｂ
７）および（ｂ８）工程で上部電極の上にマスクを形成
し、（ｅ）工程でこのマスクを用いたエッチングを行う
ことによりゲート電極を形成する。従って、マスク層の
材料と下部電極層の材料とを異なったものにすればよい
し、エッチング時に上部電極がマスクで保護されるの
で、上部電極に残渣が付着することがない。

【００２１】また、この発明の強誘電体トランジスタの
製造方法において、好ましくは、前記マスク層の材料を
ＳＯＧ（Spin On Glass ）とするのが良い。

【００２２】ＳＯＧとは、ケイ素化合物を有機溶剤に溶
かしたものをレジストのように試料上に塗布し、この後
に熱処理を加えた膜である。このＳＯＧをマスク層とし
て用いれば、適切なエッチングガスを選択することによ
って、異方性の高いエッチング加工を行うことが可能に
なる。

【００２３】また、この発明の強誘電体トランジスタの
製造方法において、好ましくは、前記（ｄ）工程の代り
に、（ｆ１）前記上部電極の上側に保護層を成膜する工
程と、（ｆ２）前記ゲート電極領域を除く前記保護層の
部分を除去して保護層パタンを形成する工程と、（ｆ
３）前記保護層パタンをマスクとして前記下部電極層お
よび前記絶縁層の加工を行うことにより前記下部電極お
よび前記ゲート絶縁膜を形成する工程とを含むのが良
い。

【００２４】ドライエッチングにおいては、上述したよ
うなイオンと共に、反応性の高い化学種であるラジカル
が発生する。このラジカルは、イオンとは異なり極性を
持たないため、指向性がなく方向の制御が困難である。

【００２５】このようなラジカルによる強誘電体膜のダ
メージを防ぐため、上述したように、（ｆ１）工程にお
いて上部電極の上側を覆うように保護層を成膜してお
き、（ｆ２）工程においてゲート電極領域を除く保護層
の部分を除去する。このとき、（ｆ２）工程における保
護層の加工は、強誘電体膜の側面が保護層パタンで覆わ
れるように行う。そして、この保護層パタンをマスクと
したエッチングによりゲート電極の形成を行うので、保
護層パタンにより強誘電体膜がラジカルから保護され
る。また、この方法によれば、同時に、エッチング残渣
等の付着を防ぐことができる。

【００２６】また、この発明の強誘電体トランジスタの
製造方法において、好ましくは、前記保護層の材料をＳ
ＯＧとするのが良い。

【００２７】

【発明の実施の形態】以下、この発明の実施の形態につ
き説明する。尚、図は、この発明が理解できる程度に、
形状、大きさおよび配置関係が概略的に示されている。
また、以下に記載する数値等の条件は単なる一例に過ぎ
ず、従って、この発明は、この実施の形態に何ら限定さ
れることがない。

【００２８】［第１の実施の形態］図１は、実施の形態
１のメモリセル構成を示す断面図である。尚、図１に示
す断面のハッチングを省略してある。

【００２９】図１に示すメモリセル構成のうち、強誘電
体トランジスタは、主として、下地１４およびゲート電
極２６の部分である。この図１に示す構成例の強誘電体
トランジスタは、下地１４のゲート電極領域２８の上
に、ゲート絶縁膜１８、下部電極２０、強誘電体膜２２
および上部電極２４が順次に積層したゲート電極２６を
具えている。

【００３０】以下、各構成につき順次に説明する。先
ず、下地１４は、ｎ型Ｓｉ基板１０の上にｐ型Ｓｉ層１
２が順次に積層した構造となっている。そして、ゲート
電極２６は、この下地１４のゲート電極領域２８の上に
設けられている。このゲート電極２６は、上述したよう
に、ゲート絶縁膜１８、下部電極２０、強誘電体膜２２
および上部電極２４が順次に積層した構造をしている。

【００３１】このうち、下部電極２０は、ゲート絶縁膜
１８としての酸化シリコン（ＳｉＯ₂ ）膜の上面に設け
られた多結晶シリコン（ｐｏｌｙ−Ｓｉ）膜と、このｐ
ｏｌｙ−Ｓｉ膜の上面に積層した酸化イリジウム（Ｉｒ
Ｏ₂ ）膜との２層構造となっている。しかし、これに限
らず、強誘電体膜を結晶化するときの熱処理に対して特
性の劣化が見られない材料であれば何でもよい。このよ
うな材料として、例えば、イリジウム（Ｉｒ）、ルテニ
ウム（Ｒｕ）、酸化ルテニウム（ＲｕＯ₂ ）または白金
（Ｐｔ）等が挙げられる。また、強誘電体膜２２の材料
としては、例えばＣ軸に配向したチタン酸ビスマス（Ｂ
ｉ₄ Ｔｉ₃ Ｏ₁₂）が用いられる。しかし、これに限るこ
となく、誘電率や残留分極の大きさが適切なものであれ
ば別の材料を用いてもよい。上部電極２４としては、例
えば、ＩｒＯ₂ 膜が用いられる。

【００３２】この構成例では、ゲート電極領域２８の両
側の領域であるソース電極領域３０およびドレイン電極
領域３２における下地１４（ｐ型Ｓｉ層１２）に、それ
ぞれ不純物拡散層３４がｎ型導電層として形成されてい
る。そして、これら不純物拡散層３４の上側には、ソー
ス電極およびドレイン電極としてのバリヤメタル３６が
それぞれ形成されている。さらに、これらバリヤメタル
３６にはビット線やソース線等の配線３８が電気的に接
続されている。

【００３３】尚、ゲート電極領域２８、ソース電極領域
３２およびドレイン電極領域３４を含むトランジスタ領
域（アクティブ領域）は、フィールド酸化膜１６として
のＳｉＯ₂ 膜により、他のトランジスタ領域から電気的
に隔離されている。

【００３４】また、ゲート電極２６を構成する上部電極
２４の上面は、配線４２と電気的に接続されている。配
線４２は、例えば、ワード線である。この配線４２は、
ゲート電極２６全体が覆われるように下地１４上に設け
られた層間絶縁膜４０の上に形成されている。そして、
この層間絶縁膜４０のゲート電極領域２８には、コンタ
クト孔が形成されており、配線４２はこのコンタクト孔
を介して上部電極２４に接続されている。配線４２と配
線３８とは、層間絶縁膜４０により電気的に分離されて
いる。

【００３５】そして、この構成例の強誘電体トランジス
タは、強誘電体膜２２の下部電極２０との接合部分４４
における面積を、強誘電体膜２２の上部電極２４との接
合部分４６における面積に比べて小さくしてある。

【００３６】図１に示す通り、ゲート電極２６を構成す
る強誘電体膜２２は、強誘電体膜２２のゲート絶縁膜１
８、下部電極２０、強誘電体膜２２および上部電極２４
の積層方向（図１の矢印ａで示す方向）からみた断面の
面積が、上部電極２４との接合部分４６から下部電極２
０との接合部分４４にゆくに従い小さくなっている。す
なわち、図１に示す強誘電体膜２２の断面は、逆メサ形
状を呈している。従って、強誘電体膜２２の下部電極２
０との接合部分４４の面積は、上部電極２４との接合部
分４６の面積に比べて小さい。このように強誘電体膜２
２が形成されているため、強誘電体膜２２のキャパシタ
容量を、従来のＭＦＭＩＳＦＥＴを構成している強誘電
体膜のキャパシタ容量より小さくできる。

【００３７】尚、この実施の形態では、ｐチャネル型の
トランジスタの構成例を示したが、例えば、ｐ型Ｓｉ層
１２をｎ型Ｓｉ層とし、また、不純物拡散層３４がｐ型
導電層となるように構成すれば、ｎチャネル型のトラン
ジスタを構成することができる。

【００３８】［第２の実施の形態］次に、第１の実施の
形態で説明した強誘電体トランジスタを形成する方法に
つき説明する。図２および図３は、実施の形態２のプロ
セスフローを示す工程図である。各工程図には、図１に
相当する断面を示してある。以下、（ａ）工程から
（ｄ）工程に従い、強誘電体トランジスタの製造方法に
つき順次に説明する。

【００３９】先ず、（ａ）下地の上に絶縁層および下部
電極層を順次に形成する工程につき説明する。

【００４０】最初に、ｎ型Ｓｉ基板４８の上にｐ型Ｓｉ
層５０を形成する。そして、通常の酸化技術によって、
フィールド酸化膜５２をＳｉＯ₂ 膜として形成する（図
２（Ａ））。そして、ｐ型Ｓｉ層５０の上面に、絶縁層
としてのＳｉＯ₂ 膜５４を形成する。続いて、ＳｉＯ₂
膜５４の上面に、下部電極層を形成する（図２
（Ｂ））。この下部電極層は、ＳｉＯ₂ 膜５４およびフ
ィールド酸化膜５２の上に成膜されたｐｏｌｙ−Ｓｉ膜
５６と、このｐｏｌｙ−Ｓｉ膜５６の上面に積層したＩ
ｒＯ₂ 膜５８とである。

【００４１】次に、（ｂ）下部電極層のゲート電極領域
の上に、ゲート絶縁膜、下部電極、強誘電体膜および上
部電極の積層方向からみた断面の面積が上部電極との接
合部分から下部電極層との接合部分にゆくに従い小さく
なるように、強誘電体膜を形成する工程と、（ｃ）強誘
電体膜の上に上部電極を形成する工程とにつき、（ｂ
１）工程から（ｂ５）工程に従い順次に説明する。

【００４２】先ず、（ｂ１）ｐｏｌｙ−Ｓｉ膜５６およ
びＩｒＯ₂ 膜５８で構成された下部電極層の上にレジス
ト６０を成膜する（図２（Ｃ））。そして、（ｂ２）ゲ
ート電極領域８６のレジスト６０に、レジスト６０の上
面から下部電極層の上面にかけて開口面積が小さくなる
凹部６２を形成する。レジスト６０には、例えば、文献
「J.Vac.Sci.Technol.B 13(6),Nov/Dec 1995 pp2725-27
28」に記載されている異なった２種類の現像溶液を用い
るリソグラフィ（このリソグラフィは、例えば既知のＴ
型ゲートの形成に用いられている。）方法により、凹部
６２が形成される。ここでいう開口面積とは、ゲート電
極の積層方向（図１のａ方向）からみた凹部６２の開口
の面積のことである。

【００４３】次に、（ｂ３）凹部６２に予備強誘電体膜
６４を埋め込む（図２（Ｄ））。この予備強誘電体膜６
４は、溶液に溶かした強誘電体材料を回転塗布して、そ
の後に、乾燥処理を施すことにより形成される。

【００４４】そして、この予備強誘電体膜６４の形成工
程に続き、次に、（ｂ４）予備強誘電体膜６４の上に予
備電極層６６を形成する。上部電極を形成するため、先
ず、予備電極層としてのＩｒＯ₂ 膜６６の成膜を行う。
この結果、レジスト６０および予備強誘電体膜６４の上
面に、ＩｒＯ₂ 膜６６が積層する（図２（Ｄ））。続い
て、（ｂ５）レジスト６０を除去することにより残存し
た予備電極層６６を上部電極とする。すなわち、レジス
ト６０を除去することにより、レジスト６０の上面に積
層していたＩｒＯ₂ 膜６６がリフトオフされ、予備強誘
電体膜６４の上面に積層したＩｒＯ₂ 膜６６が上部電極
６６ａとなる（図２（Ｅ））。

【００４５】また、（ｂ６）予備強誘電体膜６４に熱処
理を施すことにより強誘電体膜６４ａを形成する（図２
（Ｅ））。この熱処理は、予備強誘電体膜６４に含まれ
る有機成分を除去するための仮焼成と、結晶化のための
本焼成とをもって行う。ここでは、仮焼成を温度４００
℃の酸素雰囲気中で行い、本焼成を温度８００℃の酸素
雰囲気中で行っている。以上説明したようにして、上述
した形状の強誘電体膜６４ａと、この強誘電体膜６４ａ
の上に積層した上部電極６６ａとを形成することができ
る。

【００４６】そして、（ｄ）上部電極６６ａをマスクと
して、下部電極層としてのｐｏｌｙ−Ｓｉ膜５６および
ＩｒＯ₂ 膜５８と、絶縁層としてのＳｉＯ₂ 膜５４との
加工を行うことにより下部電極およびゲート絶縁膜を形
成する。

【００４７】先ず、上部電極６６ａをマスクとしたドラ
イエッチングを行う。このドライエッチングは、例えば
エッチングガスとしてＣｌ₂ 系ガス（Ｃｌ₂ ガスあるい
はＣｌ₂ ガスおよびＡｒガスの混合ガス）を用いること
により行う。この工程によって、上部電極６６ａの形状
がｐｏｌｙ−Ｓｉ膜５６、ＩｒＯ₂ 膜５８およびＳｉＯ
₂ 膜５４に転写され、それぞれ残存ｐｏｌｙ−Ｓｉ膜５
６ａ、残存ＩｒＯ₂ 膜５８ａおよびゲート絶縁膜５４ａ
となる。このうち、上述の残存ｐｏｌｙ−Ｓｉ膜５６ａ
および残存ＩｒＯ₂ 膜５８ａが下部電極になる（図３
（Ａ））。

【００４８】このように、上部電極６６ａを用いたセル
フアラインの手法により、ゲート絶縁膜５４ａ、ｐｏｌ
ｙ−Ｓｉ膜５６ａ、残存ＩｒＯ₂ 膜５８ａ、強誘電体膜
６４ａおよび上部電極６６ａが順次に積層したゲート電
極６８が形成される。ここで、強誘電体膜６４ａの形状
は上述した通りであるので、このゲート電極６８の形成
の際に行うドライエッチングによって、強誘電体膜６４
ａにダメージが与えられにくくなっている。従って、こ
の製造方法により形成した強誘電体トランジスタは、従
来のものに比べて、良好な特性を有することが期待でき
る。

【００４９】尚、以上説明した工程に続いて、ｐ型Ｓｉ
層１２のソース電極領域およびドレイン電極領域へ不純
物を注入し、不純物拡散層７０を形成する（図３
（Ｂ））。そして、不純物拡散層７０の上にバリヤメタ
ル７２を形成し、このバリヤメタル７２に接続されるよ
うにＡｌの配線７４を形成する。また、層間絶縁膜７６
の成膜を行う（図３（Ｃ））。そして、この層間絶縁膜
７６に配線用のコンタクト孔を形成し、そのコンタクト
孔を介して上部電極６６ａと接続されるように、層間絶
縁膜７６の上にＡｌの配線７８を形成する（図３
（Ｄ））。尚、図３（Ｄ）では、一部の構成要素の番号
を省略してある。

【００５０】［第３の実施の形態］次に、第１の実施の
形態で説明した強誘電体トランジスタを形成する別の方
法につき説明する。図４は、実施の形態３のプロセスフ
ローを示す工程図である。各工程図には、図１に相当す
る断面を示してある。尚、この実施の形態３のプロセス
フローは、実施の形態２のプロセスフローの（ｂ４）工
程に続けて（ｂ７）工程を行い、実施の形態２のプロセ
スフローの（ｂ５）工程に続けて（ｂ８）工程を行い、
実施の形態２のプロセスフローの（ｄ）工程の代わりに
（ｅ）工程を行うところに特色を有している。従って、
その他の工程は、実施の形態２のプロセスフローと同じ
であるから、この説明を省略している。

【００５１】先ず、上述した（ｂ４）工程が行われるこ
とにより、予備強誘電体膜６４の上に予備電極層として
のＩｒＯ₂ 膜６６が形成される（図２（Ｄ））。そし
て、次に、（ｂ７）予備電極層としてのＩｒＯ₂ 膜６６
の上にマスク層としてのＳＯＧ膜８０を形成する（図４
（Ａ））。このとき、ＳＯＧ膜８０の成膜を行うことに
よって、レジスト６０の上側にもＳＯＧ膜８０が形成さ
れる。

【００５２】次に、（ｂ５）レジスト６０を除去するこ
とにより残存した予備電極層を上部電極とする。そし
て、（ｂ８）レジスト６０を除去することにより残存し
たマスク層をマスクとする。つまり、この工程によっ
て、レジスト６０の上面に積層していたＩｒＯ₂ 膜６６
およびＳＯＧ膜８０がリフトオフされ、予備強誘電体膜
６４の上面に積層したＩｒＯ₂ 膜６６が上部電極６６ａ
となり、また、この上部電極６６ａの上面に残存したＳ
ＯＧ膜８０がマスク８０ａとなる（図４（Ｂ））。

【００５３】次に、（ｅ）マスク８０ａを用いて下部電
極層および絶縁層の加工を行うことにより下部電極およ
びゲート絶縁膜を形成する。ここでは、マスク８０ａを
用いたドライエッチングを行うことにより、マスク８０
ａの形状すなわち上部電極６６ａの形状を、下部電極層
としてのｐｏｌｙ−Ｓｉ膜５６およびＩｒＯ₂ 膜５８と
絶縁層としてのＳｉＯ₂ 膜５４とを加工する。この結
果、残存ｐｏｌｙ−Ｓｉ膜５６ａ、残存ＩｒＯ₂ 膜５８
ａおよびゲート絶縁膜５４ａが形成される（図４
（Ｃ））。

【００５４】このように、この実施の形態では、ゲート
電極の形成をＳＯＧからなるマスク８０ａを用いたドラ
イエッチングにより行う。上述した実施の形態２のプロ
セスフローでは、上部電極の材料と下部電極層の材料と
が同じ場合には、下部電極層の膜厚に相当する膜厚を上
部電極の膜厚として考慮しておかなければならない。し
かし、この実施の形態３のプロセスフローによれば、単
に、マスク８０ａの材料を下部電極層の材料と異なるも
のにしておけばよい。そして、下部電極層に対するエッ
チング選択性が高くなるように、エッチングガスを選択
すればよい。例えば、下部電極層がＲｕである場合、Ｓ
ＯＧはフッ素系ガス（ＣＨＦ₃ ガスやＣＦ₄ ガス）でエ
ッチングされるのに対し、ＲｕはＣｌ₂ およびＯ₂ の混
合ガスでエッチングされる。

【００５５】また、この第３の実施の形態のプロセスフ
ローでは、ゲート電極の形成時に、上部電極がマスクに
より保護される。従って、エッチングにより発生する残
渣が上部電極に付着することがない。従って、腐食等の
問題がない。

【００５６】［第４の実施の形態］次に、第１の実施の
形態で説明した強誘電体トランジスタを形成する別の方
法につき説明する。図５は、実施の形態４のプロセスフ
ローを示す工程図である。各工程図には、図１に相当す
る断面を示してある。尚、この実施の形態４のプロセス
フローは、実施の形態２のプロセスフローの（ｄ）工程
の代わりに、（ｆ１）工程、（ｆ２）工程および（ｆ
３）工程を行うところに特色を有している。従って、そ
の他の工程は、実施の形態２のプロセスフローと同じで
あるから、この説明を省略している。

【００５７】先ず、上述した（ｃ）工程が行われること
により、強誘電体膜６４ａの上に上部電極６６ａが形成
される（図２（Ｅ））。続いて、（ｆ１）上部電極６６
ａの上側に保護層８２を成膜する（図５（Ａ））。この
とき、強誘電体膜６４ａおよび上部電極６６ａが保護層
８２で覆われるようにしておく。

【００５８】次に、（ｆ２）ゲート電極領域８６を除く
保護層８２の部分を除去して保護層パタン８２ａを形成
する（図５（Ｂ））。そして、（ｆ３）保護層パタン８
２ａをマスクとして、下部電極層としてのｐｏｌｙ−Ｓ
ｉ膜５６およびＩｒＯ₂ 膜５８と、絶縁層としてのＳｉ
Ｏ₂ 膜５４との加工を行うことにより、下部電極および
ゲート絶縁膜を形成する（図５（Ｃ））。この工程によ
り、ゲート絶縁膜５４ａ、下部電極としての残存ｐｏｌ
ｙ−Ｓｉ膜５６ａと残存ＩｒＯ₂ 膜５８ａ、強誘電体膜
６４ａおよび上部電極６６ａをもって構成されたゲート
電極６８が形成される。

【００５９】このように、実施の形態３のプロセスフロ
ーによれば、ゲート電極の形成時に、強誘電体膜が保護
層パタン８２ａにより覆われているので、エッチングに
より発生するイオンによるダメージだけでなく、ラジカ
ルによるダメージをも防ぐことができる。

【００６０】

【発明の効果】この発明の強誘電体トランジスタによれ
ば、強誘電体膜の下部電極との接合部分の面積（表面
積）が、強誘電体膜の上部電極との接合部分の面積に比
べて、小さくなっている。従って、強誘電体膜の下部電
極との接合部分の面積が従来より小さいので、強誘電体
膜の電気的なキャパシタ容量が従来より小さくなる。こ
のため、従来より大きな電界が強誘電体膜に印加される
ようになる。従って、強誘電体膜に抗電界より大きな電
界をかけることが可能になり、よって、強誘電体トラン
ジスタの動作が安定する。また、この構成によれば、強
誘電体膜の材料の選択肢が広くなる。

【００６１】さらに、この構成によれば、強誘電体膜の
上部電極との接合部分の面積と下部電極との接合部分の
面積との面積比を変えることにより、強誘電体膜を構成
する材料の組成変化等による特性変化に対して容易に対
応することができる。すなわち、この面積比を変化させ
ることにより、１つのウエハ面内で同時に形成される強
誘電体トランジスタにおける強誘電体の特性値分布や膜
厚分布等のバラツキに対して、自由度が増す。

【００６２】また、この発明の強誘電体トランジスタに
よれば、ゲート電極を構成する各要素の積層方向からみ
た強誘電体膜の断面の面積が、上部電極との接合部分か
ら下部電極との接合部分にゆくに従い小さくなってい
る。従って、上述の積層方向に垂直な方向からみた強誘
電体膜の断面の一部は、逆メサ形状を呈している。強誘
電体膜がこのような形状となっているので、強誘電体膜
の下部電極との接合部分における断面の面積は上部電極
との接合部分の断面の面積に比べて小さい。従って、強
誘電体膜のキャパシタ容量を従来より小さくすることが
できる。

【００６３】また、積層方向からみた断面の大きさを比
べると、下部電極側の強誘電体膜の断面の方が上部電極
の断面よりも小さくなっている。従って、上部電極をマ
スクとしたドライエッチングによりゲート電極の形成を
行ったとしても、上部電極の上面側から入射されるある
程度の指向性を有したイオンは、この上部電極の存在の
ために強誘電体膜の側面に到達することができない。よ
って、強誘電体膜の側面に到達するイオンの量を、実質
的にエッチングダメージが与えられない程度の量に減少
させることができる。

【００６４】この発明の強誘電体トランジスタの製造方
法によれば、（ｂ）工程において、ゲート電極を構成す
る各要素の積層方向からみた強誘電体膜の断面が、後の
（ｃ）工程で形成される上部電極との接合部分から下部
電極層との接合部分にゆくに従い小さくなるように、こ
の強誘電体膜が形成される。そして、例えば、（ｃ）工
程で形成した上部電極をマスクとして（ｄ）工程におい
てドライエッチングを行うことによりゲート電極の形成
を行う。このようなセルフアラインの手法を用いること
によりゲート電極を形成でき、このとき、強誘電体膜は
上述したような形状であるから、上部電極の上面側から
入射されるある程度の指向性を有したイオンは、この上
部電極の存在のために強誘電体膜の側面に到達すること
ができない。よって、強誘電体膜の側面に到達するイオ
ンの量を、実質的にエッチングダメージが与えられない
程度の量に減少させることができる。

【００６５】また、この発明の強誘電体トランジスタの
製造方法において、好ましくは、（ｂ）ステップおよび
（ｃ）ステップは、（ｂ１）下部電極層の上にレジスト
を成膜する工程と、（ｂ２）ゲート電極領域のレジスト
に、レジストの上面から下部電極層の上面にかけて開口
面積が小さくなるような凹部を形成する工程と、（ｂ
３）凹部に予備強誘電体膜を埋め込む工程と、（ｂ４）
予備強誘電体膜の上に予備電極層を形成する工程と、
（ｂ５）レジストを除去することにより残存した予備電
極層を上部電極とする工程と、（ｂ６）予備強誘電体膜
に熱処理を施すことにより強誘電体膜を形成する工程と
を含むのが良い。

【００６６】そして、この発明の強誘電体トランジスタ
によれば、（ｂ４）工程に続けて、（ｂ７）予備電極層
の上にマスク層を形成する工程を含み、（ｂ５）工程に
続けて、（ｂ８）レジストを除去することにより残存し
たマスク層をマスクとする工程を含み、（ｄ）工程の代
りに、（ｅ）マスクを用いて下部電極層および絶縁層の
加工を行うことにより下部電極およびゲート絶縁膜を形
成する工程を含む。このように、（ｂ７）および（ｂ
８）工程で上部電極の上にマスクを形成し、（ｅ）工程
でこのマスクを用いたエッチングを行うことによりゲー
ト電極を形成する。従って、マスク層の材料と下部電極
層の材料とを異なるものにすればよいし、エッチング時
に上部電極がマスク層で保護されるので、上部電極に残
渣が付着することがない。

【００６７】また、この発明の強誘電体トランジスタの
製造方法によれば、（ｆ１）工程において上部電極の上
側を覆うように保護層を成膜しておき、（ｆ２）工程に
おいてゲート電極領域を除く保護層の部分を除去する。
このとき、（ｆ２）工程における保護層の加工は、強誘
電体膜の側面が保護層パタンで覆われるように行う。そ
して、この保護層パタンをマスクとしたエッチングによ
りゲート電極の形成を行うので、保護層パタンにより強
誘電体膜がラジカルから保護される。また、この方法に
よれば、同時に、エッチング残渣等の付着を防ぐことが
できる。

【図面の簡単な説明】

【図１】実施の形態のメモリセル構成を示す図である。

【図２】実施の形態２のプロセスフローを示す図であ
る。

【図３】図２に続く、実施の形態２のプロセスフローを
示す図である。

【図４】実施の形態３のプロセスフローを示す図であ
る。

【図５】実施の形態４のプロセスフローを示す図であ
る。

【符号の説明】

１０、４８：ｎ型Ｓｉ基板 １２、５０：ｐ型Ｓｉ層 １４：下地 １６、５２：フィールド酸化膜 １８、５４ａ：ゲート絶縁膜 ２０：下部電極 ２２、６４ａ：強誘電体膜 ２４、６６ａ：上部電極 ２６、６８：ゲート電極 ２８、８６：ゲート電極領域 ３０：ソース電極領域 ３２：ドレイン電極領域 ３４、７０：不純物拡散領域 ３６、７２：バリヤメタル ３８、４２、７４、７８：配線 ４０、７６：層間絶縁膜 ４４、４６：接合部分 ５４：ＳｉＯ₂ 膜 ５６：ｐｏｌｙ−Ｓｉ膜 ５６ａ：残存ｐｏｌｙ−Ｓｉ膜 ５８、６６：ＩｒＯ₂ 膜 ５８ａ：残存ＩｒＯ₂ 膜 ６０：レジスト ６２：凹部 ６４：予備強誘電体膜 ８０：ＳＯＧ膜 ８０ａ：マスク ８２：保護層 ８２ａ：保護層パタン

Claims (8)

(57)【特許請求の範囲】
1. 【請求項１】 ゲート電極領域にゲート絶縁膜、下部電
   極、強誘電体膜および上部電極が順次に積層したゲート
   電極を具える強誘電体トランジスタにおいて、 前記強誘電体膜の前記下部電極との接合部分における面
   積を該強誘電体膜の前記上部電極との接合部分における
   面積に比べて小さくしてあることを特徴とする強誘電体
   トランジスタ。
2. 【請求項２】 請求項１に記載の強誘電体トランジスタ
   において、 前記強誘電体膜の前記ゲート絶縁膜、下部電極、強誘電
   体膜および上部電極の積層方向からみた断面の面積を、
   前記上部電極との接合部分から前記下部電極との接合部
   分にゆくに従い小さくしてあることを特徴とする強誘電
   体トランジスタ。
3. 【請求項３】 ゲート電極領域にゲート絶縁膜、下部電
   極、強誘電体膜および上部電極が順次に積層したゲート
   電極を具える強誘電体トランジスタを形成するに当り、 （ａ）下地の上に絶縁層および下部電極層を順次に形成
   する工程と、 （ｂ）前記下部電極層の前記ゲート電極領域の上に、前
   記ゲート絶縁膜、下部電極、強誘電体膜および上部電極
   の積層方向からみた断面の面積が前記上部電極との接合
   部分から前記下部電極層との接合部分にゆくに従い小さ
   くなるように、強誘電体膜を形成する工程と、 （ｃ）前記強誘電体膜の上に前記上部電極を形成する工
   程と、 （ｄ）前記上部電極をマスクとして前記下部電極層およ
   び前記絶縁層の加工を行うことにより前記下部電極およ
   び前記ゲート絶縁膜を形成する工程とを含むことを特徴
   とする強誘電体トランジスタの製造方法。
4. 【請求項４】 請求項３に記載の強誘電体トランジスタ
   の製造方法において、 前記（ｂ）ステップおよび（ｃ）ステップは、 （ｂ１）前記下部電極層の上にレジストを成膜する工程
   と、 （ｂ２）前記ゲート電極領域の前記レジストに、前記レ
   ジストの上面から前記下部電極層の上面にかけて開口面
   積が小さくなる凹部を形成する工程と、 （ｂ３）前記凹部に予備強誘電体膜を埋め込む工程と、 （ｂ４）前記予備強誘電体膜の上に予備電極層を形成す
   る工程と、 （ｂ５）前記レジストを除去することにより残存した前
   記予備電極層を前記上部電極とする工程と、 （ｂ６）前記予備強誘電体膜に熱処理を施すことにより
   前記強誘電体膜を形成する工程とを含むことを特徴とす
   る強誘電体トランジスタの製造方法。
5. 【請求項５】 請求項４に記載の強誘電体トランジスタ
   の製造方法において、 前記（ｂ４）工程に続けて、（ｂ７）前記予備電極層の
   上にマスク層を形成する工程を含み、 前記（ｂ５）工程に続けて、（ｂ８）前記レジストを除
   去することにより残存した前記マスク層をマスクとする
   工程を含み、 前記（ｄ）工程の代りに、（ｅ）前記マスクを用いて前
   記下部電極層および前記絶縁層の加工を行うことにより
   前記下部電極および前記ゲート絶縁膜を形成する工程を
   含むことを特徴とする強誘電体トランジスタの製造方
   法。
6. 【請求項６】 請求項４に記載の強誘電体トランジスタ
   の製造方法において、前記マスク層の材料をＳＯＧとす
   ることを特徴とする強誘電体トランジスタの製造方法。
7. 【請求項７】 請求項３に記載の強誘電体トランジスタ
   の製造方法において、 前記（ｄ）工程の代りに、 （ｆ１）前記上部電極の上側に保護層を成膜する工程
   と、 （ｆ２）前記ゲート電極領域を除く前記保護層の部分を
   除去して保護層パタンを形成する工程と、 （ｆ３）前記保護層パタンをマスクとして前記下部電極
   層および前記絶縁層の加工を行うことにより前記下部電
   極および前記ゲート絶縁膜を形成する工程とを含むこと
   を特徴とする強誘電体トランジスタの製造方法。
8. 【請求項８】 請求項７に記載の強誘電体トランジスタ
   の製造方法において、前記保護層の材料をＳＯＧとする
   ことを特徴とする強誘電体トランジスタの製造方法。