KR100832683B1 - 반도체 장치의 제조 방법 - Google Patents

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Abstract

본원 발명은 강유전체 또는 고유전체의 캐패시터를 구비한 반도체 장치의 제조 방법에 관한 것으로, 캐패시터를 구성하는 막에 따른 최적의 에칭을 확보하는 것을 목적으로 한다. 반도체 기판(1)의 상방에 기초 절연막(10b)을 형성하고, 기초 절연막(10b) 상에 제1 도전막(15)을 형성하며, 제1 도전막(15) 상에 강유전체 재료와 고유전체 재료로 이루어지는 유전체막(16)을 형성하고, 유전체막(16) 상에 제2 도전막(17)을 형성하며, 브롬을 포함하는 제1 분위기 중에서 제2 도전막(17)을 선택적으로 에칭하여 캐패시터 상부 전극(17a)으로 하고, 염소를 포함하는 제2 분위기 중에서 유전체막(16)을 선택적으로 에칭하여 캐패시터 유전체막(16a)으로 하며, 브롬을 포함하는 제3 분위기 중에서 제1 도전막(15)을 선택적으로 에칭하여 캐패시터 하부 전극(15a)으로 하는 공정을 포함한다.
강유전체막, 에칭 레이트, 웨이퍼 스테이지 온도, 바이어스 파워, 소스 파워

Description

반도체 장치의 제조 방법{SEMICONDUCTOR DEVICE MANUFACTURING METHOD}
도 1의 (a), 도 1의 (b)는 종래의 캐패시터의 형성 공정을 도시하는 단면도.
도 2의 (a)∼도 2의 (c)는 본 발명의 실시예에 따른 반도체 장치의 형성 공정을 도시하는 단면도(그 1).
도 3의 (a)∼도 3의 (c)는 본 발명의 실시예에 따른 반도체 장치의 형성 공정을 도시하는 단면도(그 2).
도 4의 (a), 도 4의 (b)는 본 발명의 실시예에 따른 반도체 장치의 형성 공정을 도시하는 단면도(그 3).
도 5의 (a), 도 5의 (b)는 본 발명의 실시예에 따른 반도체 장치의 형성 공정을 도시하는 단면도(그 4).
도 6은 본 발명의 실시예에 따른 반도체 장치의 형성에 이용되는 에칭 장치의 일례를 도시하는 구성도.
도 7은 본 발명의 실시예에 따른 반도체 장치의 캐패시터용 전극에 사용되는 이리듐의 에칭 레이트와 스테이지 온도의 관계를 도시하는 도면.
도 8은 본 발명의 실시예에 따른 반도체 장치의 캐패시터를 HBr과 산소의 혼합 가스 플라즈마에 노출시킨 경우의 분극 전하량과 산소 농도의 관계를 도시하는 도면.
도 9는 본 발명의 실시예에 따른 반도체 장치의 캐패시터용 전극에 사용되는 이리듐막, 산화이리듐막 및 플라튬막과, 절연막으로서 사용되는 실리콘 산화막 각각을 HBr과 산소의 혼합 가스 플라즈마로 에칭한 경우의 에칭 레이트와 HBr 농도의 관계를 도시하는 도면.
도 10은 본 발명의 실시예에 따른 반도체 장치의 캐패시터용 전극에 사용되는 이리듐막, 산화이리듐막 및 플라튬막과, 절연막으로서 사용되는 실리콘 산화막 각각을 HBr과 산소의 혼합 가스 플라즈마로 에칭한 경우의 에칭 레이트와 바이어스 파워의 관계를 도시하는 도면.
도 11의 (a)∼도 11의 (d)는 본 발명의 실시예에 따른 반도체 장치의 캐패시터 하부 전극 형성에 사용되는 HBr-O2 혼합 가스 중의 O2의 농도의 변화에 따른 캐패시터 측면에서의 도전성 펜스의 부착 상태를 사진에 기초하여 나타낸 사시도.
도 12는 본 발명의 실시예에 따른 반도체 장치의 캐패시터 전극의 형성에 Cl2-O2 혼합 가스를 이용한 경우의 캐패시터의 단면도.
도 13은 본 발명의 실시예에 따른 반도체 장치의 캐패시터 전극의 형성에 HBr-O2 혼합 가스를 이용한 경우의 캐패시터의 단면도.
도 14는 본 발명의 실시예에 따른 반도체 장치의 캐패시터용 유전체막으로 되는 PZT막의 에칭에 HBr-Ar 혼합 가스를 이용한 경우에 있어서의 스테이지 온도와 에칭 레이트의 관계를 도시하는 도면.
도 15는 본 발명의 실시예에 따른 반도체 장치의 캐패시터에 사용되는 산화 이리듐막, PZT막, 플라튬막 각각을 HBr-Ar 혼합 가스로 에칭하는 경우의 바이어스 파워와 에칭 레이트의 관계를 도시하는 도면.
도 16은 본 발명의 실시예에 따른 반도체 장치의 캐패시터를 각종 가스 플라즈마에 노출시킨 경우의 분극 전하량과 처리 조건의 관계를 도시하는 도면.
도 17의 (a), 도 17의 (b)는 본 발명의 실시예에 따른 반도체 장치의 캐패시터를 구성하는 PZT막의 에칭 시의 온도를 변화시킨 경우의 PZT막의 에칭 측면에서의 에칭 생성물의 부착의 차이를 사진에 기초하여 나타낸 사시도.
도 18의 (a), 도 18의 (b)는 본 발명의 실시예에 따른 반도체 장치의 캐패시터를 구성하는 PZT막의 에칭 시의 압력을 변화시킨 경우의 PZT막의 에칭 측면에서의 에칭 생성물의 부착의 차이를 사진에 기초하여 나타낸 사시도.
도 19의 (a), 도 19의 (b)는 본 발명의 실시예에 따른 반도체 장치의 캐패시터를 구성하는 PZT막의 에칭 시의 염소 분압을 변화시킨 경우의 PZT막의 에칭 측면에서의 에칭 생성물의 부착의 차이를 사진에 기초하여 나타낸 사시도.
도 20의 (a), 도 20의 (b)는 본 발명의 실시예에 따른 반도체 장치의 캐패시터를 형성하기 위한 에칭 시의 웨이퍼 스테이지 온도의 차이에 의한 캐패시터 측면의 테이퍼각의 차이를 도시하는 단면도.
도 21은 본 발명의 실시예에 따른 반도체 장치의 캐패시터를 형성하기 위한 에칭 조건의 차이에 의한 캐패시터 누설 전류의 차를 도시하는 도면.
도 22의 (a), 도 22의 (b)는 본 발명의 실시예에 따른 반도체 장치의 다른 캐패시터의 형성 공정을 도시하는 단면도.
<도면의 주요 부분에 대한 부호의 설명>
1 : 실리콘(반도체) 기판
2 : 소자 분리 절연막
3 : 게이트 절연막
4a, 4b : 게이트 전극
5a, 5b, 5c : 불순물 확산 영역
6 : 측벽 스페이서
7 : 커버 절연막
8 : 층간 절연막
9 : 도전성 플러그
10 : 산화 방지 절연막
11a, 11b : 도전성 플러그
12 : Ir막
13 : PtO막
14 : Pt막
15 : 제1 도전막
15a : 하부 전극
16 : 강유전체막
16a : 유전체막
17 : 제2 도전막
17a : 상부 전극
18 : 하드 마스크
19 : 보호막
20 : 층간 절연막
21 : 도전성 플러그
22 : 층간 절연막
23 : 플러그
31 : 감압실
32 : 웨이퍼 스테이지
32a : 히터
32b : 정전 척(electrostatic chuck)
33 : 고주파 전원
34 : 방착판(adhesion prevention plate)
35 : 고주파 전원
36 : 안테나 코일
37 : 게이트 밸브
38 : 로드로크 챔버(load lock chamber)
40 : 가스 도입관
51a : 이리듐막
51b : 산화이리듐막
51c : 산화플라튬막
51d : 플라튬막
본 발명은 반도체 장치의 제조 방법에 관한 것으로, 보다 상세하게는, 강유전체 또는 고유전체를 이용하는 캐패시터를 구성하는 전극 재료의 에칭 공정을 갖는 반도체 장치의 제조 방법에 관한 것이다.
최근, 강유전체 캐패시터나 고유전체 캐패시터를 이용한 반도체 메모리가 유망시되고 있다. 예를 들면, 강유전체 캐패시터는 다음과 같은 공정에 의해 형성된다.
우선, 도 1의 (a)에 도시한 바와 같이, 절연막(101) 상에 제1 금속막(102), 강유전체막(103) 및 제2 금속막(104)을 순서대로 형성한 후에, 제2 금속막(104) 상에 캐패시터 형상의 레지스트 패턴(105)을 형성한다.
다음으로, 레지스트 패턴(105)을 마스크로 하여, 제2 금속막(104), 강유전체막(103), 제1 금속막(102)을 순서대로 에칭한다. 이 패터닝에 의해, 도 1의 (b)에 도시한 바와 같이, 제2 금속막(104)은 캐패시터(106)의 상부 전극(104a)으로 되고, 강유전체막(103)은 캐패시터(106)의 유전체막(103a)으로 되며, 제1 금속막(102)은 캐패시터(106)의 하부 전극(102a)으로 된다.
그런데, 제1 금속막(102), 제2 금속막(104)은, 각각 이리듐, 플라튬 등의 귀 금속이나 그 산화물로 구성되며, 또한 강유전체막(103)은 PZT계의 재료로 구성되기 때문에 상온에서의 화학 반응성이 부족하여, 이들의 패터닝 시에는, 제2 금속막(104), 강유전체막(103), 제1 금속막(102)을 주로 스퍼터 반응에 의해 연속하여 에칭하였다. 스퍼터 시의 에칭 가스로서는, 주로 아르곤과 같은 불활성 가스와 염소의 혼합 가스를 사용하였다.
아르곤과 염소를 이용하는 스퍼터에 의해 금속막을 에칭하면, 캐패시터(106)의 측면에 도전성이 강고한 측벽 데포지션(펜스)이 부착되게 된다.
따라서, 펜스의 형성을 억제하기 위해, 레지스트 패턴(105)의 측면을 후퇴시키는 에칭 조건으로 함으로써 캐패시터(106)의 측면의 경사 각도를 작게 하거나, 캐패시터(106)의 형상을 계단 형상으로 하는 등의 구조가 채용되고 있다.
그러나, 캐패시터 측면의 경사 각도를 작게 하는 것은, 캐패시터 면적이 커지기 때문에, 캐패시터를 갖는 반도체 장치의 미세화나 고집적화에 지장을 초래한다. 또한, 캐패시터를 형성하기 위한 에칭 시에는, 염소와 불활성 가스만으로는, 막에 따른 최적의 에칭 레이트를 확보할 수 없었다.
본 발명의 목적은, 캐패시터를 구성하는 막에 따른 최적의 에칭을 확보하는 반도체 장치의 제조 방법을 제공하는 것에 있다.
상기한 과제는, 반도체 기판의 상방에 기초 절연막을 형성하는 공정과, 상기 기초 절연막 상에 제1 도전막을 형성하는 공정과, 상기 제1 도전막 상에 강유전체 재료와 고유전체 재료로 이루어지는 유전체막을 형성하는 공정과, 상기 유전체막 상에 제2 도전막을 형성하는 공정과, 브롬을 포함하는 제1 분위기 중에서, 상기 제2 도전막을 선택적으로 에칭하여 상기 제2 도전막을 캐패시터 상부 전극으로 하는 공정과, 염소를 포함하는 제2 분위기 중에서, 상기 유전체막을 선택적으로 에칭하여 상기 유전체막을 캐패시터 유전체막으로 하는 공정과, 브롬을 포함하는 제3 분위기 중에서, 상기 제1 도전막을 선택적으로 에칭하여 상기 제1 도전막을 캐패시터 하부 전극으로 하는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법에 의해 해결된다.
상기한 과제는, 반도체 기판의 상방에 기초 절연막을 형성하는 공정과, 상기 기초 절연막 상에 제1 도전막을 형성하는 공정과, 상기 제1 도전막 상에 강유전체 재료와 고유전체 재료로 이루어지는 유전체막을 형성하는 공정과, 상기 유전체막 상에 제2 도전막을 형성하는 공정과, 제1 에칭 가스와 산소가 도입된 제1 분위기 중에서, 상기 제2 도전막을 선택적으로 에칭하여 상기 제2 도전막을 캐패시터 상부 전극으로 하는 공정과, 제2 에칭 가스가 도입된 제2 분위기 중에서, 상기 유전체막을 선택적으로 에칭하여 상기 유전체막을 캐패시터 유전체막으로 하는 공정과, 제3 에칭 가스와 산소가 도입된 제3 분위기 중에서, 상기 마스크로부터 노출되어 있는 상기 제1 도전막을 에칭하여 상기 제1 도전막을 캐패시터 하부 전극으로 하는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법에 의해 해결된다.
본 발명에 따르면, 캐패시터 전극을 구성하는 도전막을 패터닝을 위해 에칭할 때에 Br 함유 분위기 중에서 행하고, 캐패시터 유전체막을 구성하는 강유전체막 또는 고유전체막의 패터닝을 위해 에칭할 때에는 Cl 함유 분위기 중에서 행하고 있다.
이에 의해, 캐패시터 전극의 패턴은 그 측면이 기초 절연막에 대하여 수직에 가까운 형상으로 되어 반도체 디바이스의 고집적화에 기여하는 한편, 유전체막의 패턴은 막질 열화가 억제되어 캐패시터 특성의 열화도 방지된다.
또한, 캐패시터 전극을 구성하는 도전막을 패터닝을 위해 에칭할 때에 산소를 포함하는 에칭 분위기 중에서 행하고, 캐패시터 유전체막을 구성하는 강유전체막 또는 고유전체막을 패터닝을 위해 에칭할 때에는 산소 이외의 에칭 가스를 에칭 분위기 중에 도입하여 행하고 있다.
이에 의해, 캐패시터 전극의 에칭 시에 유전체막이 산화물인 경우에 유전체막의 열화가 억제되는 한편, 유전체막의 에칭 시의 에칭 레이트의 저하가 방지된다. 유전체막으로서는 예를 들면 PZT계의 산화물 절연막이 있다.
<실시예>
이하에 본 발명의 실시예를 도면에 기초하여 설명한다.
도 2∼도 5는 본 발명의 실시예에 따른 반도체 장치의 제조 공정을 도시하는 단면도이다.
우선, 도 2의 (a)에 도시한 단면 구조를 형성하기까지의 공정을 설명한다.
도 2의 (a)에 도시한 바와 같이, n형 또는 p형의 실리콘(반도체) 기판(1)의 트랜지스터 형성 영역의 주위에 포토리소그래피법에 의해 소자 분리용 홈을 형성한 후에, 소자 분리용 홈 내에 산화실리콘(SiO2)을 매립하여 소자 분리 절연막(2)을 형성한다. 이와 같은 구조의 소자 분리 절연막(2)은 STI(Shallow Trench Isolation)라고 불린다. 또한, LOCOS(Local Oxidation of Silicon)법에 의해 형성한 절연막을 소자 분리 절연막으로서 채용해도 된다.
계속해서, 실리콘 기판(1)의 트랜지스터 형성 영역에 p형 불순물을 도입하여 p웰(1a)을 형성한다. 또한, 실리콘 기판(1)의 트랜지스터 형성 영역 표면을 열산화하여, 게이트 절연막(3)으로 되는 실리콘 산화막을 형성한다.
다음으로, 실리콘 기판(1)의 상측 전면에 비정질 또는 다결정의 실리콘막 및 텅스텐 실리사이드막을 순차적으로 형성하고, 이들의 실리콘막 및 텅스텐 실리사이드막을 포토리소그래피법에 의해 패터닝하여, 게이트 전극(4a, 4b)을 형성한다.
또한, 하나의 p웰(1a) 상에는 2개의 게이트 전극(4a, 4b)이 병렬로 형성되고, 이들 게이트 전극(4a, 4b)은 워드선의 일부를 구성한다. 게이트 전극(4a, 4b)의 폭은 예를 들면 0.18㎛이다.
다음으로, p웰(1a) 내 게이트 전극(4a, 4b)의 양측에 n형 불순물을 이온 주입하여 소스/드레인으로 되는 제1∼제3 n형 불순물 확산 영역(5a∼5c)을 형성한다.
또한, CVD법에 의해 절연막, 예를 들면 산화실리콘(SiO2)막을 실리콘 기판(1)의 전면에 형성한 후에, 그 절연막을 에치백하여 게이트 전극(4a, 4b)의 양측 부분에 절연성의 측벽 스페이서(6)로서 남긴다.
계속해서, 게이트 전극(4a, 4b)과 측벽 스페이서(6)를 마스크로 사용하여, 제1∼제3 n형 불순물 확산 영역(5a∼5c)에 다시 n형 불순물을 이온 주입함으로써, 제1∼제3 n형 불순물 확산 영역(5a∼5c)을 LDD(lightly doped drain) 구조로 한다.
또한, 하나의 트랜지스터 형성 영역에서의 2개의 게이트 전극(4a, 4b) 사이의 제1 n형 불순물 확산 영역(5a)은 비트선에 전기적으로 접속되며, 트랜지스터 형성 영역의 양 단측의 제2, 제3 n형 불순물 확산 영역(5b, 5c)은 캐패시터의 하부 전극에 전기적으로 접속된다.
이상의 공정에 의해, p웰(1a)에는 게이트 전극(4a, 4b)과 LDD 구조의 n형 불순물 확산층(5a∼5c)을 갖는 2개의 MOS 트랜지스터 T1, T2가 형성된다.
다음으로, MOS 트랜지스터 T1, T2를 피복하는 커버 절연막(7)으로서 약 200㎚ 두께의 산질화실리콘(SiON)막을 플라즈마 CVD법에 의해 실리콘 기판(1)의 전면에 형성한다. 그 후, TEOS(tetraethylorthosilicate) 가스를 이용하는 플라즈마 CVD법에 의해, 막 두께 1.0㎛ 정도의 산화실리콘(SiO2)을 제1 층간 절연막(8)으로서 커버막(7) 상에 형성한다.
계속해서, 제1 층간 절연막(8)의 치밀화 처리로서, 예를 들면 상압의 질소 분위기 중에서 제1 층간 절연막(8)을 700℃의 온도로 30분간 열처리한다. 그 후에, 제1 층간 절연막(8)의 상면을 화학 기계 연마(CMP)법에 의해 평탄화한다.
다음으로, 도 2의 (b)에 도시한 구조를 형성하기까지의 공정을 설명한다.
우선, 포토리소그래피법에 의해 커버 절연막(7)과 제1 층간 절연막(8)을 패터닝하여, 제1 불순물 확산 영역(5a)에 도달하는 깊이의 제1 컨택트홀(8a)을 형성 한다. 그 후, 제1 층간 절연막(8) 상면과 컨택트홀(8a) 내면에, 글루막으로서 막 두께 30㎚의 티탄(Ti)막과 막 두께 50㎚의 질화티탄(TiN)막을 스퍼터법에 의해 순서대로 형성한다. 또한, WF6을 이용하는 CVD법에 의해 텅스텐(W)막을 TiN막 상에 성장시켜 제1 컨택트홀(8a) 내를 완전하게 매립한다.
계속해서, W막, TiN막 및 Ti막을 CMP법에 의해 연마하여 제1 층간 절연막(8)의 상면 상에서 제거한다. 제1 컨택트홀(8a) 내에 남겨진 텅스텐막, TiN막 및 Ti막은 제1 도전성 플러그(9)로서 사용된다.
그 후에, 도 2의 (c)에 도시한 바와 같이, 제1 층간 절연막(8) 상과 제1 도전성 플러그(9) 상에, 막 두께 100㎚의 질화실리콘(Si3N4)으로 이루어지는 산화 방지막(10a)과 막 두께 100㎚의 SiO2로 이루어지는 기초 절연막(10b)을 플라즈마 CVD법에 의해 순서대로 형성한다. 그 SiO2막은 TEOS를 이용하여 플라즈마 CVD에 의해 성장된다. 산화 방지 절연막(10a)은, 이후의 어닐링 등에 의한 열처리 시에 플러그(9)가 이상 산화되어 컨택트 불량을 일으키지 않도록 하기 위해서 형성되며, 그 막 두께를 예를 들면 70㎚ 이상으로 하는 것이 바람직하다.
다음으로, 레지스트 패턴(도시 생략)을 이용하여, 도 3의 (a)에 도시한 바와 같이 산화 방지 절연막(10a), 기초 절연막(10b) 및 제1 층간 절연막(8)을 에칭함으로써, 제2 및 제3 불순물 확산 영역(5b, 5c) 상에 제2 및 제3 컨택트홀(8b, 8c)을 형성한다.
또한, 기초 절연막(10b) 상면과 제2, 제3 컨택트홀(8b, 8c) 내면에, 글루막 으로서 막 두께 30㎚의 Ti막과 막 두께 50㎚의 TiN막을 스퍼터법에 의해 순서대로 형성한다. 또한, CVD법에 의해 W막을 TiN막 상에 성장시켜 제2, 제3 컨택트홀(8b, 8c) 내를 완전하게 매립한다.
계속해서, 도 3의 (b)에 도시한 바와 같이, W막, TiN막 및 Ti막을 CMP법에 의해 연마하여 기초 절연막(10b)의 상면 상에서 제거한다. 이에 의해 제2, 제3 컨택트홀(8b, 8c) 내에 남겨진 텅스텐막, TiN막 및 Ti막을 각각 제2, 제3 도전성 플러그(11a, 11b)로 한다.
다음으로, 도 3의 (c)에 도시한 구조를 형성하기까지의 공정을 설명한다.
우선, 제2, 제3 도전성 플러그(11a, 11b) 상과 기초 절연막(10b) 상에, 예를 들면 막 두께 200㎚의 이리듐(Ir)막(12)을 스퍼터법에 의해 형성한다. 또한, 이리듐막(12) 상에, 예를 들면 막 두께 23㎚의 산화플라튬(PtO)막(13)을 스퍼터법에 의해 형성한다. 계속해서, 산화플라튬막(13) 상에, 예를 들면 막 두께 50㎚의 플라튬(Pt)막(14)을 스퍼터법에 의해 형성한다.
이들 Ir막(12), PtO막(13) 및 Pt막(14)을 다층 구조의 제1 도전막(15)으로 한다. 또한, 제1 도전막(15)을 형성하기 전 또는 후에 예를 들면 막 박리 방지를 위해 기초 절연막(10b)을 어닐링한다. 어닐링 방법으로서, 예를 들면, 아르곤 분위기 중에서 600∼750℃로 가열하는 RTA(rapid thermal annealing)를 채용한다.
다음으로, 제1 도전막(15) 상에, 강유전체막(16)으로서 예를 들면 막 두께 100㎚의 PZT막을 스퍼터법에 의해 형성한다. 강유전체막(16)의 형성 방법은, 그 외에, MOD(metal organic deposition)법, MOCVD(유기 금속 CVD)법, 졸·겔법 등이 있다. 또한, 강유전체막(16)의 재료로서는, PZT 외에, PLCSZT, PLZT와 같은 다른 PZT계 재료나, SrBi2Ta2O9, SrBi2(Ta, Nb)2O9 등의 Bi층 형상 구조 화합물 재료, 그 밖의 금속 산화물 강유전체이어도 된다.
계속해서, 산소 분위기 중에서 강유전체막(16)을 어닐링에 의해 결정화한다. 어닐링으로서, 예를 들면 아르곤과 산소의 혼합 가스 분위기 중에서 기판 온도 600℃, 시간 90초의 조건을 제1 단계, 산소 분위기 중에서 기판 온도 750℃, 시간 60초의 조건을 제2 단계로 하는 2단계의 RTA 처리를 채용한다.
또한, 강유전체막(16) 상에, 제2 도전막(17)으로서 예를 들면 막 두께 200㎚의 산화이리듐(IrO2)을 스퍼터법에 의해 형성한다. 산화이리듐막의 성장 조건은, 스퍼터 파워를 1㎾로 하고, 성장 분위기 중에 아르곤과 산소를 각각 흘린다.
이 후에, 제2 도전막(17) 상에, 하드 마스크(18)로서 TiN막(18a)과 SiO2막(18b)을 순서대로 형성한다. SiO2막(18b)은 소스로서 TEOS를 이용하는 플라즈마 CVD법에 의해 형성된다. 그 하드 마스크(18)는, 포토리소그래피법에 의해 제2 및 제3 도전성 플러그(11a, 11b)의 상방에 캐패시터 평면 형상으로 되도록 패터닝된다.
다음으로, 도 4의 (a)에 도시한 바와 같이, 하드 마스크(18)로 피복되지 않은 영역의 제2 도전막(17), 강유전체막(16), 제1 도전막(15)을 순차적으로 에칭한다. 이 경우, 강유전체막(16)은, 염소와 아르곤을 포함하는 분위기 중에서 스퍼터 반응에 의해 에칭된다. 또한, 제2 도전막(17)과 제1 도전막(15)은, 브롬(Br2) 도입 분위기 중, 또는 Br을 포함하는 분위기 중, 또는 HBr과 산소만을 도입한 분위기 중에서 스퍼터 반응에 의해 에칭된다.
이상에 의해, 산화 방지 절연막(10a) 상에는, 제1 도전막(15)으로 이루어지는 캐패시터 Q의 하부 전극(15a)과, 강유전체막(16)으로 이루어지는 캐패시터 Q의 유전체막(16a)과, 제2 도전막(17)으로 이루어지는 캐패시터 Q의 상부 전극(17a)이 형성된다. 그리고, 하나의 트랜지스터 형성 영역에서, 하나의 하부 전극(15a)은 제2 도전성 플러그(11a)를 통해 제2 불순물 확산 영역(5b)에 전기적으로 접속되며, 또한 다른 하부 전극(15a)은 제3 도전성 플러그(11b)를 통해 제3 불순물 확산 영역(5c)에 전기적으로 접속된다.
그 후에, 하드 마스크(18)를 제거한다. 이 경우, 하드 마스크(18)를 구성하는 산화실리콘막의 제거에는 산화막 에칭제를 사용하고, 또한 TiN막의 제거에는 다운플로우 애셔(asher)를 이용하는 드라이 처리나 또는 과산화 암모니아를 사용하는 웨트 처리에 의한다.
계속해서, 에칭에 의한 강유전체막(16)의 손상을 회복하기 위해, 회복 어닐링을 행한다. 이 경우의 회복 어닐링은, 예를 들면, 기판 온도 650℃, 60분간의 조건으로 산소 분위기 중에서 행해진다.
다음으로, 도 4의 (b)에 도시한 바와 같이, 캐패시터 Q를 피복하는 보호막(19)으로서 막 두께 50㎚의 알루미나를 스퍼터에 의해 기초 절연막(10b) 상에 형성한 후에, 산소 분위기 중에서 650℃로 60분간의 조건으로 캐패시터 Q를 어닐링한다. 이 보호막(19)은 프로세스 손상으로부터 캐패시터 Q를 보호하는 것이 다.
그 후, TEOS 가스를 이용하는 플라즈마 CVD법에 의해, 제2 층간 절연막(20)으로서 막 두께 1.0㎛ 정도의 산화실리콘(SiO2)을 보호막(19) 상에 형성한다. 또한, 제2 층간 절연막(20)의 상면을 CMP법에 의해 평탄화한다. 이 예에서는, CMP 후의 제2 층간 절연막(20)의 잔류 막 두께는, 캐패시터 Q의 상부 전극(17a) 상에서 300㎚ 정도로 한다.
다음으로, 레지스트 마스크(도시 생략)를 이용하여, 도 5의 (a)에 도시한 바와 같이, 제2 층간 절연막(20), 보호막(19), 산화 방지 절연막(10a) 및 기초 절연막(10b)을 에칭함으로써 제1 도전 플러그(9) 상에 홀(20a)을 형성한다.
또한, 홀(20a) 내와 제2 층간 절연막(20) 상에, 글루막으로서 막 두께 30㎚의 Ti막과 막 두께 50㎚의 TiN막을 스퍼터법에 의해 순서대로 형성한다. 또한, CVD법에 의해 W막을 글루층 상에 성장시킴과 함께 홀(20a) 내를 완전하게 매립한다.
계속해서, W막, TiN막 및 Ti막을 CMP법에 의해 연마하여 제2 층간 절연막(20)의 상면 상에서 제거한다. 그리고, 홀(20a) 내에 남겨진 텅스텐막 및 글루층을, 제4 도전성 플러그(21)로 한다. 이 제4 도전성 플러그(21)는, 제1 도전성 플러그(9)를 통해 제1 불순물 확산 영역(5a)에 전기적으로 접속된다.
다음으로, 도 5의 (b)에 도시한 구조를 형성하기까지의 공정을 설명한다.
우선, 제4 도전성 플러그(21) 상과 제2 층간 절연막(20) 상에, 제2 산화 방 지막(도시 생략)으로서 SiON막을 CVD법에 의해 형성한다. 또한, 제2 산화 방지막과 제2 층간 절연막(20)을 포토리소그래피법에 의해 패터닝하여 캐패시터 Q의 상부 전극(17a) 상에 컨택트홀(20b)을 형성한다.
컨택트홀(20b)을 형성함으로써 손상을 받은 캐패시터 Q는 어닐링에 의해 회복된다. 그 어닐링은, 예를 들면 산소 분위기 중에서 기판 온도를 550℃로 하여 60분간 행해진다.
그 후에, 제2 층간 절연막(20) 상에 형성된 산화 방지막을 에치백에 의해 제거함과 함께, 제4 도전성 플러그(21)의 표면을 노출시킨다.
다음으로, 캐패시터 Q의 상부 전극(17a) 상의 컨택트홀(20b) 내와 제2 층간 절연막(20) 상에 다층 금속막을 형성한다. 그 후에, 다층 금속막을 패터닝함으로써, 컨택트홀(20b)을 통해 상부 전극(17a)에 접속되는 1층째 금속 배선(21a)과 제4 도전성 플러그(21)에 접속되는 도전성 패드(21b)를 형성한다. 그 다층 금속막으로서, 예를 들면, 막 두께 60㎚의 Ti, 막 두께 30㎚의 TiN, 막 두께 400㎚의 Al-Cu, 막 두께 5㎚의 Ti, 및 막 두께 70㎚의 TiN을 순서대로 형성한 구조를 채용한다.
또한, 다층 금속막의 패터닝 방법으로서는, 다층 금속막 상에 반사 방지막(도시 생략)을 형성하고, 다시 반사 방지막 상에 레지스트를 도포한 후에, 레지스트를 노광, 현상하여 배선 형상 등의 레지스트 패턴을 형성하고, 그 레지스터 패턴을 이용하여 반사 방지막과 다층 금속막을 에칭하는 방법을 채용한다. 또한, 다층 금속막의 패터닝 후에는, 반사 방지막을 제거해도 되고, 그 상태 그대로 남겨 두어도 된다.
또한, 제2 층간 절연막(20), 1층째 금속 배선(21a) 및 도전성 패드(21b) 상에 제3 층간 절연막(22)을 형성한다. 계속해서, 제3 층간 절연막(22)을 패터닝하여 도전성 패드(21b) 상에 홀(22a)을 형성하고, 그 홀(22a) 내에 아래로부터 순서대로 TiN막 및 W막으로 이루어지는 제5 도전성 플러그(23)를 형성한다. 그 후에, 특별히 도시하지 않지만, 비트선을 포함하는 2층째 배선을 제3 층간 절연막(22) 상에 형성한다. 그 비트선은, 제5 도전성 플러그(23), 도전성 패드(21b), 제4 도전성 플러그(21) 및 제1 도전성 플러그(9)를 통해 제1 불순물 확산 영역(5a)에 전기적으로 접속된다. 그에 이어서, 2층째 배선층을 피복하는 절연막 등이 형성되지만, 그 상세는 생략한다.
이상의 공정은 FeRAM의 메모리 셀 영역의 형성 공정이다.
다음으로, 캐패시터로 되는 제1 도전막(15), 강유전체막(16) 및 제2 도전막(17)의 에칭에 대하여 상세히 설명한다.
제1 도전막(15), 강유전체막(16), 제2 도전막(17) 중 에칭에 의해 노출되는 측면(에칭 측면)을 기초 절연막(10b)의 상면에 대하여 수직에 가깝게 하기 위해서는, 에칭 가스와 피에칭 재료의 화학 반응성을 높이는 것이 유효하다.
플라즈마 중에서 에칭 가스와 피에칭 재료가 화학 반응을 일으켜 휘발성의 물질을 생성하여 배기됨으로써 피에칭 재료가 에칭된다. 휘발성의 반응 생성물은 에칭 측면에 부착되지 않고 배기되기 때문에 수직에 가까운 에칭 형상이 얻어진다.
한편, 스퍼터 작용을 이용하는 에칭에 의하면, 에칭 생성물이 에칭 측면에 부착되고 그것이 마스크로 되기 때문에 에칭 측면을 수직 형상으로 하기 어렵다. 또한, 수직에 가까운 형상으로 하고자 하면, 에칭 측면에 도전성의 데포지션물(펜스)이 형성되어 캐패시터의 특성을 현저하게 저하시키게 된다.
따라서, 강유전체 재료막이나 전극 재료막을 수직에 가까운 형상으로 펜스를 형성시키지 않고서 에칭하기 위해서는, 웨이퍼 스테이지를 고온으로 하는 등의 방법에 의해 에칭 가스와 피에칭 재료의 화학 반응성을 높이는 것이 중요하다. 웨이퍼 스테이지를 고온으로 하는 경우, 포토레지스트는 내열성이 부족하기 때문에 마스크 재료로서는 포토레지스트 이외의 재료를 사용할 필요가 있다.
우선, 캐패시터를 구성하는 막의 패터닝에 사용되는 에칭 장치를 도 6에 기초하여 설명한다.
도 6에 도시한 장치는 ICP 플라즈마 에칭 장치이다.
도 6에서, 감압실(31) 내에는 웨이퍼 스테이지(32)가 배치되어 있다. 그 웨이퍼 스테이지(32)는, 히터(32a) 상에 정전 척(32b)을 탑재한 구조를 갖고, 그 정전 척(32b)에는 제1 고주파 전원(33)이 접속되어 있다.
또한, 감압실(31) 내에는, 웨이퍼 스테이지(32)를 둘러싸는 대략 원통 형상의 방착판(防着板)(34)이 배치되며, 그 방착판(34)의 상부는 석영판(34a)에 의해 막혀져 있다. 또한, 석영판(34a) 상에는, 제2 고주파 전원(35)이 인가되는 안테나 코일(36)이 부착되어 있고, 안테나 코일(36)에 고주파 전력을 인가함으로써 방착판(34) 내에서 플라즈마가 발생된다. 그와 같은 방착판(34)과 석영판(34a)으로 둘러싸인 에칭 분위기 내에는 가스 도입관(40)이 접속되어 있고, 도 3의 (c)와 도 4의 (a)에 도시한 바와 같은 에칭 공정에서, 제1 도전막(15), 강유전체막(16), 제2 도전막(17)의 각각의 에칭에 적합한 가스가 도입된다. 또한, 제1 도전막(15), 제2 도전막(17)을 구성하는 재료로서는, 화학적으로 안정된 Ir, Pt 등의 귀금속이나 그 산화물 등이 이용되고 있다.
또한, 감압실(31)에는 배기관(31a)이 접속되고, 또한 방착판(34) 내 배기관(31a)에 가까운 부분에는 개구(34b)가 형성되어 있다. 감압실(31)에는 게이트 밸브(37)를 통해 로드로크 챔버(38)가 인접되어 있다. 그리고, 방착판(34) 내 로드로크 챔버(38)에 가까운 부분에는, 셔터(34c)에 의해 개폐되는 웨이퍼 반송구(34d)가 형성되어 있다.
다음으로, 그와 같은 에칭 장치를 사용하여 전극 재료막, 강유전체막을 에칭하는 것에 대하여 설명한다.
(전극 재료막의 에칭)
우선, 전극 재료가 되는 이리듐(Ir)막을 에칭하여 에칭 레이트와 온도의 관계를 조사하였다. 그 에칭 조건은, 에칭 분위기의 압력을 0.5㎩로 하고, 제2 고주파 전원(35)으로부터 안테나 코일(36)로의 소스 파워를 800watt로 하며, 제1 고주파 전원(33)으로부터의 바이어스 파워를 300watt로 하여, 웨이퍼 스테이지(32)의 온도를 250℃∼400℃까지 변화시켰다.
도 7에는, 할로겐을 포함한 가스, 즉, HBr과 Ar의 혼합 가스, SF6과 Ar의 혼합 가스 및 Cl2와 Ar의 혼합 가스의 각각에 의한 Ir막의 에칭 레이트와 그 스테이지 온도 의존성을 도시한다.
HBr과 SF6에 대해서는 에칭 레이트의 온도 의존성이 있었지만, Cl2에 대해서는 에칭 레이트의 온도 의존성은 없었다. 이에 의해 Cl2에 대해서는 웨이퍼 스테이지(32)를 고온으로 해도 화학 반응성의 향상은 기대할 수 없지만, SF6이나 HBr에 대해서는 웨이퍼 스테이지(32)를 고온으로 함으로써 화학 반응성을 향상시킬 수 있다고 말할 수 있다.
그러나, SF6은 반응성이 너무 강하여 도 3의 (c)에 도시한 하드 마스크(18)가 에칭되어 유지되지 않거나 에칭 레이트를 안정적으로 제어하는 것이 어렵다.
따라서, HBr을 이용하여 웨이퍼 스테이지(32)를 300℃ 이상의 고온으로 함으로써 Ir, Pt 등의 귀금속이나 그 산화물의 막을 수직에 가까운 형상으로 화학 반응에 의한 에칭이 가능하다.
HBr을 이용하여 250℃∼600℃의 온도 범위에서 웨이퍼 스테이지(32)의 온도를 변화시켜 Ir막, IrOx막, Pt막의 각각의 에칭 형상을 조사하였다. 그 결과, HBr을 이용하여 300℃∼600℃의 온도 범위에서 에칭함으로써, 귀금속이나 그 산화물을 재료의 종류의 차이에 상관없이 종래보다 수직에 가까운 에칭 형상을 얻을 수 있었다.
그런데, HBr을 구성하는 수소는 환원성이기 때문에, PZT 등의 강유전체막을 열화시켜 원하는 캐패시터 특성이 얻어지지 않게 된다. 따라서, 에칭 분위기 중에는 HBr과 함께 O2를 동시에 도입하였다. 즉, 수소의 영향에 대해서는 산소와 반응 시켜 물로 만듦으로써 제거할 수 있다. 물은 비점이 낮고 감압 하에서 고온으로 됨으로써 용이하게 휘발하기 때문에, 에칭 중에 수소가 강유전체 캐패시터에 유입되기 어렵게 된다.
다음으로, 완성된 강유전체 캐패시터를 특성 측정용의 샘플로서 준비하고, 400℃의 웨이퍼 스테이지(32) 상에서 샘플을 HBr 플라즈마에 노출시켜 캐패시터의 성능을 조사한 결과, 도 8에 도시한 결과가 얻어졌다. 그 조사에서, 에칭 분위기 압력을 0.5㎩로 하고, 제2 고주파 전원(35)으로부터 안테나 코일(36)로의 소스 파워를 800watt로 하며, 제1 고주파 전원(33)으로부터 정전 척(32b)으로의 바이어스 파워를 0watt로 하여, 방착판(34) 내에 공급되는 산소의 농도를 0%∼50%까지 변화시켜 샘플 캐패시터의 분극 전하량 Qsw를 조사하였다.
도 8에 따르면, O2를 10% 이상 첨가함으로써 캐패시터의 열화가 억제되는 것을 알 수 있었다. 도 8에 도시한 분극 전하량 Qsw는, 캐패시터에 인가하는 전압을 ±5V로 하여 얻어졌다. 또한, 도 8에서, Top, Center 및 Bottom은, 복수의 캐패시터가 형성된 반도체 웨이퍼의 오리엔트 플랫을 하측으로 한 경우의 반도체 웨이퍼의 위치를 나타내고 있다.
다음으로, HBr과 O2의 혼합 가스 중의 O2의 농도를 변화시켜 에칭 레이트를 측정한 결과, 도 9에 도시한 바와 같은 실험 결과가 얻어졌다. 도 9에 따르면, O2 농도를 80% 이상으로 해도, Ir, IrOx, Pt의 각각의 막에 대해서는 충분한 에칭 레이트가 얻어졌기 때문에, 우려되었던 에칭 레이트의 극단적인 저하는 없었다. 이에 의해 HBr과 O2의 혼합 가스에는 귀금속 또는 귀금속 산화물의 에칭제로서 충분한 능력이 있는 것을 알 수 있었다. 또한, 도 9에는 도시하고 있지 않지만, 웨이퍼 가열 온도를 700℃로 해도 충분한 에칭 레이트가 얻어졌다. 이 경우에서도, SiO2의 에칭 레이트는 아주 약간 증가하였다.
또한, 도 9에 도시한 실험은, 원통 형상의 방착판(34) 내의 압력을 0.5㎩로 하고, 제2 고주파 전원(35)으로부터 안테나 코일(36)로의 소스 파워를 800watt로 하며, 제1 고주파 전원(33)의 바이어스 파워를 300watt로 하여, 방착판(34) 내에 흘리는 HBr-O2가스 중의 O2의 농도를 50%∼90%까지 변화시켜 행해졌다.
다음으로, HBr-O2 플라즈마 중의 O2 농도를 80%로 고정하여 바이어스 파워를 변화시킨 경우의 Ir막, IrOx막, Pt막 및 SiO2막의 각각의 에칭 레이트를 조사한 결과, 도 10에 도시한 결과가 얻어졌다.
도 10에 따르면, 바이어스 파워의 증가에 의해 Ir막, IrOx막, Pt막의 각각의 에칭 레이트가 향상되었지만, 바이어스 파워의 상승에 수반하는 실리콘 산화막(SiO2)의 에칭 레이트의 증가는 Ir막, IrOx막, Pt막에 비해 현저하지는 않았다. 또한, HBr과 O2를 사용하지 않는 통상의 에칭에서는 바이어스 파워를 증가시키면 실리콘 산화막에 대한 도전막의 에칭 선택비는 현저하게 저하된다.
그 결과, 바이어스 파워를 증가시킴으로써 실리콘 산화막에 대한 선택비가 향상되고, 이것도 고온 에칭의 특징이다.
또한, 그 에칭 레이트 측정 실험에서는, 에칭 분위기 내의 압력을 0.5㎩로 하고, 제2 고주파 전원(35)으로부터 안테나 코일(36)로의 소스 파워를 800watt로 하며, 원통 형상의 방착판(34) 내에 흘리는 HBr-O2 가스 중의 O2의 농도를 80%로 하여, 제1 고주파 전원(33)의 바이어스 파워를 200watt로부터 400watt까지 변화시켰다.
이상의 실험 결과에 의하면, HBr과 O2의 혼합 가스를 이용하고, 또한 기판 온도, 바이어스 파워, 가스 혼합비 등을 조정함으로써, 귀금속 또는 귀금속 산화물의 막을 고속이며 고선택으로 에칭할 수 있는 것을 알 수 있었다.
즉, HBr-O2 혼합 가스 중의 O2의 농도는, 캐패시터의 성능의 열화 억제의 관점에서 적어도 10%로 설정할 필요가 있다. 또한, 에칭 레이트의 관점에서는 O2의 농도를 90% 이하로 하는 것이 바람직하다. 또한, HBr과 O2를 포함하는 가스를 이용하여 웨이퍼 스테이지(32)의 온도를 300℃ 이상의 고온으로 하면 , 강유전체 캐패시터나 고유전체 캐패시터의 전극 재료로서 사용되고 있는 Ir, Pt 등의 귀금속이나 그 산화물을 고에칭 레이트로, 또한 기초 절연막(10b)을 구성하는 SiO2에 대하여 선택적으로 에칭하는 것이 가능해진다.
다음으로, 상기한 실험 결과에 기초하는 에칭 조건에 의해 전극 재료막을 패터닝하는 것에 대하여 설명한다.
우선, 도 3의 (c), 도 4의 (a)에 도시한 패터닝 공정에서, 상부 전극(17a)을 구성하는 제2 도전막(17)의 에칭에 대해서는 HBr-Ar계 가스를 사용하고, 또한 유전체막(16a)을 구성하는 PZT막(16)의 에칭에 대해서는 Cl2-Ar계를 사용하였다. 또한, 하부 전극(15a)을 구성하는 제1 도전막(15)의 에칭에 대해서는 HBr-O2를 사용하였다.
여기서, 제2 도전막(17)과 PZT막(16)의 에칭 조건을 고정하고, 다시 제1 도전막(15)의 에칭 시에 도입되는 산소의 농도를 20%∼90%까지 변화시켜 에칭하였다. 또한, 에칭 시에는 캐패시터 평면 형상의 하드 마스크를 사용하였다.
그 실험에 의해, 도 11의 (a)∼도 11의 (d)에 도시한 바와 같은 결과가 얻어졌다.
도 11의 (a)는, 산소 농도 20%의 HBr-O2 혼합 가스를 이용하여 제1 도전막(15)을 에칭하여 하부 전극(15a)을 형성한 후의 상태를 도시한다. 이에 의하면, 캐패시터 Q의 측벽에 데포지션 D가 부착되어 있다.
도 11의 (b)는, 산소 농도 50%의 HBr-O2 혼합 가스를 이용하여 제1 도전막(15)을 에칭하여 하부 전극(15a)을 형성한 후의 상태를 도시한다. 이에 의하면, 캐패시터 Q의 측벽에 데포지션 D가 부착되어 있다.
도 11의 (c), (d)는, 각각 산소 농도 80%와 90%의 HBr-O2 혼합 가스를 이용하여 제1 도전막(15)을 에칭하여 하부 전극(15a)을 형성한 후의 상태를 도시한다. 이에 의하면, 캐패시터 Q의 측벽에 데포지션의 발생은 확인되지 않았다.
그 결과, 산소의 농도를 높게 함으로써 캐패시터의 측벽에 부착되는 데포지션을 억제할 수 있는 것을 알 수 있었다.
HBr-O2 혼합 가스 중의 O2의 농도는, 캐패시터 성능의 열화 억제의 관점에서 적어도 10%로 할 필요가 있다. 그러나, 측벽 데포지션 부착 억제의 관점에서는 80% 이상으로 할 필요가 있다. 또한, 도 9에 도시한 바와 같이, 에칭 레이트의 관점에서는 90% 이하로 하는 것이 바람직하다.
따라서, HBr-O2 혼합 가스 중의 산소의 농도는 80%∼90%가 적합하다. 또한, HBr과 O2를 포함하는 가스를 이용하여 스테이지 온도를 예를 들면 300℃ 이상의 고온으로 함으로써, 강유전체 캐패시터나 고유전체 캐패시터의 전극 재료로서 사용되고 있는 Ir, Pt 등의 귀금속이나 그 산화물의 막에 대하여, 캐패시터 Q의 측벽에 펜스를 형성시키지 않고서 수직에 가까운 형상으로 에칭하는 것이 가능하다.
그런데, Cl2를 포함하는 가스를 이용한 전극 재료의 에칭의 검토도 행하였다. Cl2를 포함하는 가스를 이용해도 전극 재료막을 에칭할 수는 있었지만, Ir막이나 IrOx막의 에칭에서는 캐패시터 측면에 도전성의 펜스가 형성되며, 또한 Pt막의 에칭에서는 입자 형상의 생성물이 대량으로 발생하였다.
따라서, Cl2 함유 가스는 전극 재료막의 에칭 가스로서는 적합하지 않다. 그러나, 펜스를 제거할 수 있으면, 염소 가스를 이용해도 된다.
도 12는, 강유전체막(16)인 PZT막을 Cl2-Ar계 가스의 플라즈마로 에칭하고, 상부 전극(17a) 및 하부 전극(15a)으로 되는 제1 및 제2 도전막(15, 17)을 Cl2-O2계 가스의 플라즈마로 에칭하여 얻어진 캐패시터 Q의 단면을 도시하고 있다. 도 12에 의하면, 캐패시터 Q의 측면에 도전성의 펜스 f가 형성되어 있는 것을 관찰할 수 있다. 이들 도전막(15, 17)의 에칭 시에는, Cl2를 유량 10sccm, O2를 유량 40sccm으로 에칭 분위기에 도입하였다.
도 13은, 강유전체막(16)인 PZT막을 Cl2-Ar계 가스 플라즈마로 에칭하고, 상부 전극(17a) 및 하부 전극(15a)으로 되는 제1 및 제2 도전막(15, 17)을 HBr-O2 혼합 가스 플라즈마로 에칭하여 얻어진 캐패시터 Q의 단면을 도시하고 있다.
도 13에 의하면, 캐패시터 Q의 측면에 도전성의 펜스는 존재하지 않는다. 이들 도전막(15, 17)의 에칭 시에는 HBr을 유량 10sccm, O2를 유량 40sccm으로 에칭 분위기에 도입하였다.
또한, 캐패시터 Q 측면으로부터의 펜스의 제거에 대해서는 불소계 가스도 유효하다. 따라서, HBr 또는 Cl2를 포함하는 가스에 불소계 가스를 첨가해도 된다.
(강유전체 재료막의 에칭)
다음으로, 캐패시터를 구성하는 강유전체막의 패터닝에 대하여 설명한다.
캐패시터를 구성하는 강유전체 재료를 에칭하는 경우에는, 캐패시터 측면에 펜스를 형성시키지 않고 수직 형상으로 하는 것과 동일하게 캐패시터의 성능을 열화시키지 않는 것이 중요하다.
우선, HBr-Ar계 가스를 사용하여 PZT막을 에칭하는 경우의 PZT막의 에칭 레이트의 온도 의존성을 조사한 결과, 도 14에 도시한 바와 같은 결과가 얻어져, 에칭 레이트의 온도 의존성은 거의 없는 것을 알 수 있었다. 따라서, HBr-Ar계 가스를 사용한 PZT막의 에칭은 거의 스퍼터에 기인하고 있다.
그 경우의 에칭 장치로서는, 도 6에 도시한 ICP 플라즈마 에칭 장치를 사용하였다. 또한, 도 14에 도시한 실험에서는, 원통 형상의 방착판(34) 내의 압력을 0.5㎩로 하고, 제2 고주파 전원(35)으로부터 안테나 코일(36)로의 소스 파워를 800watt로 하며, 제1 고주파 전원(33)의 바이어스 파워를 300watt로 하여, 웨이퍼 스테이지 온도를 250℃∼400℃까지 변화시켰다.
다음으로, HBr-Ar계 가스를 에칭 가스에 이용한 경우의 IrO2막, PZT막, Pt막의 각각의 에칭 레이트의 바이어스 파워 의존성의 실험 결과를 도 15에 도시한다. 도 15에 의하면, HBr-Ar계 가스의 플라즈마에 의한 PZT막의 에칭 레이트는 바이어스 파워에는 거의 의존하지 않는 것이 명백해졌다. 또한, HBr-Ar계에 의한 PZT막의 에칭은, 화학 반응에 의한 에칭은 기대할 수 없어 바이어스 파워 등을 조정해도 고속 에칭은 행할 수 없다.
그 에칭 장치로서는, 도 6에 도시한 ICP 플라즈마 에칭 장치를 사용하였다. 또한, 도 15에 도시한 실험에서는, 원통 형상의 방착판(34) 내의 압력을 0.5㎩로 하고, 제2 고주파 전원(35)으로부터 안테나 코일(36)로의 소스 파워를 800watt로 하며, 웨이퍼 스테이지 온도를 400℃로 하여, 제1 고주파 전원(33)의 바이어스 파 워를 200watt∼400watt까지 변화시켰다.
다음으로, 완성된 강유전체 캐패시터를 특성 측정용의 샘플로서 준비하고, 400℃의 웨이퍼 스테이지(32) 상에서 샘플을 각종 가스의 플라즈마에 노출시켜 캐패시터의 분극 전하량 Qsw를 조사한 결과 도 16에 도시한 바와 같은 결과가 얻어졌다. 도 16에 도시한 분극 전하량 Qsw는, 캐패시터에 인가하는 전압을 ±5V로 하여 얻어졌다. 그 조사에 사용한 에칭 장치는, 도 6에 도시한 ICP 플라즈마 에칭 장치이다.
도 16의 ①∼⑦에서, HBr, Ar, Cl 앞의 숫자는 유량(sccm)을 나타내고, 온도는 플라즈마 중에서의 기판 온도이며, O2ANL은 산소 어닐링이다.
그 조사에서, 에칭 분위기 압력을 0.5㎩로 하고, 제2 고주파 전원(35)으로부터 안테나 코일(36)로의 소스 파워를 800watt로 하며, 제1 고주파 전원(33)으로부터 웨이퍼 스테이지(32)로의 바이어스 파워를 0watt로 하였다.
도 16의 ①, ②에 도시한 바와 같이, Ar을 포함하는 HBr계의 가스 플라즈마에 노출된 캐패시터의 성능은 현저하게 열화된다. 또한, 도 16의 ⑥, ⑦에 도시한 바와 같이, Ar을 포함하는 HBr계의 플라즈마에 노출된 캐패시터를, 그 후에 산소 분위기에서 어닐링을 행해도 캐패시터의 분극 전하량 Qsw는 충분히 복귀되지 않았다. 그러나, 도 16의 ③∼⑤에 도시한 바와 같이, Cl2계 플라즈마 가스 또는 Ar 플라즈마 가스에 노출된 캐패시터의 성능은 거의 열화되지 않았다. 또한, 웨이퍼 스테이지 온도는 캐패시터의 열화에 거의 영향을 주지 않았다. 이들 결과로부터 강 유전체 재료막의 에칭에는 Cl2를 포함하는 가스가 적합하다.
또한, 본 실시예에서 전극 재료막의 에칭에 이용되는 HBr과 O2의 혼합 가스의 플라즈마에 의한 PZT막의 에칭 레이트는 낮다. 또한, 염소(Cl2)에 O2를 넣어도 PZT막의 에칭 레이트는 높아지기 않기 때문에, 강유전체막이나 고유전체막을 에칭할 때에는 산소 이외의 가스를 도입하는 것이 바람직하다.
그런데, 도 3의 (c)에서, 강유전체 재료인 PZT막(16)의 기초막은 Pt막(14)으로 된다. PZT막(16)은, 상기한 바와 같이 Cl2를 포함한 가스를 사용하여 에칭되지만, PZT막(16)의 표면에는 요철이 존재한다. 이 때문에, 종점 검출 장치(EPD)를 이용하여 PZT막(16)의 저스트 에칭 상태를 검출했을 때에는, 그 아래의 Pt막(14)이 상당히 에칭된 상태로 되게 된다. 따라서, Pt막(14)으로부터 발생하는 입자 형상의 생성물이 PZT막(16)의 에칭 측면에 대량으로 부착되게 된다.
그 입자 형상의 생성물은, 하부 전극 형성용의 에칭 시에 사용되는 HBr-O2계의 플라즈마에 의해 대부분 제거되지만, 그 일부는 PZT막의 에칭 측면에 남는다. 그 입자 형상의 생성물은 도전성 물질이기 때문에, 캐패시터 누설의 원인이 된다.
따라서 Pt막의 에칭에서 입자 형상의 생성물을 가능한 한 발생시키지 않는 것이 중요하다.
따라서, 입자 형상의 생성물의 발생을 억제하기 위해 실험을 행하였다.
그 실험은, 웨이퍼 스테이지 온도를 변경하는 것, 에칭 반응 분위기의 압력 을 변화시키는 것과, Cl2 분압을 변화시키는 것의 3항목에 대하여 행하였다. 이 실험의 결과를, 도 17, 도 18, 도 19에 도시한다.
도 17의 (a)는 웨이퍼 스테이지 온도를 400℃로 하여 PZT막을 에칭한 후의 상태를 도시하고, 도 17의 (b)는, 웨이퍼 스테이지 온도를 350℃로 하여 PZT막을 에칭한 후의 상태를 도시하고 있다. 이들의 경우, Cl2를 유량 40sccm, Ar을 유량 10sccm으로 에칭 분위기에 도입하고 그 에칭 분위기를 0.15㎩로 하였다.
또한, 도 18의 (a)는, 에칭 분위기의 압력을 0.5㎩로 하여 PZT막을 에칭한 후의 상태를 도시하고, 도 18의 (b)는 에칭 분위기의 압력을 0.15㎩로 하여 PZT막을 에칭한 후의 상태를 도시하고 있다. 이들의 경우, Cl2를 유량 40sccm, Ar을 유량 10sccm으로 에칭 분위기에 도입하고 웨이퍼 스테이지 온도를 350℃로 설정하였다.
또한, 도 19의 (a)는, Cl2를 유량 40sccm, Ar을 유량 10sccm으로 에칭 분위기에 도입하여 PZT막을 에칭한 후의 상태를 도시하고, 도 19의 (b)는, Cl2를 유량 10sccm, Ar을 유량 40sccm으로 에칭 분위기에 도입하여 PZT막을 에칭한 후의 상태를 도시하고 있다. 이들의 경우, 에칭 분위기를 0.15㎩로 하고, 웨이퍼 스테이지 온도를 350℃로 설정하였다.
도 17의 (a), 도 18의 (a), 도 19의 (a)에서, PZT막의 측면에는 많은 입자 형상물이 부착되어 있는 것을 알 수 있다. 이에 대하여, 도 17의 (b), 도 18의 (b), 도 19의 (b)에서는, PZT막의 측면에는 입자 형상물이 부착되지 않고, 또한 부착되어도 약간이었다.
그와 같은 파라미터를 변화시킨 실험 결과로부터, 웨이퍼 스테이지 온도를 낮게 하고, 반응 분위기 압력을 낮게 하여, 염소 분압을 낮게 하는 것이, 캐패시터 측벽에서의 생성물의 발생을 억제하는 효과가 있었다. 즉, Cl2와 Pt의 반응을 억제하면 된다고 말할 수 있다.
또한, 도 17의 (a), (b), 도 18의 (a), (b), 도 19의 (a), (b)에서 캐패시터 형상 패턴의 주변에는 Pt막의 표면에 요철이 있어, PZT막을 저스트 에칭한 상태에서는 그 아래의 Pt막 상에 PZT의 일부가 입자 형상으로 남는 상태로 되어 있다.
PZT 강유전체막(16) 에칭 후에, 제1 도전막(15)의 에칭에는 HBr-O2계가 사용되지만, 그 가스의 플라즈마에 의한 PZT의 에칭 레이트가 낮기 때문에 PZT 잔사물이 마스크로 되어 제1 도전막(15)에도 에칭 잔사가 발생하게 된다. 그와 같은 문제점을 해소하기 위해, PZT막의 에칭 후에 다시 막 두께로 환산하여 20% 정도의 오버 에칭을 행할 필요가 있다.
한편, PZT 입자 형상 잔사를 발생시키지 않는 조건으로 PZT막을 에칭하면 측면의 테이퍼각이 완만해진다(작아진다).
예를 들면, 캐패시터의 측벽에 에칭 잔류물을 발생시키지 않기 위해, 화학 반응에 의한 에칭을 억제하여 스퍼터에 의한 에칭의 요소를 증가시켜도 되지만, 캐패시터의 테이퍼각이 완만해진다. 화학 반응에 의한 에칭을 억제하는 방법으로서, 에칭 시의 웨이퍼 스테이지 온도를 낮게 하는 방법이 있다. 도 20의 (a)는, 웨이퍼 스테이지 온도를 300℃로 하여 제2 도전막(17)으로부터 제1 도전막(15)까지를 에칭하여 캐패시터 Q를 형성한 상태를 도시하고 있다. 또한, 도 20의 (b)는, 웨이퍼 스테이지 온도를 400℃로 하여 제2 도전막(17)으로부터 제1 도전막(15)까지를 에칭하여 캐패시터 Q를 형성한 상태를 도시하고 있다.
도 20의 (a)에 도시한 캐패시터 Q 측면의 테이퍼각 θ는 76°로 된다. 이에 대하여, 도 20의 (b)에 도시한 캐패시터 Q 측면의 테이퍼각 θ는 79°로 된다.
PZT막 에칭 후의 입자 형상 잔사를 발생시키지 않기 위해, PZT막의 에칭을 2단계 에칭으로 하는 것도 유효하다. 그 제1 단계에서는 Cl2와 PZT의 화학 반응적인 에칭을 행하고, 그 아래의 Pt막이 노출되는 PZT막의 저스트 에칭(just-etching) 바로 전에 제2 단계로서 스테이지 온도나 가스 유량이나 반응 압력 등을 변경하여 스퍼터 반응적인 에칭으로 변화시킴으로써 Pt막과의 반응을 억제하여 입자 형상 잔사의 발생을 억제해도 된다.
(에칭 후의 플라즈마 후 처리)
CF4, C4F8, CHF3과 같은 불소계의 가스를 에칭에 첨가하는 것도 캐패시터 측면의 테이퍼 각도 향상에는 유효하다. 또한, 불소계의 가스를 첨가함으로써 에칭 레이트도 향상된다.
예를 들면, 상기한 제1 도전막, 강유전체막, 제2 도전막을 에칭하여 캐패시터를 형성한 후에 캐패시터의 측벽에 측벽 데포지션이 부착되어 있는 경우가 있다. 따라서, 그 측벽 데포지션을 제거하기 위한 실험을 행하였다.
우선, 막 두께 0.2㎛의 TiN막과 막 두께 1.2㎛의 실리콘 산화막(TEOS 산화막)을 순서대로 형성하여 이루어지는 2층 구조의 하드 마스크(18)를 사용하여, 스택 캐패시터용 다층 구조막을 샘플로서 에칭하고, 그 후에 하드 마스크의 TEOS 산화막을 제거하였다. 실리콘 산화막은 TEOS를 소스로 하여 형성된다.
계속해서, HBr을 유량 5sccm, O2를 유량 45sccm, C4F8을 유량 5sccm으로 도입한 플라즈마 분위기 중에 그 샘플을 15초간 노출시킨 결과, 캐패시터의 측벽에 부착되는 데포지션이 제거되었다. 이 에칭에서, 분위기 압력을 0.4㎩, 소스 파워를 800watt, 바이어스 파워를 700watt, 스테이지 온도를 400℃로 하였다.
그 결과, 하드 마스크 재료를 제거한 후에, HBr과 O2와 C4F8의 혼합 가스에 의한 플라즈마에 비교적 단시간 노출시킴으로써 측벽 데포지션을 제거할 수 있는 것을 알았다.
그런데, 불소계 가스의 첨가는 캐패시터 측벽에의 데포지션물을 부착시키지 않는 효과가 있고, 이에 의해 캐패시터의 누설 전류가 저하됨과 함께 캐패시터의 측벽의 각도를 더욱 크게 한다.
하부 전극의 형성을 위한 에칭에는, 상기한 바와 같이, 에칭 분위기에 HBr과 O2를 도입하는 것이 바람직하지만, 오버 에칭에 의해 측벽 데포지션을 제거해도 완전하지는 않다. 이것은, 에칭 가스의 반응성이 적어, 에칭 생성물이 캐패시터 측벽에 재부착되기 때문이라고 생각된다. 따라서, 에칭 가스에 불소계의 가스를 첨 가하여, 에칭의 반응성을 향상시키는 것에 대하여 다음에 설명한다.
도 21은, 하부 전극(15a)으로 되는 제1 도전막(15)을 에칭할 때에, 에칭 가스에 C4F8을 유량 5sccm으로 첨가하여 누설 전류를 조사한 결과를 도시하고 있다. 이 경우, 동시에 소스 파워를 800watt로부터 1000watt로 증가시키고, 또한 바이어스 파워를 700watt로부터 500watt로 감소시켜 반도체 웨이퍼에 걸리는 전압을 내리고 있다.
도 21에 따르면, 에칭 가스에 C4F8을 첨가한 조건에 의해 형성된 하부 전극을 갖는 캐패시터(#17, #19)의 누설 전류는, C4F8 미첨가로 형성된 하부 전극을 갖는 캐패시터(#10)의 누설 전류에 비해, 2자릿수∼3자릿수 정도 개선되었다. C4F8을 첨가한 조건에 의해 형성된 하부 전극을 갖는 캐패시터(＃17, ＃19)의 측벽의 기초 절연막(10b)에 대한 테이퍼각 θ는 84°이었다. 이에 대하여, C4F8 미첨가로 형성된 하부 전극을 갖는 캐패시터(＃10)의 측벽의 기초 절연막(10b)에 대한 테이퍼각 θ는 80°이었다.
이들의 캐패시터를 구성하는 상부 전극(제2 도전막), 강유전체막, 하부 전극(제1 도전막)의 각각의 구성 재료와 에칭 조건을 표 1, 표 2, 표 3에 나타낸다.
캐패시터(#10) 에칭 조건
압력 (㎩) 소스 파워 (watt) 바이어스 파워 (watt) 가스종:유량 (sccm) 웨이퍼 스테이지 온도(℃) 기타
상부 전극 (IrOx) 0.4 800 700 HBr : 10 O2 : 40 400 10%OE
강유전체막 (PTZ) 0.4 800 700 Cl2 : 40 Ar : 10 400 EPD
하부 전극 (Pt/PtO/IrOx/Ir) 0.4 800 700 HBr : 10 O2 : 40 400 60%OE
캐패시터(#17) 에칭 조건
압력 (㎩) 소스 파워 (watt) 바이어스 파워 (watt) 가스종:유량 (sccm) 웨이퍼 스테이지 온도(℃) 기타
상부 전극 (IrOx) 0.4 800 700 HBr : 10 O2 : 40 400 10%OE
강유전체막 (PTZ) 0.4 800 700 Cl2 : 40 Ar : 10 400 EPD
하부 전극 (Pt/PtO/IrOx/Ir) 0.4 1000 500 HBr : 10 O2 : 40 C4F8 : 5 400 60%OE
캐패시터(#19) 에칭 조건
압력 (㎩) 소스 파워 (watt) 바이어스 파워 (watt) 가스종:유량 (sccm) 웨이퍼 스테이지 온도(℃) 기타
상부 전극 (IrOx) 0.4 800 700 HBr : 10 O2 : 40 400 1O%OE
강유전체막 (PTZ) 0.4 800 700 Cl2 : 40 Ar : 10 C4F8: 2 400 EPD
하부 전극 (Pt/PtO/IrOx/Ir) 0.4 1000 500 HBr : 10 O2 : 40 C4F8 : 5 400 60%OE
그런데, 캐패시터의 전극으로 되는 도전막의 패터닝을 위한 에칭 시에 불소계 가스를 첨가하는 것은, 에칭 안정화의 효과도 있다. 예를 들면, 도 6에 도시한 에칭 장치에서 에칭 누적 처리 매수가 증가되어도, 도전막의 패터닝에 걸리는 에칭 시간이 증가되지 않고, 거의 일정하게 되었다. 불소계 가스를 첨가하지 않은 경우 에는, 에칭 누적 처리 매수가 증가됨에 따라, 도전막의 에칭 시간이 길어진다.
(캐패시터의 다른 형성예)
도 4의 (b)와는 다른 하부 전극 구조의 캐패시터의 형성 공정을 도 21의 (a), (b)에 도시한다.
우선, 도 22의 (a)에 도시한 바와 같이, 기초 절연막(10b) 상에 Ir막(51a)을 200㎚, IrOx막(51b)을 30㎚, PtO막(51c)을 23㎚, Pt막(51d)을 50㎚의 두께로 순서대로 형성하고, 이들 다층 구조막을 제1 도전막(15)으로 한다. 또한, 제1 도전막(15) 상에 강유전체막(16)으로서 PZT막을 200㎚의 두께로 형성하고, 강유전체막(16) 상에 제2 도전막(17)으로서 IrOx막을 200㎚의 두께로 형성한다. 그 후, 제2 도전막(17) 상에 TiN막(18a)을 200㎚의 두께로, 실리콘 산화막(18b)을 1000㎚의 두께로 순서대로 형성한다. 실리콘 산화막(18b)은 성장 소스로서 TEOS를 이용하여 성장한다.
또한, 캐패시터 평면 형상의 레지스트 패턴을 이용하여 TiN막(18a)과 실리콘 산화막(18b)을 에칭하여 하드 마스크(18)를 형성한다. 이 경우, 각각 별도의 에칭제를 이용하여 실리콘 산화막(18b)과 TiN막(18a)을 에칭한다. 이하에 캐패시터를 형성하기 위한 에칭의 상세를 도시한다.
스택 구조의 캐패시터를 형성하는 경우, 캐패시터의 열화와 캐패시터 측면에서의 펜스의 형성을 억제하기 위해 단계 에칭으로 에칭한다. 제1 및 제2 도전막(15, 17)은 HBr을 포함하는 가스로 에칭하고, PZT 강유전체막(16)은 Cl2를 포 함하는 가스로 에칭한다. 이 경우에는 3단계 에칭이다.
PZT막은 HBr 가스로 에칭하기 어려워, 캐패시터의 성능을 열화시키게 된다. 그 때문에 PZT막은 Cl2 가스로 에칭한다. 또한, Cl2 가스에 O2를 첨가하면, PZT막의 에칭 레이트가 현저하게 저하되어 에칭 잔사가 제1 도전막(15) 상에 발생하기 때문에, PZT막의 에칭에는 산소를 첨가하지 않는다. 또한, 상술한 바와 같이, 불소계 가스를 첨가하면, 에칭 측면의 테이퍼 각도의 향상, 에칭 측면에서의 데포지션 부착의 억제, 막의 에칭 레이트의 향상 등의 효과가 있다.
따라서, 각 에칭 단계마다 불소계의 가스를 첨가해도 된다. PZT 강유전체막(16)의 기초막이 Pt막(51d)인 경우, Pt막(51d)이 Cl2 플라즈마로 에칭됨으로써 입자 형상의 생성물이 발생하여 캐패시터의 측벽에 부착된다. 그것을 억제하기 위해, PZT 강유전체막(16)의 에칭이 어느 정도 진행되고 나서, 웨이퍼 스테이지 온도를 저하시키거나, 혹은 Pt막(51d)과 반응하기 어려운 조건으로 PZT 강유전체막(16)을 에칭한다고 하는 2단계 공정을 채용해도 된다. 이에 의해, 캐패시터는 4단계 에칭 공정으로 형성된다.
또한, 각 에칭 단계에서의 웨이퍼 스테이지 온도의 최적값이 다른 경우가 있다. 그 경우, 각 단계마다 에칭 챔버를 변경하는 방법을 채용하고, 컨베이어 시스템에 의거한 에칭 방법으로 해도 된다. 또한, 하드 마스크(18)를 제거한 후에, 플라즈마 후 처리에 의해 캐패시터의 측벽 데포지션을 제거해도 된다. 이하에 이들의 에칭 방법의 예를 나타내지만 이들 이외에도 많은 에칭 방법이 있다.
그와 같은 에칭에 의해, 도 22의 (b)에 도시한 바와 같은 구조의 캐패시터가 형성된다. 즉, 하드 마스크(18)를 이용한 제2 도전막(17)의 에칭에 의해 캐패시터의 상부 전극(17a)이 형성되고, 계속해서, 강유전체막(16)을 에칭함으로써 캐패시터의 유전체막(16a)이 형성되며, 또한 제1 도전막(15)의 에칭에 의해 하부 전극(15a)이 형성된다.
또한, 하드 마스크(18)를 구성하는 실리콘 산화막(18b)의 제거에는 산화막 에칭제를 사용하고, 또한 TiN막(18a)의 제거에는 다운플로우 애셔나 과산화 암모니아를 사용한다.
다음으로, 도 22의 (a)에 도시한 다층 구조막의 패터닝을 위한 에칭 조건의 예를 표 4∼표 8에 나타낸다. 그 다층 구조막의 막 두께는 상기한 바와 같다. 또한, 표 4∼표 8에서, OE는 막 두께로 환산한 오버 에칭량을 나타내고, EPD는 종점 검출 장치를 이용하여 에칭을 정지하는 것을 나타내고 있다.
에칭1
압력 (㎩) 소스 파워 (watt) 바이어스 파워 (watt) 가스종:유량 (sccm) 웨이퍼 스테이지 온도(℃) 기타
상부 전극 (IrOx) 0.4 800 700 HBr : 10 O2 : 40 400 1O%OE
강유전체막 (PTZ) 0.4 800 700 Cl2 : 40 Ar : 10 400 EPD
하부 전극 (Pt/PtO/IrOx/Ir) 0.4 800 700 HBr : 10 O2 : 40 400 60%OE
에칭2
압력 (㎩) 소스 파워 (watt) 바이어스 파워 (watt) 가스종:유량 (sccm) 웨이퍼 스테이 지 온도(℃) 기타
상부 전극 (IrOx) 0.4 800 700 HBr : 10 O2 : 40 400 10%OE
강유전체막 (PTZ) 2단계 에칭 0.4 800 700 Cl2 : 40 Ar : 10 400 30초 에칭
0.15 800 700 Cl2 : 10 Ar : 2.5 400 20%OE
하부 전극 (Pt/PtO/IrOx/Ir) 0.4 800 700 HBr : 10 O2 : 40 400 60%OE
에칭3
압력 (㎩) 소스 파워 (watt) 바이어스 파워 (watt) 가스종:유량 (sccm) 웨이퍼 스테이 지 온도(℃) 기타
상부 전극 (IrOx) 0.4 800 700 HBr : 10 O2 : 40 400 1O%OE
강유전체막 (PTZ) 0.4 800 700 Cl2 : 40 Ar : 10 C4F8 : 5 350 EPD
하부 전극 (Pt/PtO/IrOx/Ir) 0.4 800 700 HBr : 10 O2 : 40 C4F8 : 5 350 60%OE
에칭4
압력 (㎩) 소스 파워 (watt) 바이어스 파워 (watt) 가스종:유량 (sccm) 웨이퍼 스테이 지 온도(℃) 기타
상부 전극 (IrOx) 0.4 800 700 HBr : 10 O2 : 40 400 1O%OE
강유전체막 (PTZ) 0.4 800 700 Cl2 : 40 Ar : 10 350 EPD
하부 전극 (Pt/PtO/IrOx/Ir) 0.4 800 700 HBr : 10 O2 : 40 400 60%OE
에칭5
압력 (㎩) 소스 파워 (watt) 바이어스 파워 (watt) 가스종:유량 (sccm) 웨이퍼 스테이 지 온도(℃) 기타
상부 전극 (IrOx) 0.4 800 700 HBr : 10 O2 : 40 400 1O%OE
강유전체막 (PTZ) 0.4 800 700 Cl2 : 40 Ar : 10 400 EPD
하부 전극 (Pt/PtO/IrOx/Ir) 0.4 800 700 HBr : 10 O2 : 40 400 60%OE
플라즈마 후 처리 0.4 800 700 HBr : 10 O2 : 40 C4F8 : 5 400 15초
표 4에서는 이미 상술한 에칭 조건이 도시되어 있다.
표 5에서, PZT막의 기초막이 Pt막인 경우, Pt막이 Cl2로 에칭됨으로써 입자 형상의 생성물이 발생한다. 그 생성물 발생을 억제하기 위해 Pt와 반응하기 어려운 조건인 PZT의 에칭을 2단계로 하고 있다. 물론 Pt와 반응하기 어려운 PZT막 에칭의 제2 단계의 조건으로 PZT막의 전체를 에칭해도 된다.
표 6에서, 불소계의 가스를 첨가하면 테이퍼 각도의 향상, 측벽 데포지션의 억제, 에칭 레이트의 향상 등의 효과가 있다. 따라서, 각 단계에 불소계의 가스를 첨가해도 된다. 표 7, 표 8에는 PZT 에칭과 하부 전극 에칭에 C4F8 가스를 5sccm 첨가한 예를 나타냈지만, 물론 각 단계에 대하여 첨가 비율을 조정해도 된다.
표 7에서, PZT막의 기초막이 Pt막인 경우, Pt막이 Cl2로 에칭됨으로써 입자 형상의 생성물이 발생한다. 그것을 억제하기 위해 PZT막 에칭 시의 웨이퍼 스테이지 온도를 저하시켜 Pt와의 반응을 적게 하는 방법을 채용하고 있다. 이 경우, PZT막의 에칭 측면의 테이퍼 각도가 완만해지기 때문에, 그 각도를 높게 하기 위해 불소계의 가스를 첨가해도 된다. 또한, PZT막의 에칭 조건을 변화시키는 경우, 각 조건마다 다른 복수의 챔버에서 에칭해도 된다.
표 8에서, 전부 에칭한 후에 캐패시터의 측벽에 측벽 데포지션이 부착되어 있는 경우가 있다. 이에 대해서는 마스크 재료를 다른 에칭 장치 등으로 제거한 후에 HBr과 O2와 C4F8의 혼합 가스에 의한 플라즈마에 캐패시터를 단시간 노출시킴으로써 제거할 수 있다. 그 플라즈마 후 처리는 다른 챔버에서 행해도 된다.
또한, 제1 도전막과 캐패시터 구조의 하부 전극은, 각각 단층 구조이어도 되고, 예를 들면, 이리듐, 산화이리듐, 플라튬, 산화플라튬, SRO 중 어느 하나의 단층 구조이어도 된다. 예를 들면, 제1 도전막 또는 하부 전극을 이리듐막으로 구성하고, 또한 강유전체막을 PZT로 구성하며, 상부 전극을 산화이리듐으로 구성하는 캐패시터이어도 된다. 이들 각 층의 막은 예를 들면 MOCVD법에 의해 형성된다.
또한, 상기한 실시예에서는, 강유전체 캐패시터에 대하여 설명하였지만, 유전체막을 고유전체 재료로 구성하는 고유전체 캐패시터를 형성할 때에, 상기한 에칭 기술을 채용해도 된다.
(부기 1)
반도체 기판의 상방에 기초 절연막을 형성하는 공정과,
상기 기초 절연막 상에 제1 도전막을 형성하는 공정과,
상기 제1 도전막 상에 강유전체 재료와 고유전체 재료로 이루어지는 유전체막을 형성하는 공정과,
상기 유전체막 상에 제2 도전막을 형성하는 공정과,
상기 제2 도전막 상에 마스크를 형성하는 공정과,
브롬을 포함하는 제1 분위기 중에서, 상기 제2 도전막을 선택적으로 에칭하여 상기 제2 도전막을 캐패시터 상부 전극으로 하는 공정과,
염소를 포함하는 제2 분위기 중에서, 상기 유전체막을 선택적으로 에칭하여 상기 유전체막을 캐패시터 유전체막으로 하는 공정과,
브롬을 포함하는 제3 분위기 중에서, 상기 제1 도전막을 선택적으로 에칭하여 상기 제1 도전막을 캐패시터 하부 전극으로 하는 공정
을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
(부기 2)
반도체 기판의 상방에 기초 절연막을 형성하는 공정과,
상기 기초 절연막 상에 제1 도전막을 형성하는 공정과,
상기 제1 도전막 상에 강유전체 재료와 고유전체 재료로 이루어지는 유전체막을 형성하는 공정과,
상기 유전체막 상에 제2 도전막을 형성하는 공정과,
상기 제2 도전막 상에 마스크를 형성하는 공정과,
제1 에칭 가스와 산소가 도입된 제1 분위기 중에서, 상기 제2 도전막을 선택적으로 에칭하여 상기 제2 도전막을 캐패시터 상부 전극으로 하는 공정과,
산소를 포함하지 않는 제2 에칭 가스가 도입된 제2 분위기 중에서, 상기 유전체막을 선택적으로 에칭하여 상기 유전체막을 캐패시터 유전체막으로 하는 공정과,
제3 에칭 가스와 산소가 도입된 제3 분위기 중에서, 상기 마스크로부터 노출되어 있는 상기 제1 도전막을 에칭하여 상기 제1 도전막을 캐패시터 하부 전극으로 하는 공정
을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
(부기 3)
상기 제2 도전막을 에칭하기 전에, 상기 제2 도전막 상에는 캐패시터 형상의 하드 마스크를 형성하는 공정을 더 포함하는 것을 특징으로 하는 부기 1 또는 부기 2에 기재된 반도체 장치의 제조 방법.
(부기 4)
상기 하드 마스크는, 질화티탄과 산화실리콘의 2층 구조인 것을 특징으로 하는 부기 3에 기재된 반도체 장치의 제조 방법.
(부기 5)
상기 제1 분위기와 상기 제3 분위기 중 적어도 한쪽은, HBr과 O2가 도입된 분위기인 것을 특징으로 하는 부기 1 내지 부기 4 중 어느 하나에 기재된 반도체 장치의 제조 방법.
(부기 6)
상기 제2 분위기는, 염소와 아르곤이 도입된 분위기인 것을 특징으로 하는 부기 1 내지 부기 5 중 어느 하나에 기재된 반도체 장치의 제조 방법.
(부기 7)
상기 아르곤은 상기 염소보다 유량이 많은 것을 특징으로 하는 부기 6에 기재된 반도체 장치의 제조 방법.
(부기 8)
상기 염소는 상기 아르곤보다 유량을 많게 하고, 또한 상기 유전체막을 에칭한 후에, 상기 캐패시터 유전체막의 측면의 부착물을 제거하는 것을 특징으로 하는 부기 1 내지 부기 7 중 어느 하나에 기재된 반도체 장치의 제조 방법.
(부기 9)
상기 제2 분위기와 상기 제3 분위기 중 적어도 한쪽에 불소 함유 가스가 도입되는 것을 특징으로 하는 부기 1 내지 부기 8 중 어느 하나에 기재된 반도체 장치의 제조 방법.
(부기 10)
상기 제1 분위기, 상기 제2 분위기, 상기 제3 분위기 중 적어도 하나는 플라즈마 분위기인 것을 특징으로 하는 부기 1 내지 부기 9 중 어느 하나에 기재된 반도체 장치의 제조 방법.
(부기 11)
상기 제1 도전막의 에칭 후에, 상기 캐패시터 유전체막을 플라즈마 분위기에 노출시키는 공정을 더 포함하는 것을 특징으로 하는 부기 1 내지 부기 10 중 어느 하나에 기재된 반도체 장치의 제조 방법.
(부기 12)
상기 플라즈마 분위기에는, 불소가 포함되어 있는 것을 특징으로 하는 부기 11에 기재된 반도체 장치의 제조 방법.
(부기 13)
상기 제2 분위기 중에서의 상기 유전체막의 에칭은, 조건을 변화시켜 복수의 단계에 의해 에칭되는 것을 특징으로 하는 부기 1 내지 부기 10 중 어느 하나에 기재된 반도체 장치의 제조 방법.
(부기 14)
상기 유전체막의 에칭은, 최후의 조건에서는, 그 이전의 조건보다 스퍼터 요소가 높은 것을 특징으로 하는 부기 13에 기재된 반도체 장치의 제조 방법.
(부기 15)
상기 제2 분위기는, 각 조건마다 다른 챔버 내에서 행해지는 것을 특징으로 하는 부기 13에 기재된 반도체 장치의 제조 방법.
(부기 16)
상기 조건의 변경은, 상기 기판에의 가열 온도, 에칭 분위기 압력, 가스 분압 중 적어도 하나의 변경인 것을 특징으로 하는 부기 13에 기재된 반도체 장치의 제조 방법.
(부기 17)
상기 기초 절연막은, 산화실리콘막인 것을 특징으로 하는 부기 1 내지 부기 16 중 어느 하나에 기재된 반도체 장치의 제조 방법.
(부기 18)
상기 제1 도전막, 상기 유전체막, 상기 제2 도전막 중 적어도 하나는, 오버 에칭이 이루어지는 것을 특징으로 하는 부기 1 내지 부기 17 중 어느 하나에 기재된 반도체 장치의 제조 방법.
(부기 19)
상기 강유전체막은, PZT계 재료 또는 비스무스 화합물 재료인 것을 특징으로 하는 부기 1 내지 부기 18 중 어느 하나에 기재된 반도체 장치의 제조 방법.
(부기 20)
상기 제1 도전막과 상기 제2 도전막 중 적어도 한쪽은, 이리듐, 산화이리듐, 플라튬, 산화플라튬, SRO 중 어느 하나의 단층막, 또는, 이리듐, 산화이리듐, 플라튬, 산화플라튬, SRO 중 어느 하나가 선택된 다층 구조막인 것을 특징으로 하는 부기 1 내지 부기 19 중 어느 하나에 기재된 반도체 장치의 제조 방법.
이상 상술한 바와 같이 본 발명에 따르면, 캐패시터 전극을 구성하는 도전막을 패터닝하기 위해 에칭할 때에 Br 함유 분위기 중에서 행하고, 캐패시터 유전체막을 구성하는 강유전체막 또는 고유전체막의 패터닝을 위해 에칭할 때에는 Cl 함유 분위기 중에서 행하고 있기 때문에, 캐패시터 전극의 패턴은 그 측면이 수직에 가까운 형상으로 되어 반도체 디바이스의 고집적화에 기여하는 한편, 유전체막의 패턴은 막질 열화가 억제되어 캐패시터 특성의 열화를 방지할 수 있다.
또한, 다른 발명에 따르면, 캐패시터 전극을 구성하는 도전막을 패터닝하기 위해 에칭할 때에 산소를 포함하는 에칭 분위기 중에서 행하고, 캐패시터 유전체막을 구성하는 강유전체막 또는 고유전체막의 패터닝을 위해 에칭할 때에는 산소 이 외의 에칭 가스를 포함하는 에칭 분위기 중에서 행하고 있기 때문에, 캐패시터 전극의 에칭 시에 유전체막이 산화물인 경우에 유전체막의 열화를 억제할 수 있는 한편, 유전체막의 에칭 시의 에칭 레이트의 저하를 방지할 수 있다.

Claims (7)

  1. 반도체 기판의 상방에 기초 절연막을 형성하는 공정과,
    상기 기초 절연막 상에 제1 도전막을 형성하는 공정과,
    상기 제1 도전막 상에 강유전체 재료와 고유전체 재료로 이루어지는 유전체막을 형성하는 공정과,
    상기 유전체막 상에 제2 도전막을 형성하는 공정과,
    브롬을 포함하는 제1 분위기 중에서 상기 제2 도전막을 선택적으로 에칭하여 상기 제2 도전막을 캐패시터 상부 전극으로 하는 공정과,
    염소를 포함하는 제2 분위기 중에서, 상기 유전체막을 선택적으로 에칭하여 상기 유전체막을 캐패시터 유전체막으로 하는 공정과,
    브롬을 포함하는 제3 분위기 중에서, 상기 제1 도전막을 선택적으로 에칭하여 상기 제1 도전막을 캐패시터 하부 전극으로 하는 공정
    을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  2. 반도체 기판의 상방에 기초 절연막을 형성하는 공정과,
    상기 기초 절연막 상에 제1 도전막을 형성하는 공정과,
    상기 제1 도전막 상에 강유전체 재료와 고유전체 재료로 이루어지는 유전체막을 형성하는 공정과,
    상기 유전체막 상에 제2 도전막을 형성하는 공정과,
    상기 제2 도전막 상에 마스크를 형성하는 공정과,
    제1 에칭 가스와 산소가 도입된 제1 분위기 중에서, 상기 마스크로부터 노출되어 있는 상기 제2 도전막을 선택적으로 에칭하여 상기 제2 도전막을 캐패시터 상부 전극으로 하는 공정과,
    산소를 포함하지 않는 제2 에칭 가스가 도입된 제2 분위기 중에서, 상기 마스크로부터 노출되어 있는 상기 유전체막을 선택적으로 에칭하여 상기 유전체막을 캐패시터 유전체막으로 하는 공정과,
    제3 에칭 가스와 산소가 도입된 제3 분위기 중에서, 상기 마스크로부터 노출되어 있는 상기 제1 도전막을 에칭하여 상기 제1 도전막을 캐패시터 하부 전극으로 하는 공정
    을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  3. 제1항에 있어서,
    상기 제2 도전막을 에칭하기 전에, 상기 제2 도전막 상에는 캐패시터 형상의 하드 마스크를 형성하는 공정을 더 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  4. 제1항 또는 제2항에 있어서,
    상기 제1 분위기와 상기 제3 분위기 중 적어도 한쪽은, HBr과 O2가 도입된 분위기인 것을 특징으로 하는 반도체 장치의 제조 방법.
  5. 제1항 또는 제2항에 있어서,
    상기 제2 분위기는 염소와 아르곤이 도입된 분위기인 것을 특징으로 하는 반도체 장치의 제조 방법.
  6. 제1항 또는 제2항에 있어서,
    상기 제2 분위기와 상기 제3 분위기 중 적어도 한쪽에 불소 함유 가스가 도입되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  7. 제1항 또는 제2항에 있어서,
    상기 제2 분위기 중에서의 상기 유전체막의 에칭은 조건을 변화시켜 복수의 단계에 의해 에칭되는 것을 특징으로 하는 반도체 장치의 제조 방법.
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