KR20030097640A - 반도체 장치의 제조 방법 - Google Patents

반도체 장치의 제조 방법 Download PDF

Info

Publication number
KR20030097640A
KR20030097640A KR10-2003-0011167A KR20030011167A KR20030097640A KR 20030097640 A KR20030097640 A KR 20030097640A KR 20030011167 A KR20030011167 A KR 20030011167A KR 20030097640 A KR20030097640 A KR 20030097640A
Authority
KR
South Korea
Prior art keywords
film
etching
hard mask
capacitor
temperature
Prior art date
Application number
KR10-2003-0011167A
Other languages
English (en)
Inventor
오끼따요이찌
Original Assignee
후지쯔 가부시끼가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 후지쯔 가부시끼가이샤 filed Critical 후지쯔 가부시끼가이샤
Publication of KR20030097640A publication Critical patent/KR20030097640A/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/55—Capacitors with a dielectric comprising a perovskite structure material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31105—Etching inorganic layers
    • H01L21/31111—Etching inorganic layers by chemical means
    • H01L21/31116—Etching inorganic layers by chemical means by dry-etching
    • H01L21/31122—Etching inorganic layers by chemical means by dry-etching of layers not containing Si, e.g. PZT, Al2O3
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32133—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only
    • H01L21/32135—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only
    • H01L21/32136—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only using plasmas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/60—Electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32139—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer using masks

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Chemical & Material Sciences (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • General Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Inorganic Chemistry (AREA)
  • Materials Engineering (AREA)
  • Plasma & Fusion (AREA)
  • Semiconductor Memories (AREA)
  • Drying Of Semiconductors (AREA)

Abstract

본 발명은 강유전체를 이용하는 캐패시터의 형성 공정을 갖는 반도체 장치의 제조 방법에 관한 것으로, 캐패시터를 구성하는 복수의 막을 하드 마스크를 사용하여 높은 정밀도로 패터닝하는 것이다. 제1 도전막(13), 강유전체막(14), 제2 도전막(15)을 절연막(8) 상에 순서대로 형성하고, 제2 도전막(15) 상에 하드 마스크(18a)를 형성하고, 하드 마스크(18a)로부터 노출되는 영역의 제2 도전막(15)을 제1 온도로 에칭하여 캐패시터 상부 전극(15a)을 형성하고, 하드 마스크(18a)로부터 노출되는 영역의 강유전체막(14)을 제2 온도로 에칭함으로써 캐패시터 유전체막(14a)을 형성하고, 하드 마스크(18a)로부터 노출되는 영역의 제1 도전막(13)을 제2 온도보다 높은 제3 온도로 에칭함으로써 캐패시터 하부 전극을 형성하는 공정을 포함한다.

Description

반도체 장치의 제조 방법{SEMICONDUCTOR DEVICE MANUFACTURING METHOD}
본 발명은 반도체 장치의 제조 방법에 관한 것으로, 보다 상세하게는 강유전체를 이용하는 캐패시터의 형성 공정을 갖는 반도체 장치의 제조 방법에 관한 것이다.
반도체 메모리에 있어서는 메모리 용량의 증가와 소자의 미세화가 요구되고 있다. FeRAM에서는 미세화를 위해 스택형의 강유전체 캐패시터를 이용한 메모리 셀이 필요해진다.
다음에, 강유전체 캐패시터의 형성 방법을 도 1의 (a), 도 1의 (b)를 참조하여 설명한다.
우선, 도 1의 (a)에 도시한 바와 같이, 반도체 기판(101)을 덮는 절연막(102) 상에 제1 금속막(103), 강유전체막(104) 및 제2 금속막(105)을 순서대로 형성한 후에, 제2 금속막(105) 상에 캐패시터 평면 형상의 마스크(106)를 형성한다.
다음에, 도 1의 (b)에 도시한 바와 같이, 제2 금속막(105), 강유전체막(104), 제1 금속막(103) 중 마스크(106)에 덮여져 있지 않은 영역을 연속하여 에칭한다. 이에 따라, 마스크(106) 아래쪽에, 제2 금속막(105)으로부터 캐패시터 Q0의 상부 전극(105a)이 형성되고, 강유전체막(104)으로부터 캐패시터 Q0의 유전체막(104a)이 형성되고, 제1 금속막(103)으로부터 캐패시터 Q0의 하부 전극(103a)이 형성된다.
또, 스택형의 강유전체 캐패시터의 형성 방법은, 예를 들면 특개평 8-45905호 공보에 기재가 있다.
캐패시터 Q0의 용량의 면적 효율을 높이기 위해서는, 절연막(102)의 상면에 대한 캐패시터 Q0측면의 테이퍼 각도 θ를 가능한 한 크게 하여, 하부 전극(103a),유전체막(104a) 및 상부 전극(105a) 각각의 평면을 가능한 한 동일한 크기로 할 필요가 있다.
캐패시터 측면을 경사가 급하게 하기 위해서는, 제1 금속막(103), 강유전체막(104) 및 제2 금속막(105)의 에칭 시에 발생하는 에칭 부생성물을 캐패시터 Q0측면에 부착하기 어렵게 할 필요가 있다.
캐패시터 Q0측면에서의 에칭 부생성물의 부착을 억제하는 방법으로서, 반도체 기판(101)을 300∼500℃의 고온으로 유지하면서 제2 금속막(105)으로부터 제1 금속막(103)까지를 연속하여 에칭하는 것이 검토되고 있다.
그러나, 마스크(106)의 재료로서 레지스트를 이용하면, 그 에칭하는 도중에 레지스트가 열화하여 마스크(106)로서 기능하지 못하게 된다.
그래서, 내열성이 있는 재료로 마스크를 형성할 필요가 있다. 내열성이 있는 마스크로서, 티탄막, 티탄 질화막, 알루미늄막 등의 하드막으로 형성되는 하드 마스크의 채용이 고려된다.
다음에, 하드 마스크의 형성과 하드 마스크를 이용하여 캐패시터를 형성하는 공정을 도 2, 도 3에 기초하여 설명한다.
우선, 도 2의 (a)에 도시한 바와 같이, 절연막(102) 상에 제1 금속막(103), 강유전체막(104) 및 제2 금속막(105)을 순서대로 형성한 후에, 제2 금속막(105) 상에 티탄, 질화 티탄, 알루미늄 중 어느 하나의 하드막(110)을 형성한다. 또한, 하드막(110) 상에 캐패시터 평면 형상의 레지스트 패턴(111)을 형성한다.
다음에, 도 2의 (b)에 도시한 바와 같이, 레지스트 패턴(111)으로부터 노출된 하드막(110)을 에칭하고, 레지스트 패턴(111) 아래에 남겨진 하드막(110)을 하드 마스크(110M)로 한다.
레지스트 패턴(111)을 제거한 후에, 도 3의 (a), 도 3의 (b)에 도시한 바와 같이, 제2 금속막(105), 강유전체막(104), 제1 금속막(103) 중 하드 마스크(110M)에 덮여져 있지 않은 영역을 연속하여 에칭한다. 이에 따라, 하드 마스크(110M) 아래에 캐패시터 Q0이 형성된다.
하드 마스크(110M)의 재료로서 티탄, 질화 티탄, 알루미늄 중 어느 하나를 이용하는 경우에, 에칭 가스 중에 산소 가스를 첨가하면 하드 마스크(110M)의 에칭 내성이 비약적으로 향상되기 때문에, 하드 마스크(110M)을 두껍게 할 필요가 없어진다. 더구나, 하드 마스크(110M)의 형성에 사용되는 레지스트 패턴(111)을 엑시머 노광용 레지스트로 구성하는 경우에는 하드막(110)을 얇게 하는 것이 패턴 정밀도를 높이기 위해 필수가 된다.
그러나, 도 3의 (a)에 도시한 바와 같이, 고온 하에서 산소 첨가에 의한 고선택성 에칭을 채용하면, 하드 마스크(110M)를 이용하여 강유전체막(104), 특히 PZT막을 에칭하는 공정에서는, 마이크로로딩 효과가 높아져서, 캐패시터 Q0끼리의 사이가 좁은 영역에서 강유전체막(104)의 에칭레이트가 극단적으로 낮아지고, 하드 마스크(110M) 주위에 강유전체막(104)의 잔사가 발생하는 것이, 본 발명자의 실험에 의해 분명해졌다.
그와 같은 PZT의 잔사가 존재하는 상태에서 제1 금속막(103)을 에칭하면, 도 3의 (b)에 도시한 바와 같이, 강유전체막(104)의 잔사가 실질적으로 마스크로서 기능하여 제1 금속막(103)이 섬 형상으로 남겨지게 된다. 이에 따라, 캐패시터 Q0의 패턴 정밀도가 저하하거나, 도전성의 잔사에 의해 인접하는 캐패시터 Q0의 하부 전극(105a)끼리 단락할 우려가 있다.
그래서, 강유전체막의 에칭 시의 마이크로로딩 효과를 야기하지 않는 재료로 이루어지는 하드 마스크를 채용하는 것을 생각한다. 그와 같은 재료로서, 산화 실리콘, 질화 실리콘 등이 있다. 그러나, 산화 실리콘, 질화 실리콘막은 제1 금속막(103), 강유전체막(104), 제2 금속막(105)의 에칭에 대하여 에칭 선택성이 낮기 때문에 막 두께를 1㎛ 이상으로 두껍게 할 필요가 있다. 또, 하드 마스크(110M)를 질화 실리콘으로 구성하는 것은, 예를 들면 특개2001-36024호 공보에 기재가 있다.
이에 대하여, 특개평 11-354510호 공보에 기재된 바와 같이, 질화 티탄막 상에 산화 실리콘을 형성한 2층 구조의 하드 마스크를 채용할 수 있다.
다음에, 2층 구조의 하드 마스크를 채용하여 캐패시터를 형성하는 공정을 도 4의 (a)∼도 4의 (c)를 참조하여 설명한다.
우선, 도 4의 (a)에 도시한 바와 같이, 절연막(102) 상에 제1 금속막(103), 강유전체막(104) 및 제2 금속막(105)을 순서대로 형성한 후에, 제2 금속막(105) 상에 질화 티탄막(110a)과 산화 실리콘막(110b)을 형성한다. 또한, 산화실리콘막(110b) 상에 캐패시터 평면 형상의 레지스트 패턴(111)을 형성한다.
다음에, 도 4의 (b)에 도시한 바와 같이, 레지스트 패턴(111)으로부터 노출된 산화 실리콘막(110b)과 질화 티탄막(110a)을 에칭하고, 레지스트 패턴(111) 아래에 남겨진 산화 실리콘막(110b)과 질화 티탄막(110a)을 하드 마스크(110M)로서 사용한다.
레지스트 패턴(111)을 제거한 후에, 도 4의 (c)에 도시한 바와 같이, 제2 금속막(105), 강유전체막(104), 제1 금속막(103) 중 하드 마스크(110M)에 덮여져 있지 않은 영역을 연속하여 에칭한다. 이에 따라, 하드 마스크(110M) 아래에 캐패시터 Q0이 형성된다.
이상과 같은 2층 구조의 하드 마스크(110M)를 사용하는 경우에는, 마이크로로딩 효과는 억제되어 강유전체막(104)의 에칭 잔사가 생기기 어려워지고, 더구나 제1 금속막(103)을 에칭할 때에, 적어도 질화 티탄막(110a)이 하드 마스크(110M)로서 남게 되어 캐패시터 측면의 경사를 급하게 할 수 있다.
그러나, 도 4의 (b)에 도시한 바와 같은 구조의 하드 마스크를 채용하면, 하드 마스크 형성용 성막 공정이 증가하는 것 외에, 에칭 시에 산소를 첨가해도 산화 실리콘막의 에칭을 억제할 수 없기 때문에 산화 실리콘막을, 예를 들면 1㎛ 정도로 두껍게 형성할 필요가 있다. 그와 같은 막 두께의 산화 실리콘막은 엑시머 노광용 레지스트를 이용하여 패터닝하는 것은 어렵기 때문에, 하드 마스크를 고정밀도로형성하는 것이 어려워진다.
따라서, 하드 마스크를 2층 구조로 하는 장점이 충분히 살려지지 않는다.
본 발명의 목적은 캐패시터를 구성하는 복수의 막을 하드 마스크를 사용하여 높은 정밀도로 패터닝할 수 있는 공정을 포함하는 반도체 장치의 제조 방법을 제공하는 데 있다.
도 1의 (a), 도 1의 (b)는 제1 종래 기술을 도시하는 캐패시터 형성 공정의 단면도.
도 2의 (a), 도 2의 (b)는 제2 종래 기술(그 1)을 도시하는 캐패시터 형성 공정의 단면도.
도 3의 (a), 도 3의 (b)는 제2 종래 기술(그 2)을 도시하는 캐패시터 형성 공정의 단면도.
도 4의 (a)∼도 4의 (c)는 제3 종래 기술을 도시하는 캐패시터 형성 공정의 단면도.
도 5의 (a)∼도 5의 (c)는 본 발명의 실시 형태에 따른 반도체 장치의 형성 공정 단면도(그 1).
도 6의 (a), 도 6의 (b)는 본 발명의 실시 형태에 따른 반도체 장치의 형성 공정 단면도(그 2).
도 7의 (a), 도 7의 (b)는 본 발명의 실시 형태에 따른 반도체 장치의 형성 공정 단면도(그 3).
도 8의 (a), 도 8의 (b)는 본 발명의 실시 형태에 따른 반도체 장치의 형성 공정 단면도(그 4).
도 9의 (a), 도 9의 (b)는 본 발명의 실시 형태에 따른 반도체 장치의 형성 공정 단면도(그 5).
도 10은 본 발명의 실시 형태에 따른 캐패시터 형성을 위한 에칭 공정에서의 기판 온도의 제어 상태를 도시하는 도면.
도 11은 본 발명의 실시 형태에 의해서 형성된 캐패시터의 측면도.
도 12의 (a), 도 12의 (b)는 본 발명의 실시 형태에 이용되는 에칭 장치의 반응실의 개요 구성도.
<도면의 주요 부분에 대한 부호의 설명>
1 : 실리콘(반도체) 기판
2 : 소자 분리 절연막
3 : 게이트 절연막
4a, 4b : 게이트 전극
5a, 5b, 5c : 불순물 확산 영역
6 : 측벽
7 : 커버 절연막
8 : 층간 절연막
11a, 11c : 도전성 플러그
13 : 제1 도전막
13a : 하부 전극
14 : 강유전체막
14a : 유전체막
15 : 제2 도전막
15a : 상부 전극
16 : 레지스트
18 : 하드막
18a : 하드 마스크
19 : 캐패시터 보호 절연막
20 : 층간 절연막
21 : 도전성 플러그
22a : 배선
22b : 도전성 패드
24 : 도전성 플러그
25 : 비트선
Q : 캐패시터
상기한 과제는, 반도체 기판의 상측에 절연막을 형성하는 공정과, 상기 절연막 상에 제1 도전막을 형성하는 공정과, 상기 제1 도전막 상에 강유전체막을 형성하는 공정과, 상기 강유전체막 상에 제2 도전막을 형성하는 공정과, 상기 제2 도전막 상에 하드 마스크를 형성하는 공정과, 상기 하드 마스크로부터 노출되는 영역의 상기 제2 도전막을 제1 온도로 제1 에칭 가스를 이용하여 에칭함으로써, 상기 하드 마스크 아래에 캐패시터 상부 전극을 형성하는 공정과, 상기 하드 마스크로부터 노출되는 영역의 상기 강유전체막을 제2 온도로 제2 에칭 가스를 이용하여 에칭함으로써, 상기 하드 마스크 아래에 캐패시터 유전체막을 형성하는 공정과, 상기 하드 마스크로부터 노출되는 영역의 상기 제1 도전막을 상기 제2 온도보다 높은 제3 온도로 제3 에칭 가스를 이용하여 에칭함으로써, 상기 하드 마스크 아래에 캐패시터 하부 전극을 형성하는 공정을 갖는 것을 특징으로 하는 반도체 장치의 제조 방법에 의해서 해결된다.
본 발명에 따르면, 기판 상측에 캐패시터를 형성하는 공정에서, 캐패시터 하부 전극을 구성하는 제1 도전막과, 캐패시터 유전체막을 구성하는 강유전체막과,캐패시터 상부 전극을 구성하는 제2 도전막을 동일한 하드 마스크를 이용하여 순차 에칭할 때에, 강유전체막의 에칭 시의 기판 온도를 제1 도전막의 에칭 시의 기판 온도보다도 낮게 하고 있다. 구체적으로는, 강유전체막의 에칭 시의 기판 온도를 300℃ 미만, 예를 들면 실온으로 하고, 제1 도전막의 에칭 시의 기판 온도를 300℃ 이상으로 하고 있다.
이것에 따르면, 하드 마스크를 사용하여 강유전체막을 에칭할 때에 기판 온도의 저하에 의해 마이크로로딩 효과가 생기기 어렵게 되어, 강유전체막의 에칭 잔사의 발생이 방지된다. 이 경우, 기판 온도를 너무 낮게 하면 캐패시터 유전체막의 측면의 테이퍼 각도가 작아질 우려가 있지만, 그 후의 제1 도전막의 에칭 시에는 기판 온도를 높게 하고 있기 때문에, 제1 도전막의 에칭 시에 하드 마스크로부터 비어져 나온 캐패시터 유전체막의 측벽이 에칭되기 때문에 캐패시터 유전체막의 측면의 테이퍼 각도는 최종적으로 높아진다.
하드 마스크는 에칭 가스에 산소를 포함시킴으로써 에칭 내성이 향상되는 재료, 예를 들면 티탄, 질화 티탄, 알루미늄으로 구성한다. 이에 따라, 제1 도전막, 강유전체막, 제2 도전막 각각의 하드 마스크에 대한 에칭 선택비가 높아진다. 따라서, 하드 마스크를 얇게 형성해도 높은 정밀도로 제1 도전막, 강유전체막, 제2 도전막을 패터닝하는 것이 가능해진다. 하드 마스크를 얇게 하면, 하드 마스크를 형성할 때의 패터닝 정밀도도 높아지며 또한 패터닝이 용이해진다.
그와 같은 하드 마스크는 단층으로 구성함으로써, 마스크 형성 공정이 복잡하게 되지 않고, 마스크 형성 공정의 처리량의 저하가 방지된다.
<발명의 실시 형태>
이하에 본 발명의 실시 형태를 도면에 기초하여 설명한다.
도 5∼도 9는 본 발명의 실시 형태에 따른 반도체 장치의 제조 공정을 나타내는 단면도이다.
우선, 도 5의 (a)에 도시하는 단면 구조를 형성하기까지의 공정을 설명한다.
도 5의 (a)에 도시한 바와 같이, n형 또는 p형의 실리콘(반도체) 기판(1)의 트랜지스터 형성 영역 주위에 포토리소그래피법에 의해 소자 분리용 홈을 형성한 후에, 소자 분리용 홈 내에 산화 실리콘(SiO2)을 매립하여 소자 분리 절연막(2)을 형성한다. 그와 같은 구조의 소자 분리 절연막(2)은 STI(Shallow Trench Isolation)로 불린다. 또, LOCOS(Local Oxidation of Silicon)법에 의해 형성한 절연막을 소자 분리 절연막으로 채용해도 된다.
계속해서, 실리콘 기판(1)의 트랜지스터 형성 영역에 p형 불순물을 도입하여 p웰(1a)을 형성한다. 또한, 실리콘 기판(1)의 트랜지스터 형성 영역 표면을 열 산화하여, 게이트 절연막(3)이 되는 실리콘 산화막을 형성한다.
다음에, 실리콘 기판(1)의 상측 전면에 비정질 또는 다결정의 실리콘막 및 텅스텐 실리사이드막을 순차 형성하고, 이들의 실리콘막 및 텅스텐 실리사이드막을 포토리소그래피법에 의해 패터닝하여 게이트 전극(4a, 4b)을 형성한다.
또, 1개의 p웰(1a) 상에는 2개의 게이트 전극(4a, 4b)이 병렬로 형성되고, 이들의 게이트 전극(4a, 4b)은 워드선의 일부를 구성한다.
다음에, p웰(1a) 중 게이트 전극(4a, 4b) 양측에 n형 불순물을 이온 주입하여 소스/드레인이 되는 제1∼제3 n형 불순물 확산 영역(5a∼5c)을 형성한다.
또한, CVD법에 의해 절연막, 예를 들면 산화 실리콘(SiO2)막을 실리콘 기판(1)의 전면에 형성한 후에, 그 절연막을 에치백하여 게이트 전극(4a, 4b)의 양측 부분에 절연성의 측벽 스페이서(6)로서 남긴다.
계속해서, 게이트 전극(4a, 4b)과 측벽 스페이서(6)를 마스크로 사용하여, 제1∼제3 n형 불순물 확산 영역(5a∼5c)에 다시 n형 불순물을 이온 주입함으로써, 제1∼제3 n형 불순물 확산 영역(5a∼5c)을 LDD 구조로 한다.
또, 1개의 트랜지스터 형성 영역에서의 2개의 게이트 전극(4a, 4b) 사이의 제2 n형 불순물 확산 영역(5b)은 후술하는 비트선에 전기적으로 접속되며, 트랜지스터 형성 영역의 양단측의 제1, 제3 n형 불순물 확산 영역(5a, 5c)은 후술하는 캐패시터의 하부 전극에 전기적으로 접속된다.
이상의 공정에 의해, p웰(1a)에는 게이트 전극(4a)과 LDD 구조의 n형 불순물 확산층(5a, 5b)을 갖는 제1 MOS 트랜지스터 T1과, 게이트 전극(4b)과 LDD 구조의 n형 불순물 확산층(5b, 5c)을 갖는 제2 MOS 트랜지스터 T2가 형성된다.
다음에, MOS 트랜지스터 T1, T2를 덮는 커버 절연막(7)으로서 약 200㎚ 두께의 산질화 실리콘(SiON)막을 플라즈마 CVD법에 의해 실리콘 기판(1) 전면에 형성한다. 그 후, TEOS 가스를 이용하는 플라즈마 CVD법에 의해 막 두께 1.0㎛ 정도의산화 실리콘(SiO2)을 제1 층간 절연막(8)으로서 커버 절연막(7) 상에 형성한다.
계속해서, 제1 층간 절연막(8)의 치밀화 처리로서, 예를 들면 상압의 질소 분위기 내에서 제1 층간 절연막(8)을 700℃ 온도에서 30분간 열 처리한다. 그 후에, 제1 층간 절연막(8)의 상면을 화학 기계 연마(CMP)법에 의해 평탄화한다.
다음에, 도 5의 (b)에 도시하는 구조를 형성하기까지의 공정을 설명한다.
우선, 포토리소그래피법에 의해 커버 절연막(7)과 제1 층간 절연막(8)을 패터닝함으로써, 제1 및 제3 불순물 확산 영역(5a, 5c) 상에 제1 및 제2 컨택트 홀(8a, 8b)을 형성한다.
또한, 제1 층간 절연막(8) 상면과 제1, 제2 컨택트 홀(8a, 8b) 내면에, 글루(glue)막으로서 막 두께 30㎚의 Ti막과 막 두께 50㎚의 TiN막을 스퍼터링법에 의해 순서대로 형성한다. 또한, CVD법에 의해 W막을 TiN막 상에 성장시켜 제1, 제2 컨택트 홀(8a, 8b) 내를 완전하게 매립한다.
계속해서, 도 5의 (c)에 도시한 바와 같이, W막, TiN막 및 Ti막을 CMP법에 의해 연마하여 제1 층간 절연막(8)의 상면 상에서 제거한다. 이에 따라 제1, 제2 컨택트 홀(8a, 8b) 내에 남겨진 텅스텐막, TiN막 및 Ti막을 각각 제1, 제2 도전성 플러그(11a, 11c)로 한다.
다음에, 도 6의 (a)에 도시하는 구조를 형성하기까지의 공정을 설명한다.
우선, 제1, 제2 도전성 플러그(11a, 11c) 상과 제1 층간 절연막(8) 상에 제1 도전막(13)으로서, 예를 들면 막 두께 300㎚의 이리듐(Ir)막, 플래티넘(Pt)막, 산화 플래티넘(PtOx)막, 산화 이리듐(IrOx)막, 또는 SRO(스트론튬 루테늄 산소)막 중 어느 하나를 형성한다. 제1 도전막(13)으로서, Ir막, Pt막, PtOx막, IrOx막 중에서 선택한 다층 구조막을 형성해도 된다.
또, 제1 도전막(13)을 형성하기 전 또는 후에, 예를 들면 막 박리 방지를 위해 제1 층간 절연막(8)을 어닐링한다. 어닐링 방법으로서, 예를 들면 아르곤 분위기 내에서 600∼750℃의 RTA(rapid thermal annealing)를 채용한다.
다음에, 제1 도전막(13) 상에 강유전체막(14)으로서, 예를 들면 막 두께 100㎚의 PZT막을 스퍼터링법에 의해 형성한다. 강유전체막(14)의 형성 방법은, 그 외에 MOD(metal organic deposition)법, MOCVD(유기 금속 CVD)법, 졸 겔법 등이 있다. 또한, 강유전체막(14)의 재료로서는 PZT 외에, PLCSZT, PLZT와 같은 다른 PZT계 재료나, SrBi2Ta2O9, SrBi2(Ta, Nb)2O9등의 Bi 층형 구조 화합물 재료, 그 밖의 금속 산화물 강유전체라도 된다.
계속해서, 산소 분위기 내에서 강유전체막(14)을 어닐링에 의해 결정화한다. 어닐링으로서, 예를 들면 아르곤과 산소의 혼합 가스 분위기 내에서 기판 온도 600℃, 시간 90초의 조건을 제1 단계, 산소 분위기 내에서 기판 온도 750℃, 시간 60초의 조건을 제2 단계로 하는 제2 단계의 RTA 처리를 채용한다.
또한, 강유전체막(14) 상에 제2 도전막(15)으로서, 예를 들면 막 두께 200㎚의 산화 이리듐(IrO2)을 스퍼터링법에 의해 형성한다.
이 후에, 제2 도전막(15) 상에 질화 티탄으로 이루어지는 하드막(18)을, 예를 들면 300㎚ 정도의 두께로 형성한다. 하드막(18)으로서, 질화 티탄막을 대신해서 티탄, 알루미늄 등, 산소에 의해서 에칭 내성이 향상되는 재료를 형성해도 되며, 이들의 재료를 복수층 형성한 구조를 채용해도 된다.
또한, 하드막(18) 상에 엑시머 레이저 노광용 레지스트(16)를 도포하고, 이어서 레지스트(16)를 엑시머 레이저에 의해서 노광하고, 또한 현상함으로써, 제1 및 제2 도전성 플러그(11a, 11c) 상방에 캐패시터 평면 형상으로 남긴다.
그리고, 도 6의 (b)에 도시한 바와 같이, 레지스트(16)를 마스크로 사용하여 하드막(18)을 에칭함으로써, 레지스트(16) 아래에 남겨진 하드막(18)을 하드 마스크(18a)로서 사용한다.
질화 티탄으로 구성되는 하드막(18)의 에칭은 유도 결합형(IPC) 플라즈마 에칭 장치를 이용하여 행해진다. 그 에칭 조건으로서, 예를 들면 반응실 내의 스테이지 상에 실리콘 기판(1)을 두고, 에칭 가스로서 BCl3을 유량 40ml/min., Cl2를 유량 60ml/min.로 반응실 내에 도입하고, 13.56㎒의 소스 파워를 250W, 400㎑의 바이어스 파워를 200W, 반응실 내의 진공도를 1㎩, 스테이지 온도를 25℃로 한다.
또, 바이어스 파워는 IPC 플라즈마 에칭 장치의 반응실 상의 안테나 코일에 인가하는 고주파 전원의 파워이다. 또한, 소스 파워는 반응실 내의 스테이지에 부착된 정전 척(electrostatic chuck)에 접속되는 고주파 전원의 파워이다.
하드 마스크(18a)가 형성된 후에, 실리콘 기판을 IPC 플라즈마 에칭 장치로부터 추출하고 레지스트(16)를 제거한다.
다음에, 하드 마스크(18a)에 덮여져 있지 않은 영역의 제2 도전막(15), 강유전체막(14) 및 제1 도전막(13)을 연속하여 순차 에칭한다.
우선, 도 7의 (a)에 도시한 바와 같이, 제2 도전막(15) 중 하드 마스크(18a)로부터 노출된 영역을 고온 하에서 에칭하고, 이에 따라 하드 마스크(18a) 아래에 남겨진 제2 도전막(15)을 캐패시터 Q의 상부 전극(15a)으로서 사용한다. 제2 도전막(15)의 에칭은, IPC 플라즈마 에칭 장치를 이용하여 행해진다. 그 에칭은, 예를 들면 반응실 내의 스테이지 상에 실리콘 기판(1)을 두고, 에칭 가스로서 HBr을 유량 10ml/min., O2를 유량 40ml/min.로 반응실 내에 도입하고, 13.56㎒의 소스 파워를 800W, 400㎑의 바이어스 파워를 700W, 반응실 내의 진공도를 0.4㎩, 스테이지 온도를 300∼500℃, 예를 들면 400℃로 설정됨으로써 행해진다.
계속해서, 도 7의 (b)에 도시한 바와 같이, 제2 도전막(15)의 에칭 시보다도 스테이지 온도를 내린 상태에서, 강유전막(14) 중 하드 마스크(18a) 및 상부 전극(15a)로부터 노출된 영역을 에칭하고, 이에 따라 하드 마스크(18a)의 아래쪽에 남겨진 강유전체막(14)을 캐패시터 Q의 유전체막(14a)으로서 사용한다. 강유전체막(14)의 에칭은, 제2 도전막(15)의 에칭과 동일한 IPC 플라즈마 에칭 장치의 반응실 내에서 행해도 되며, 다른 IPC 플라즈마 에칭 장치를 이용하여 행해도 된다. 그 에칭 조건은, 예를 들면 에칭 가스로서 Cl2를 유량 10ml/min., Ar을 유량 40ml/min., O2를 유량 10ml/min., CF4를 12ml/min.로 반응실 내에 도입하고, 13.56㎒의 소스 파워를 1400W, 400㎑의 바이어스 파워를 800W, 반응실 내의 진공도를0.7㎩, 스테이지 온도를 상온으로부터 300℃ 미만의 범위, 예를 들면 25℃로 설정함으로써 행해진다. 이러한 조건에 따르면, 마이크로로딩 효과에 의한 강유전체막(14)의 잔사의 발생이 방지된다.
또한 계속해서, 도 8의 (a)에 도시한 바와 같이, 강유전체막(14)의 에칭 시보다도 스테이지 온도를 올린 상태에서, 제1 도전막(13) 중 하드 마스크(18a)에 덮여져 있지 않은 영역을 에칭하고, 이에 따라 하드 마스크(18a)의 아래쪽에 남겨진 제1 도전막(13)을 캐패시터 Q의 하부 전극(13a)으로서 사용한다. 제1 도전막(13)의 에칭은, 제2 도전막(15)의 에칭과 동일한 IPC 플라즈마 에칭 장치의 반응실 내에서 행해진다. 그 에칭 조건은, 예를 들면 에칭 가스로서 HBr을 유량 10ml/min., O2를 유량 40ml/min.로 반응실 내로 도입하고, 13.56㎒의 소스 파워를 800W, 400㎑의 바이어스 파워를 700W, 반응실 내의 진공도를 0.4㎩, 스테이지 온도를 300℃∼500℃, 예를 들면 400℃로 설정함으로써 행해진다.
제1 도전막(13)의 에칭이 끝난 후에, 시간적으로 약 60%의 오버 에칭을 행한다.
또, 제1 도전막(13)과 제2 도전막(15)이 에칭되는 분위기는 강유전체막(14)이 에칭되는 분위기보다도 압력이 낮게 이루어져 있다.
이에 따라, 하부 전극(13a), 유전체막(14a), 상부 전극(15a)으로 이루어지는 캐패시터 Q의 패터닝 공정이 종료한다. 또, 제2 도전막(15), 강유전체막(14) 및 제1 도전막(13) 각각의 에칭 시의 기판 온도의 변화를 도 10에 도시한다.
1개의 p웰(1a) 상측에서, 1개의 하부 전극(13a)은 제1 도전성 플러그(11a)를 통하여 제1 n형 불순물 확산 영역(5a)에 전기적으로 접속되며, 또한 다른 하부 전극(13a)은 제2 도전성 플러그(11c)를 통하여 제3 n형 불순물 확산 영역(5c)에 전기적으로 접속된다. 또한, 캐패시터 Q의 측면의 테이퍼각 θ는 약 80도가 되었다.
그 후에, 하드 마스크(18a)를 웨트에칭 또는 드라이에칭에 의해 제거한다. 질화 티탄으로 이루어지는 하드 마스크(18a)를 웨트에칭하는 에칭 용액으로서 예를 들면 과산화수소수와 암모니아 혼합액이 이용된다.
또, 하드 마스크의 상부가 산화 실리콘으로 구성되어 있는 경우에는, 산화 실리콘을 제거할 때에 제1 층간 절연막(8)이 에칭되어 캐패시터 Q의 상호 간의 영역에 홈이 형성된다. 그러나, 본 실시 형태에서는 하드 마스크를 산화 실리콘으로 구성하지 않기 때문에, 그와 같은 문제는 생기지 않는다.
계속해서, 에칭에 의한 강유전체막(14)을 손상으로부터 회복시키기 위해서, 회복 어닐링을 행한다. 이러한 경우의 회복 어닐링은, 예를 들면 기판 온도 650℃, 60분간의 조건으로 산소 분위기 내에서 행해진다.
다음에, 도 8의 (b)에 도시한 바와 같이, 제1 층간 절연막(8) 및 캐패시터 Q 상에 캐패시터 보호 절연막(19)으로서 막 두께 50㎚의 알루미나를 스퍼터링에 의해 형성한다. 그 후에, 산소 분위기 내에서 650℃, 60분간의 조건으로 캐패시터 Q를 어닐링한다. 캐패시터 보호 절연막(19)은 프로세스 손상으로부터 캐패시터 Q를 보호하는 것이다.
그 후, TEOS 가스를 이용하는 플라즈마 CVD법에 의해, 제2 층간 절연막(20)으로서 막 두께 1.0㎛ 정도의 산화 실리콘(SiO2)을 캐패시터 보호 절연막(19) 상에 형성한다. 또한, 제2 층간 절연막(20) 상면을 CMP법에 의해 평탄화한다. 이 예에서는, CMP 후의 제2 층간 절연막(20)의 남은 막 두께는 캐패시터 Q의 상부 전극(15a) 상에서 300㎚ 정도로 한다.
다음에, 도 9의 (a)에 도시하는 구조를 형성하기까지의 공정을 설명한다.
우선, 레지스트 마스크(도시되지 않음)를 이용하여, 제2 층간 절연막(20), 캐패시터 보호 절연막(19) 및 커버 절연막(7)을 에칭함으로써 제2 n형 불순물 확산 영역(5b) 상에 홀(20a)을 형성한다.
또한, 홀(20a) 내와 제2 층간 절연막(20) 상에, 글루막으로서 막 두께 30㎚의 Ti막과 막 두께 50㎚의 TiN막을 스퍼터링법에 의해 순서대로 형성한다. 또한, CVD법에 의해 W막을 글루층 상에 성장시킴과 함께 홀(20a) 내를 완전히 매립한다.
계속해서, W막, TiN막 및 Ti막을 CMP 법에 의해 연마하여 제2 층간 절연막(20)의 상면 상으로부터 제거한다. 그리고, 홀(20a) 내에 남겨진 텅스텐막 및 글루층을 제3 도전성 플러그(21)로 한다. 이 제3 도전성 플러그(21)는 제2 불순물 확산 영역(5a)에 전기적으로 접속된다.
다음에, 도 9의 (b)에 도시하는 구조를 형성하기까지의 공정을 설명한다.
우선, 제3 도전성 플러그(21) 상과 제2 층간 절연막(20) 상에, 제2 산화 방지막(도시되지 않음)으로서 SiON막을 CVD법에 의해 형성한다. 또한, 제2 산화 방지막(도시되지 않음), 제2 층간 절연막(20) 및 캐패시터 보호 절연막(19)을 포토리소그래피법에 의해 패터닝하여 캐패시터 Q의 상부 전극(15a) 상에 컨택트 홀(20b)을 형성한다.
컨택트 홀(20b)을 형성함으로써 손상을 받은 캐패시터 Q는 어닐링에 의해서 회복된다. 그 어닐링은, 예를 들면 산소 분위기 내에서 기판 온도 550℃로서 60분간 행해진다.
그 후에, 제2 층간 절연막(20) 상에 형성된 산화 방지막을 에치백에 의해서 제거함과 함께, 제3 도전성 플러그(21)의 표면을 노출시킨다.
또한, 캐패시터 Q의 상부 전극(15a) 상의 컨택트 홀(20b) 내와 제2 층간 절연막(20) 상에 금속막을 형성한다. 그 후에, 금속막을 패터닝함으로써, 컨택트 홀(20b)을 통하여 상부 전극(15a)에 접속되는 1층째 금속 배선(22a)과, 제3 도전성 플러그(21)에 접속되는 도전성 패드(22b)를 형성한다. 그 금속막으로서, 예를 들면 막 두께 60㎚의 Ti, 막 두께 30㎚의 TiN, 막 두께 400㎚의 Al-Cu, 막 두께 5㎚의 Ti, 및 막 70㎚의 TiN을 순서대로 형성한 다층 구조를 채용한다.
또, 금속막의 패터닝 방법으로서, 금속막 상에 반사 방지막을 형성하고, 또한 반사 방지막 상에 레지스트를 도포한 후에, 레지스트를 노광, 현상하여 배선 형상 등의 레지스트 패턴을 형성하고, 그 레지스터 패턴을 이용하여 반사 방지막과 금속막을 에칭하는 방법을 채용한다.
또한, 제2 층간 절연막(20), 1층째 금속 배선(22a) 및 도전성 패드(22b) 상에 제3 층간 절연막(23)을 형성한다. 계속해서, 제3 층간 절연막(23)을 패터닝하여 도전성 패드(22b) 상에 홀(23a)을 형성하고, 그 홀(23a) 내에 아래로부터 순서대로 TiN막 및 W막으로 이루어지는 제4 도전성 플러그(24)를 형성한다.
그 후에, 제3 층간 절연막(23) 상에 금속막을 형성하고, 이것을 포토리소그래피법에 의해 패터닝함으로써, 제4 도전성 플러그(24)에 접속되는 비트선(25)을 형성한다. 비트선(25)은 제4 도전성 플러그(24), 도전성 패드(22b) 및 제3 도전성 플러그(21)를 통하여 제2 n형 불순물 확산 영역(5b)에 전기적으로 접속된다. 그것에 이어서, 2층째 배선층을 덮는 절연막 등이 형성되지만 그 상세는 생략한다.
상기한 실시 형태에 있어서, 도 10에 도시한 바와 같이, 하드 마스크(18a)를 사용하여 제2 도전막(15)을 에칭할 때의 기판 온도를 300 이상, 500℃ 이하의 고온으로 하고, 하드 마스크(18a)를 사용하여 강유전체막(14)을 에칭할 때의 기판 온도를 상온 이상, 300℃ 미만의 저온으로 하고, 하드 마스크(18a)를 사용하여 제1 도전막(13)을 에칭할 때의 기판 온도를 300 이상, 500℃ 이하의 고온으로 하고 있다.
어느 하나의 에칭 시에도 에칭 가스 중에 산소 가스를 첨가함으로써, 하드 마스크(18a)의 에칭 내성이 높아지고, 또한 하드 마스크(18a)에 대한 막(13, 14, 15)의 에칭 선택비가 높아진다. 예를 들면, 상기한 캐패시터 Q 형성용 에칭 조건에서는 제1 도전막(13), 제2 도전막(15) 각각의 TiN 하드 마스크(18a)에 대한 에칭 선택비는 무한대가 되어 하드 마스크(18a)는 거의 에칭되지 않았다. 또한, 상기한 캐패시터 Q 형성용 에칭 조건에서는, PZT 강유전체막(14)의 TiN 하드 마스크(18a)에 대한 에칭 선택비는 약 2가 되고, 강유전체막(14)의 에칭 시에 하드 마스크(18a)가 소멸하는 일은 없다.
또한, 강유전체막(14)의 에칭 시의 스테이지 온도를 낮게 한 결과, 마이크로로딩 효과가 발생하기 어려워져서, 캐패시터 Q 주위에 강유전체의 에칭 잔사가 발생하지 않았다.
도 11은 두께 300㎚의 TiN으로 이루어지는 하드 마스크(18a)를 제2 도전막(15) 상에 형성하고, 상기한 에칭 조건에 의해 제2 도전막(15), 강유전체막(14) 및 제1 도전막(13)을 패터닝함으로써 실제로 형성된 캐패시터의 측면도이다. 도 11에 도시한 바와 같이, 캐패시터 Q 주위의 제1 층간 절연막(8) 상에는 도 3에 도시한 바와 같은 에칭 잔사가 발생하지 않았다.
또, 도 11은 상기한 에칭 조건을 이용하여 실제로 형성된 캐패시터 Q의 측면을 촬영한 사진에 기초하여 도시하고 있다. 도 11에 있어서, 하드 마스크(18a)의 엣지부는 강유전체막(14)의 에칭 시에 에칭되어 그 중앙부보다도 얇아져 있다.
그런데, 캐패시터 Q의 유전체막(14a)의 형성 공정에서는 강유전체막(14)을 낮은 온도로 에칭하기 때문에, 유전체막(14a)의 측면의 테이퍼 각도가 너무 급해서는 안된다. 그러나, 제1 도전막(13)의 에칭, 또한 제1 도전막(13)의 오버 에칭을 각각 고온으로 행할 때에, 유전체막(14a)의 측면이 에칭되어 최종적으로 유전체막(14a) 측면도 포함시켜서 캐패시터 Q 측면의 테이퍼 각도는 크고 급하게 된다.
그런데, 상기한 실시 형태에서는, 제2 도전막(15)의 에칭 시의 스테이지 온도를 300∼500℃로 하였지만, 상온 이상으로서 300℃ 미만의 범위가 낮은 온도로 행해도 된다. 이것은 제2 도전막(15)의 에칭은 캐패시터 Q 형성 공정의 초기로서 반응 생성물이 상부 전극(15a)의 측면에 거의 부착되지 않고, 상부 전극(15a)의 측면에서의 테이퍼각은 커지기 때문이다. 더구나, 하부 전극(13a)의 형성 공정에서는 고온으로 제1 도전막(13)을 에칭하기 때문에, 이 때에 상부 전극(15a) 중 하드 마스크(18a)로부터 비어져 나온 부분이 동시에 에칭되어, 최종적인 캐패시터 Q의 측면의 테이퍼 각도는 급해진다.
상온으로서 25℃를 선택하는 경우의 제2 도전막(15)의 에칭 조건은, 예를 들면 에칭 가스로서 Cl2를 유량 10ml/min., Ar를 유량 40ml/min., O2를 유량 10ml/min.로 반응실 내에 도입하고, 13.56㎒의 소스 파워를 1400W, 400㎑의 바이어스 파워를 800W, 반응실 내의 진공도를 0.7㎩로 한다.
그런데, 2개의 온도 영역에서 에칭하는 방법으로서는, 도 12의 (a)에 도시한 바와 같이 1개의 반응실(31) 내에서 2 종류의 온도 제어를 행하여 에칭하는 방법을 채용하는 방법과, 도 12의 (b)에 도시한 바와 같이 2개의 반응실(41, 42) 내의 웨이퍼 스테이지(41a, 42a)의 온도를 따로따로 제어하여 에칭하는 방법 중 어느 하나가 채용된다.
1개의 에칭 장치의 반응실(31) 내에서 2 종류의 온도 제어를 행하는 경우에는 2 종류의 온도 제어를 실현하기 위해서, 가열, 냉각 기구(33)를 구비한 웨이퍼 스테이지(32)를 이용해도 되고, 램프 가열 기구(도시되지 않음)를 구비해도 된다.
또한, 2개의 에칭 장치의 각각의 반응실(41, 42)에서 강유전체막(14)과 제1 금속막(13)을 따로따로 에칭하는 경우에는, 2개 이상의 반응실(41, 42)을 진공 반송실(43)로 접속한 에칭 장치를 이용해도 되며, 2대의 독립형의 장치를 이용해도된다.
(부기 1) 반도체 기판의 상측에 절연막을 형성하는 공정과,
상기 절연막 상에 제1 도전막을 형성하는 공정과,
상기 제1 도전막 상에 강유전체막을 형성하는 공정과,
상기 강유전체막 상에 제2 도전막을 형성하는 공정과,
상기 제2 도전막 상에 하드 마스크를 형성하는 공정과,
상기 하드 마스크로부터 노출되는 영역의 상기 제2 도전막을 제1 온도로 제1 에칭 가스를 이용하여 에칭함으로써, 상기 하드 마스크 아래에 캐패시터 상부 전극을 형성하는 공정과,
상기 하드 마스크로부터 노출되는 영역의 상기 강유전체막을 제2 온도로 제2 에칭 가스를 이용하여 에칭함으로써, 상기 하드 마스크 아래에 캐패시터 유전체막을 형성하는 공정과,
상기 하드 마스크로부터 노출되는 영역의 상기 제1 도전막을 상기 제2 온도보다 높은 제3 온도로 제3 에칭 가스를 이용하여 에칭함으로써, 상기 하드 마스크 아래에 캐패시터 하부 전극을 형성하는 공정
을 갖는 것을 특징으로 하는 반도체 장치의 제조 방법.
(부기 2) 상기 제1 에칭 가스, 상기 제2 에칭 가스 및 상기 제3 에칭 가스에는 각각 산소가 포함되어 있는 것을 특징으로 하는 부기 1에 기재된 반도체 장치의 제조 방법.
(부기 3) 상기 제2 에칭 가스 중 상기 산소의 유량비는, 상기 제1 에칭 가스중 상기 산소의 유량비, 상기 제3 에칭 가스 중 상기 산소의 유량비보다도 작은 것을 특징으로 하는 부기 2에 기재된 반도체 장치의 제조 방법.
(부기 4) 상기 제1 온도는 상기 제2 온도보다도 높은 것을 특징으로 하는 부기 1 내지 부기 3 중 어느 하나에 기재된 반도체 장치의 제조 방법.
(부기 5) 상기 제1 온도는 상기 제2 온도의 설정 범위 내에서 설정되는 것을 특징으로 하는 부기 1 내지 부기 3 중 어느 하나에 기재된 반도체 장치의 제조 방법.
(부기 6) 상기 제2 온도는, 상온 이상으로서 300℃ 미만의 범위 내에 설정되는 것을 특징으로 하는 부기 1 내지 부기 5 중 어느 하나에 기재된 반도체 장치의 제조 방법.
(부기 7) 상기 제3 온도는 300℃ 이상이고 500℃ 이하인 것을 특징으로 하는 부기 1 내지 부기 6 중 어느 하나에 기재된 반도체 장치의 제조 방법.
(부기 8) 상기 하드 마스크로부터 노출된 상기 강유전체막의 에칭은 제1 반응실 내에서 행해지고, 상기 하드 마스크로부터 노출된 상기 제1 도전막의 에칭은 상기 제1 반응실과는 다른 제2 반응실 내에서 행해지는 것을 특징으로 하는 부기 1 내지 부기 7 중 어느 하나에 기재된 반도체 장치의 제조 방법.
(부기 9) 상기 제2 도전막, 상기 강유전체막 및 상기 제1 도전막의 에칭은 동일한 반응실 내에서 행해지는 것을 특징으로 하는 부기 1 내지 부기 7 중 어느 하나에 기재된 반도체 장치의 제조 방법.
(부기 10) 상기 제1 에칭 가스와 상기 제3 에칭 가스가 도입되는 분위기의압력은 상기 제2 에칭 가스가 도입되는 분위기의 압력보다도 낮은 것을 특징으로 하는 부기 1 내지 부기 9 중 어느 하나에 기재된 반도체 장치의 제조 방법.
(부기 11) 상기 제1 에칭 가스, 상기 제2 에칭 가스 및 상기 제3 에칭 가스에는 할로겐 원소가 포함되어 있는 것을 특징으로 하는 부기 1 내지 부기 10 중 어느 하나에 기재된 반도체 장치의 제조 방법.
(부기 12) 상기 제1 에칭 가스와 상기 제3 에칭 가스에는 제1 할로겐이 포함되며, 상기 제2 에칭 가스에는 상기 제1 할로겐과는 다른 제2 할로겐이 포함되어 있는 것을 특징으로 하는 부기 11에 기재된 반도체 장치의 제조 방법.
(부기 13) 상기 제1 할로겐은 브롬이고, 상기 제2 할로겐은 염소인 것을 특징으로 하는 부기 12에 기재된 반도체 장치의 제조 방법.
(부기 14) 상기 제2 에칭 가스에는 불소 원자가 포함되어 있는 것을 특징으로 하는 부기 1 내지 부기 13 중 어느 하나에 기재된 반도체 장치의 제조 방법.
(부기 15) 상기 하드 마스크의 형성 공정은 상기 제2 도전막 상에 하드막을 형성하는 공정과, 상기 하드막 상에 캐패시터 평면 형상의 레지스트 패턴을 형성하는 공정과, 상기 레지스트 패턴을 마스크로 하여 상기 하드막을 에칭하여 하드 마스크를 형성하는 공정과, 상기 레지스트 패턴을 제거하는 공정으로 이루어지는 것을 특징으로 하는 부기 1 내지 부기 14 중 어느 하나에 기재된 반도체 장치의 제조 방법.
(부기 16) 상기 하드 마스크는 티탄, 질화 티탄, 알루미늄 중 어느 하나로 구성되어 있는 것을 특징으로 하는 부기 1 내지 부기 15 중 어느 하나에 기재된 반도체 장치의 제조 방법.
(부기 17) 상기 하드 마스크는 단층 구조인 것을 특징으로 하는 부기 1 내지 부기 16 중 어느 하나에 기재된 반도체 장치.
이상 진술한 바와 같이 본 발명에 따르면, 기판 상측에 캐패시터의 형성 공정에서, 캐패시터 하부 전극을 구성하는 제1 도전막과, 캐패시터 유전체막을 구성하는 강유전체막과, 캐패시터 상부 전극을 구성하는 제2 도전막을 동일한 하드 마스크를 이용하여 순차 에칭할 때에, 강유전체막의 에칭 시의 기판 온도를 제1 도전막의 에칭 시의 기판 온도보다도 낮게 하였기 때문에, 하드 마스크를 사용하여 강유전체막을 에칭할 때에 마이크로로딩 효과가 생기기 어렵게 되어, 강유전체막의 에칭 잔사의 발생을 방지할 수 있다.

Claims (7)

  1. 반도체 기판의 상측에 절연막을 형성하는 공정과,
    상기 절연막 상에 제1 도전막을 형성하는 공정과,
    상기 제1 도전막 상에 강유전체막을 형성하는 공정과,
    상기 강유전체막 상에 제2 도전막을 형성하는 공정과,
    상기 제2 도전막 상에 하드 마스크를 형성하는 공정과,
    상기 하드 마스크로부터 노출되는 영역의 상기 제2 도전막을 제1 온도로 제1 에칭 가스를 이용하여 에칭함으로써, 상기 하드 마스크 아래에 캐패시터 상부 전극을 형성하는 공정과,
    상기 하드 마스크로부터 노출되는 영역의 상기 강유전체막을 제2 온도로 제2 에칭 가스를 이용하여 에칭함으로써, 상기 하드 마스크 아래에 캐패시터 유전체막을 형성하는 공정과,
    상기 하드 마스크로부터 노출되는 영역의 상기 제1 도전막을 상기 제2 온도보다 높은 제3 온도로 제3 에칭 가스를 이용하여 에칭함으로써, 상기 하드 마스크 아래에 캐패시터 하부 전극을 형성하는 공정
    을 갖는 것을 특징으로 하는 반도체 장치의 제조 방법.
  2. 제1항에 있어서,
    상기 제1 에칭 가스, 상기 제2 에칭 가스 및 상기 제3 에칭 가스에는 각각산소가 포함되어 있는 것을 특징으로 하는 반도체 장치의 제조 방법.
  3. 제1항 또는 제2항에 있어서,
    상기 제1 온도는 상기 제2 온도보다도 높은 것을 특징으로 하는 반도체 장치의 제조 방법.
  4. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 제1 온도는 상기 제2 온도의 설정 범위 내에서 설정되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  5. 제1항 내지 제4항 중 어느 한 항에 있어서,
    상기 제2 온도는 상온 이상으로서 300℃ 미만의 범위 내에 설정되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  6. 제1항 내지 제5항 중 어느 한 항에 있어서,
    상기 하드 마스크로부터 노출된 상기 강유전체막의 에칭은 제1 반응실 내에서 행해지고, 상기 하드 마스크로부터 노출된 상기 제1 도전막의 에칭은 상기 제1 반응실과는 다른 제2 반응실 내에서 행해지는 것을 특징으로 하는 반도체 장치의 제조 방법.
  7. 제1항 내지 제6항 중 어느 한 항에 있어서,
    상기 제1 에칭 가스, 상기 제2 에칭 가스 및 상기 제3 에칭 가스에는 할로겐 원소가 포함되어 있는 것을 특징으로 하는 반도체 장치의 제조 방법.
KR10-2003-0011167A 2002-06-20 2003-02-22 반도체 장치의 제조 방법 KR20030097640A (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2002180453A JP2004023078A (ja) 2002-06-20 2002-06-20 半導体装置の製造方法
JPJP-P-2002-00180453 2002-06-20

Publications (1)

Publication Number Publication Date
KR20030097640A true KR20030097640A (ko) 2003-12-31

Family

ID=29717520

Family Applications (1)

Application Number Title Priority Date Filing Date
KR10-2003-0011167A KR20030097640A (ko) 2002-06-20 2003-02-22 반도체 장치의 제조 방법

Country Status (5)

Country Link
US (1) US20030235944A1 (ko)
EP (1) EP1376673A2 (ko)
JP (1) JP2004023078A (ko)
KR (1) KR20030097640A (ko)
TW (1) TW579543B (ko)

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4551725B2 (ja) * 2004-09-13 2010-09-29 Ｏｋｉセミコンダクタ株式会社 半導体装置の製造方法
JP2006093451A (ja) * 2004-09-24 2006-04-06 Toshiba Corp 半導体装置
JP2007188961A (ja) * 2006-01-11 2007-07-26 Toshiba Corp 半導体記憶装置及びその製造方法
JP2007207791A (ja) * 2006-01-31 2007-08-16 Fujitsu Ltd 半導体装置の製造方法
JP5028829B2 (ja) * 2006-03-09 2012-09-19 セイコーエプソン株式会社 強誘電体メモリ装置の製造方法
JP4853057B2 (ja) * 2006-03-09 2012-01-11 セイコーエプソン株式会社 強誘電体メモリ装置の製造方法
KR100883139B1 (ko) * 2007-06-28 2009-02-10 주식회사 하이닉스반도체 루테늄계 전극을 구비한 캐패시터 및 그 제조 방법
JP5245383B2 (ja) * 2007-12-11 2013-07-24 富士通セミコンダクター株式会社 半導体装置の製造方法
JP4999185B2 (ja) * 2008-03-04 2012-08-15 富士フイルム株式会社 ドライエッチング方法及びドライエッチング装置
JP2009266952A (ja) * 2008-04-23 2009-11-12 Seiko Epson Corp デバイスの製造方法及び製造装置
JP6446877B2 (ja) * 2014-07-16 2019-01-09 Tdk株式会社 薄膜キャパシタ
KR102593562B1 (ko) * 2019-02-15 2023-10-25 삼성전자주식회사 재배선 기판, 이의 제조 방법, 및 이를 포함하는 반도체 패키지

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3122579B2 (ja) * 1994-07-27 2001-01-09 シャープ株式会社 Ｐｔ膜のエッチング方法
US5563762A (en) * 1994-11-28 1996-10-08 Northern Telecom Limited Capacitor for an integrated circuit and method of formation thereof, and a method of adding on-chip capacitors to an integrated circuit
JP3024747B2 (ja) * 1997-03-05 2000-03-21 日本電気株式会社 半導体メモリの製造方法
JPH11220095A (ja) * 1998-01-30 1999-08-10 Sony Corp 誘電体キャパシタの製造方法
US6492222B1 (en) * 1999-12-22 2002-12-10 Texas Instruments Incorporated Method of dry etching PZT capacitor stack to form high-density ferroelectric memory devices
US20030143853A1 (en) * 2002-01-31 2003-07-31 Celii Francis G. FeRAM capacitor stack etch
JP4014902B2 (ja) * 2002-03-15 2007-11-28 富士通株式会社 半導体装置の製造方法

Also Published As

Publication number Publication date
US20030235944A1 (en) 2003-12-25
EP1376673A2 (en) 2004-01-02
JP2004023078A (ja) 2004-01-22
TW200400547A (en) 2004-01-01
TW579543B (en) 2004-03-11

Similar Documents

Publication Publication Date Title
US8956881B2 (en) Method of manufacturing a FeRAM device
US7518173B2 (en) Semiconductor device having ferroelectric capacitor and its manufacture method
JPH118360A (ja) 半導体装置の構造およびその製造方法
JP2003347517A (ja) 半導体装置及びその製造方法
JP4690234B2 (ja) 半導体装置及びその製造方法
JP2008210893A (ja) 半導体装置とその製造方法
KR100848240B1 (ko) 반도체 장치 및 그 제조 방법
KR100832683B1 (ko) 반도체 장치의 제조 방법
JP3994017B2 (ja) 半導体装置の製造方法
KR20030097640A (ko) 반도체 장치의 제조 방법
KR20020083408A (ko) 반도체 장치 및 그 제조 방법
KR100598983B1 (ko) 반도체 소자의 스토리지노드 전극 제조 방법
KR100851480B1 (ko) 반도체 장치의 제조 방법
JP2006351614A (ja) 強誘電体メモリ装置の製造方法
JP4467891B2 (ja) 半導体装置の製造方法
JP4319147B2 (ja) 半導体装置の製造方法
JP2004214544A (ja) 半導体装置の製造方法
JP4515492B2 (ja) 半導体装置の製造方法
KR100861955B1 (ko) 반도체 장치 및 그 제조 방법
JP2004214456A (ja) 半導体装置及びその製造方法
JP2006279083A (ja) 半導体装置の製造方法
JP2000260956A (ja) 容量素子、その容量素子の製造方法、半導体記憶素子、および、その半導体記憶素子の製造方法

Legal Events

Date Code Title Description
WITN Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid