KR100861955B1 - 반도체 장치 및 그 제조 방법 - Google Patents

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고우이치 나가이
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후지쯔 마이크로일렉트로닉스 가부시키가이샤
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Abstract

각 강유전체 커패시터(101)를 둘러싸도록 하여 실 링(seal ring)(102)이 형성되어 있다. 또한, 복수의 강유전체 커패시터(101)를 둘러싸도록 하여 실 링(103)이 형성되어 있다. 또한, 강유전체 커패시터(101) 전체를 둘러싸도록 하여, 또한 다이싱 라인(110)의 내측에 다이싱 라인(110)을 따라 실 링(104)이 형성되어 있다.
강유전체 커패시터, 실 링

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND PROCESS FOR FABRICATING THE SAME}
본 발명은 강유전체 커패시터를 구비한 불휘발성 메모리에 적합한 반도체 장치 및 그 제조 방법에 관한 것이다.
종래 메모리 등의 반도체 장치에서는, 예를 들어 특허문헌 1(일본국 공개특허2000-277465호 공보)에 기재되어 있는 바와 같이, 다이싱(dicing) 라인을 따라 실 링(seal ring)(내습(耐濕) 링)이 형성되어 있다. 이러한 실 링은 외부로부터의 수분 삼입(渗入)을 방지하기 위해 형성되어 있다.
그러나, 강유전체 커패시터를 구비한 메모리인 강유전체 메모리에서는, 이러한 실 링만으로는 흡습(吸濕)에 의한 강유전체 커패시터의 열화(劣化)를 충분히 방지하는 것이 곤란했다.
[특허문헌 1] 일본국 공개특허2000-277465호 공보
본 발명의 목적은 흡습에 따른 강유전체 커패시터의 열화를 보다 억제할 수 있는 반도체 장치 및 그 제조 방법을 제공함에 있다.
본원 발명자는 상기 과제를 해결하기 위해 예의(銳意) 검토를 거듭한 결과, 이하에 나타낸 발명의 모든 형태에 상도(想到)했다.
본 발명에 따른 반도체 장치에는 반도체 기판과, 상기 반도체 기판의 상방(上方)에 형성된 복수의 강유전체 커패시터와, 상기 복수의 강유전체 커패시터 중에서 선택된 1개 이상을 둘러싸는 복수의 제 1 실 링이 설치되어 있다.
본 발명에 따른 반도체 장치의 제조 방법에서는, 반도체 기판의 상방에 복수의 강유전체 커패시터를 형성한 후, 상기 복수의 강유전체 커패시터 중에서 선택된 1개 이상을 둘러싸는 복수의 실 링을 형성한다.
도 1은 본 발명의 실시예에 따른 방법에 의해 제조하는 강유전체 메모리(반도체 장치)의 메모리 셀 어레이의 구성을 나타낸 회로도.
도 2a는 본 발명의 실시예에 따른 강유전체 메모리의 제조 방법을 공정순으로 나타낸 단면도.
도 2b는, 도 2a에 이어서, 본 발명의 실시예에 따른 강유전체 메모리의 제조 방법을 공정순으로 나타낸 단면도.
도 2c는, 도 2b에 이어서, 본 발명의 실시예에 따른 강유전체 메모리의 제조 방법을 공정순으로 나타낸 단면도.
도 2d는, 도 2c에 이어서, 본 발명의 실시예에 따른 강유전체 메모리의 제조 방법을 공정순으로 나타낸 단면도.
도 2e는, 도 2d에 이어서, 본 발명의 실시예에 따른 강유전체 메모리의 제조 방법을 공정순으로 나타낸 단면도.
도 2f는, 도 2e에 이어서, 본 발명의 실시예에 따른 강유전체 메모리의 제조 방법을 공정순으로 나타낸 단면도.
도 2g는, 도 2f에 이어서, 본 발명의 실시예에 따른 강유전체 메모리의 제조 방법을 공정순으로 나타낸 단면도.
도 3은 본 발명의 실시예에 따른 강유전체 메모리에서의 강유전체 커패시터와 각 실 링의 관계를 나타낸 레이아웃 도면.
이하, 본 발명의 실시예에 대해서 첨부 도면을 참조하여 구체적으로 설명한다. 도 1은 본 발명의 실시예에 따른 방법에 의해 제조하는 강유전체 메모리(반도체 장치)의 메모리 셀 어레이의 구성을 나타낸 회로도이다.
이 메모리 셀 어레이에는 일 방향으로 연장되는 복수개의 비트선(3), 비트선(3)이 연장되는 방향에 대하여 수직인 방향으로 연장되는 복수개의 워드선(4) 및 플레이트선(5)이 설치되어 있다. 또한, 이들 비트선(3), 워드선(4) 및 플레이트선(5)이 구성하는 격자(格子)와 정합(整合)하도록 하여 복수개의 강유전체 메모리의 메모리 셀이 어레이 형상으로 배치되어 있다. 각 메모리 셀에는 강유전체 커패시터(1) 및 MOS 트랜지스터(2)가 설치되어 있다.
MOS 트랜지스터(2)의 게이트는 워드선(4)에 접속되어 있다. 또한, MOS 트랜지스터(2)의 한쪽 소스·드레인은 비트선(3)에 접속되고, 다른쪽 소스·드레인은 강유전체 커패시터(1)의 한쪽 전극에 접속된다. 그리고, 강유전체 커패시터(1)의 다른쪽 전극이 플레이트선(5)에 접속되어 있다. 또한, 각 워드선(4) 및 플레이트 선(5)은 그들이 연장되는 방향과 동일한 방향으로 나열되는 복수개의 MOS 트랜지스터(2)에 의해 공유된다. 마찬가지로, 각 비트선(3)은 그것이 연장되는 방향과 동일한 방향으로 나열되는 복수개의 MOS 트랜지스터(2)에 의해 공유된다. 워드선(4) 및 플레이트선(5)이 연장되는 방향, 비트선(3)이 연장되는 방향은 각각 행방향, 열방향이라고 불리는 경우가 있다.
이렇게 구성된 강유전체 메모리의 메모리 셀 어레이에서는, 강유전체 커패시터(1)에 설치된 강유전체막의 분극 상태에 따라 데이터가 기억된다.
다음으로, 본 발명의 실시예에 따른 강유전체 메모리(반도체 장치)의 제조 방법에 대해서 설명한다. 다만, 여기서는, 편의상 각 메모리 셀의 단면(斷面) 구조에 대해서는 그 제조 방법과 함께 설명한다. 도 2a 내지 도 2g는 본 발명의 실시예에 따른 강유전체 메모리의 제조 방법을 공정순으로 나타낸 단면도이다. 또한, 도 3은 본 발명의 실시예에 따른 강유전체 메모리에서의 강유전체 커패시터와 각 실 링의 관계를 나타낸 레이아웃 도면이다.
우선, 도 2a에 나타낸 바와 같이, 실리콘 기판 등의 반도체 기판(11) 표면에 예를 들어 STI(shallow trench isolation)에 의해 소자 분리 영역(12)을 형성한다. 이어서, 소자 분리 영역(12)에 의해 구획된 소자 활성 영역에서 반도체 기판(11)의 표면에 웰(well)(13)을 형성한다. 이어서, 게이트 절연막(17), 게이트 전극(18), 실리사이드층(19), 소스·드레인 확산층(15), 측벽(20) 및 실리사이드층(16)을 웰(13)의 표면에 형성함으로써, MOS 트랜지스터(14)를 형성한다. 이 MOS 트랜지스터(14)가 도 1에서의 MOS 트랜지스터(2)에 상당한다. 또한, 각 MOS 트랜지스 터(14)에는 2개의 소스·드레인 확산층(15)을 형성하지만, 그 한쪽은 2개의 MOS 트랜지스터(14) 사이에서 공유시킨다.
다음으로, 전면(全面)에 실리콘 산질화막(21)을 MOS 트랜지스터(14)를 덮도록 하여 형성하고, 다시 전면에 실리콘 산화막(22)을 예를 들어 유기 CVD법에 의해 형성한다. 실리콘 산질화막(21)은 실리콘 산화막(22)을 형성할 때의 게이트 절연막(17) 등의 수소 열화(劣化)를 방지하기 위해 형성되어 있다.
그 후, 도 2b에 나타낸 바와 같이, 각 실리사이드층(16)까지 도달하는 컨택트 홀을 실리콘 산화막(22) 및 실리콘 산질화막(21)에 형성함으로서, 플러그 컨택트부를 개구한다. 그리고, 컨택트 홀 내에, 글루막(23)으로서, 50㎚의 TiN막 및 30㎚의 Ti막으로 이루어지는 적층막을 형성한 후, 예를 들어 CVD법에 의해 W막을 매립하고, CMP(화학 기계적 연마)를 행하여 평탄화함으로써, W 플러그(24)를 형성한다. 평탄화 종료 후, NH3 가스를 이용한 플라스마에 의해 실리콘 산화막(22)(층간절연막)의 표면을 약간 질화한다.
또한, 반도체 기판(11)의 상방(上方)에는 나중에 강유전체 커패시터가 형성되는 개별 커패시터 영역이 복수 존재하지만, 이들 개별 커패시터 영역을 복수의 그룹으로 구획하여 커패시터 블록을 정하고, W 플러그(24)용 컨택트 홀의 형성과 병행(竝行)하여, 각 개별 커패시터 영역의 주위 및 각 커패시터 블록의 주위에서 소자 분리 영역(12)까지 도달하는 실 구멍을 형성한다. 또한, 글루막(23) 및 W 플러그(24)의 형성과 병행하여, 실 구멍 내에 글루막(23r) 및 W막(24r)을 형성한다. 또한, 실 구멍은 어디까지나 소자 분리 영역(12)까지 도달하도록 하여 형성하고, MOS 트랜지스터(14) 등이 존재하는 소자 활성 영역 내에는 형성하지 않는다.
이어서, 도 2c에 나타낸 바와 같이, 전면에 하부 전극막(25), 강유전체막(26) 및 상부 전극막(27)을 차례로 형성한다. 하부 전극막(25)의 형성 시에는, 예를 들어 두께가 10㎚인 Ti막 및 두께가 150㎚인 Ir막을 스퍼터링법에 의해 차례로 성막한다. 강유전체막(26)으로서는, 예를 들어 PZT막을 MOCVD법에 의해 형성할 수 있으며, 그 두께는 예를 들어 120㎚로 한다. 상부 전극막(27)의 형성 시에는, IrOx막을 성막한 후에, 노(爐) 내에서의 어닐링을 행하고, 그 후 IrO2막을 성막한다. IrOx막 및 IrO2막은 예를 들어 스퍼터링법에 의해 형성한다.
IrOx막의 성막 후에 행하는 어닐링은 IrOx막의 성막에 의한 강유전체막(26)의 손상을 회복시키기 위한 회복 어닐링이다. 이 회복 어닐링으로서는, 예를 들어 550℃에서 O2 분위기의 노내(爐內) 어닐링을 60분간 행한다.
이어서, 패터닝 및 에칭 기술을 이용하여, 상부 전극막(27), 강유전체막(26) 및 하부 전극막(25)을 가공함으로써, 상부 전극막(27)을 상부 전극으로 하고, 하부 전극막(25)을 하부 전극으로 하며, 이들 사이에 강유전체막(26)이 끼워진 적층(stack) 구조의 강유전체 커패시터를 형성한다. 이 강유전체 커패시터가 도 1에서의 강유전체 커패시터(1)에 상당한다. 또한, 이 가공에서는 예를 들어 플라스마 TEOS(tetraethyl orthosilicate)막 및 TiN막의 적층막(도시 생략)을 하드마스크로서 사용하여, 상부 전극막(27), 강유전체막(26) 및 하부 전극막(25)을 일괄적으로 에칭한다.
다음으로, 강유전체 커패시터를 덮는 알루미나 보호막(28)을 전면에 형성한다. 알루미나 보호막(28)은 예를 들어 CVD법에 의해 형성하고, 그 두께는 예를 들어 5 내지 20㎚, 본 실시예에서는 10㎚로 한다. 알루미나 보호막(28)의 스텝 커버리지(step coverage)는 양호하다. 이어서, 550℃에서 O2 분위기의 노내 어닐링을 60분간 행함으로써, 강유전체막(26)에 생긴 에칭 손상을 회복시킨다.
이어서, 도 2d에 나타낸 바와 같이, 전면에 층간절연막(29)을 성막한 후, 이것을 CMP에 의해 평탄화한다. 층간절연막(29)으로서는, 예를 들어 실리콘 산화막을 성막한다. CMP 후에 남겨진 막 두께는 예를 들어 상부 전극(27) 위에서 400㎚로 한다.
이어서, 도 2e에 나타낸 바와 같이, 패터닝 및 에칭 기술을 이용하여, 층간절연막(29) 및 알루미나 보호막(28)에 2개의 MOS 트랜지스터(14)에 의해 공유된 실리사이드층(16)에 접속된 W 플러그(24)까지 도달하는 컨택트 홀을 형성한다. 다음으로, 이 컨택트 홀 내에 글루막(30)으로서 예를 들어 50㎚의 TiN막을 형성한 후, 예를 들어 CVD법에 의해 W막을 매립하고, CMP를 행하여 평탄화함으로써, W 플러그(31)를 형성한다. 그 후, 예를 들어 350℃에서 N2 플라스마에 층간절연막(29) 및 W 플러그(31)의 표면을 노출시킨다. 이 플라스마 처리의 시간은 예를 들어 120초간이다.
또한, W 플러그(31)용 컨택트 홀의 형성과 병행하여, 각 개별 커패시터 영역 의 주위 및 각 커패시터 블록의 주위에서 W막(24r) 또는 실리콘 산화막(22)까지 도달하는 실 구멍을 형성한다. 또한, 글루막(30) 및 W 플러그(31)의 형성과 병행하여, 실 구멍 내에 글루막(30r) 및 W막(31r)을 형성한다. 또한, 실 구멍은 배선이 형성되는 영역 내에는 형성하지 않는다.
이어서, 전면에 W 산화 방지막(도시 생략)을 형성한다. W 산화 방지막으로서는, 예를 들어 SiON막을 사용할 수 있으며, 그 두께는 예를 들어 100㎚ 정도로 한다. 그리고, 패터닝 및 에칭 기술을 이용하여, 도 2f에 나타낸 바와 같이, W 산화 방지막 및 층간절연막(29)에 상부 전극막(27)까지 도달하는 컨택트 홀과, 하부 전극막(25)까지 도달하는 컨택트 홀(도시 생략)을 형성한다. 이어서, 층간절연막(29) 퇴적 시의 수소에 의한 손상 및 에칭에 의한 손상을 회복시키기 위한 어닐링을 실시한다. 이 어닐링은 예를 들어 550℃에서 O2 분위기의 노내 어닐링으로 할 수도 있으며, 그 시간은 예를 들어 60분간이다. 이 어닐링 후, W 산화 방지막을 에칭에 의해 제거한다.
다음으로, 글루막, 배선 재료막 및 글루막을 차례로 퇴적한다. 하층 글루막으로서는, 예를 들어 두께가 70㎚인 TiN막과 5㎚인 Ti막의 적층막을 형성하고, 배선 재료막으로서는, 예를 들어 두께가 400㎚인 Al-Cu 합금막을 형성하며, 상층 글루막으로서는, 예를 들어 두께가 30㎚인 TiN막과 60㎚인 Ti막의 적층막을 형성한다.
이어서, 상층 글루막 위에 반사 방지막(도시 생략)을 도포에 의해 형성하고, 다시 레지스트를 도포한다. 이어서, 레지스트막을 배선 패턴에 정합하도록 가공하고, 가공 후의 레지스트막을 마스크로 하여, 반사 방지막, 상층 글루막, 배선 재료막 및 하층 글루막을 에칭한다. 반사 방지막으로서는, 예를 들어 SiON막을 형성하고, 그 두께는 예를 들어 30㎚ 정도로 한다. 이러한 에칭에 의해, 도 2f에 나타낸 바와 같이, W 플러그(31) 및/또는 상부 전극막(27)에 전기적으로 접속되는 글루막(32), 배선(33) 및 글루막(34)이 형성되는 동시에, W막(31r)의 상방에 글루막(32r), 금속막(33r) 및 글루막(34r)이 형성된다.
그 후, 도 2g에 나타낸 바와 같이, 전면에 층간절연막(35)을 성막한 후, 이것을 CMP에 의해 평탄화한다. 층간절연막(35)으로서는, 예를 들어 실리콘 산화막을 성막한다. 이어서, 패터닝 및 에칭 기술을 이용하여, 층간절연막(35)에 글루막(34)까지 도달하는 컨택트 홀을 형성한다. 다음으로, 이 컨택트 홀 내에 글루막(36)으로서 예를 들어 50㎚의 TiN막을 형성한 후, 예를 들어 CVD법에 의해 W막을 매립하고, CMP를 행하여 평탄화함으로써, W 플러그(37)를 형성한다.
또한, W 플러그(37)용 컨택트 홀의 형성과 병행하여, 각 개별 커패시터 영역의 주위 및 각 커패시터 블록의 주위에서 글루막(34r)까지 도달하는 실 구멍을 형성한다. 또한, 글루막(36) 및 W 플러그(37)의 형성과 병행하여, 실 구멍 내에 글루막(36r) 및 W막(37r)을 형성한다. 또한, 실 구멍은 배선이 형성되는 영역 내에는 형성하지 않는다.
그 후, 상층 배선 및 층간절연막 등을 더 형성한다. 그리고, 예를 들어 TEOS 산화막 및 SiN막으로 이루어지는 커버막을 형성하여 강유전체 커패시터를 갖 는 강유전체 메모리를 완성시킨다. 또한, 상층 배선의 형성 시에는, 예를 들어 상부 전극막(27)에 접속된 배선(33)이 플레이트선에 접속되도록 하고, 2개의 MOS 트랜지스터(14)에 의해 공유된 실리사이드층(16)에 접속된 배선(33)이 비트선에 접속되도록 한다. 게이트 전극(18)에 대해서는 그 자체를 워드선으로 할 수도 있고, 또한 상층 배선에서 게이트 전극(18)이 워드선에 접속되도록 할 수도 있다.
또한, 글루막(23r, 30r, 32r, 34r, 36r) 및 W막(24r, 31r, 33r, 37r)은 반도체 기판(11) 위에 형성된 소자에는 접속하지 않고, 실 링의 일부로 한다.
이렇게 하여 제조된 본 실시예에 따른 강유전체 메모리에서는, 도 3에 나타낸 바와 같이, 각 강유전체 커패시터(101)(도 1 중의 강유전체 커패시터(1)에 상당함)를 둘러싸도록 하여 실 링(제 1 실 링)(102)이 형성되고, 예를 들어 10개의 강유전체 커패시터(101)를 둘러싸도록 하여 실 링(제 2 실 링)(103)이 형성되며, 강유전체 커패시터(101) 전체를 둘러싸도록 하여, 또한 다이싱 라인(110)의 내측에 다이싱 라인(110)을 따라 실 링(제 3 실 링)(104)이 형성되어 있다.
따라서, 실 링(104)에 의해, 외부로부터의 흡습이 억제되는 동시에, 실 링(102, 103)에 의해, 내부 층간절연막으로부터 방출되는 수분의 강유전체 커패시터(101)까지의 확산도 억제된다. 그 결과, 흡습에 의한 강유전체 커패시터(101)의 열화가 억제된다.
또한, 이러한 강유전체 메모리를 제조할 때에는, 종래의 강유전체 커패시터를 제조할 때에 사용하는 레티클(reticle) 등의 패턴을 변경하면 되기 때문에, 특별히 공정 수를 증가시킬 필요는 없다.
종래의 구조에서는, 층간절연막으로부터 방출되는 수분에 의한 강유전체 커패시터의 열화를 억제하기 위해서는, 층간절연막에 함유되는 수분을 저감할 필요가 있다. 그러나, 수분을 저감하는데 효과적인 높은 파워에서의 성막을 행하면, 이미 형성되어 있는 강유전체 커패시터에 손상이 생기게 된다. 이것에 대하여, 본 실시예에서는 층간절연막 중의 수분을 종래만큼 저감하지 않아도, 강유전체 커패시터의 열화를 억제할 수 있기 때문에, 상술한 바와 같은 손상의 발생을 회피하는 것이 가능하다.
또한, 상술한 실시예에서는 3중의 실 링이 설치되어 있지만, 예를 들어 실 링(102, 103)이 설치되어 있지 않아도 된다. 실 링(102)이 설치되어 있지 않을 경우, 실 링(103)이 청구범위에서의 제 1 실 링에 상당하고, 실 링(104)이 제 2 실 링에 상당한다. 또한, 실 링(103)이 설치되어 있지 않을 경우, 실 링(102)이 청구범위에서의 제 1 실 링에 상당하고, 실 링(104)이 제 2 실 링에 상당한다. 또한, 보다 다중(多重)의 실 링이 설치되어 있을 수도 있다.
또한, 실 링은 강유전체 커패시터보다도 하층까지 연장되어 있을 필요는 없지만, 보다 높은 내습성을 얻기 위해서는, 소자 분리 영역까지 연장되어 있는 것이 바람직하다.
또한, 실 링을 구성하는 재료는 수분의 확산을 방지할 수 있는 것이라면 한정되지 않아, 예를 들어 금속 재료를 사용하는 것이 바람직하다.
상세하게 상술한 바와 같이, 본 발명에 의하면, 강유전체 커패시터 주위에 존재하는 층간절연막 등의 막 중으로부터의 수분의 강유전체 커패시터로의 삼입(渗入)을 억제할 수 있다. 따라서, 강유전체 커패시터의 성능 열화(劣化)를 억제할 수 있다.

Claims (20)

  1. 반도체 기판과,
    상기 반도체 기판의 상방(上方)에 형성된 복수의 강유전체 커패시터와,
    상기 복수의 강유전체 커패시터 중에서 선택된 1개 이상을 둘러싸는 복수의 제 1 실 링(seal ring)과,
    복수의 상기 제 1 실 링 중에서 선택된 2개 이상을 둘러싸는 제 2 실 링을 갖는 것을 특징으로 하는 반도체 장치.
  2. 삭제
  3. 삭제
  4. 제 1 항에 있어서,
    복수의 상기 제 1 실 링 중에서 선택된 2개 이상을 둘러싸는 복수의 제 2 실 링과,
    상기 복수개의 강유전체 커패시터 전체를 둘러싸는 동시에, 상기 제 2 실 링 전체를 둘러싸는 제 3 실 링을 갖는 것을 특징으로 하는 반도체 장치.
  5. 삭제
  6. 삭제
  7. 삭제
  8. 제 1 항에 있어서,
    복수의 배선층을 갖고,
    상기 제 1 실 링은 상기 복수의 배선층 중에서 가장 상층에 위치하는 것과 동일한 높이까지 연장되어 있는 것을 특징으로 하는 반도체 장치.
  9. 삭제
  10. 삭제
  11. 제 1 항에 있어서,
    복수의 배선층을 갖고,
    상기 제 2 실 링은 상기 복수의 배선층 중에서 가장 상층에 위치하는 것과 동일한 높이까지 연장되어 있는 것을 특징으로 하는 반도체 장치.
  12. 삭제
  13. 삭제
  14. 제 4 항에 있어서,
    복수의 배선층을 갖고,
    상기 제 3 실 링은 상기 복수의 배선층 중에서 가장 상층에 위치하는 것과 동일한 높이까지 연장되어 있는 것을 특징으로 하는 반도체 장치.
  15. 반도체 기판의 상방에 복수의 강유전체 커패시터를 형성하는 공정과,
    상기 복수의 강유전체 커패시터 중에서 선택된 1개 이상을 둘러싸는 복수의 제 1 실 링을 형성하는 공정을 가지며,
    상기 제 1 실 링을 형성하는 공정에서,
    복수의 상기 제 1 실 링 중에서 선택된 2개 이상을 둘러싸는 제 2 실 링을 상기 제 1 실 링과 병행(竝行)하여 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  16. 삭제
  17. 제 15 항에 있어서,
    상기 제 1 실 링을 형성하는 공정에서,
    복수의 상기 제 1 실 링 중에서 선택된 2개 이상을 둘러싸는 복수의 제 2 실 링과, 상기 복수개의 강유전체 커패시터 전체를 둘러싸는 동시에, 상기 제 2 실 링 전체를 둘러싸는 제 3 실 링을 상기 제 1 실 링과 병행하여 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  18. 삭제
  19. 제 15 항에 있어서,
    복수의 배선층을 형성하는 공정을 갖고,
    상기 제 1 실 링을 상기 복수의 배선층 중에서 가장 상층에 위치하는 것과 동일한 높이까지 연장시키는 것을 특징으로 하는 반도체 장치의 제조 방법.
  20. 삭제
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