TW579543B - Semiconductor device manufacturing method - Google Patents

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Description

579543 玖、發明說明 (發明說明應敘明：發明所屬之技術領域、先前技術、内容、實 T施方式及圖式簡單說明） 【發明所屬之技術領域3 發明領域 本發明係有關於半導體元件製造方法，特別是關於— 5種半導元件製造方法其含有使用鐵電材料來製成一電容器 的步驟者。 【先前技術3 發明背景 在半導體記憶體中’其5己憶谷S的增加及元件的縮小 10 化係為所需者。在FeRAM中，為了縮小化的目的，乃需要 使用堆疊式鐵電電容器的記憶胞元。 以下，一製造鐵電電容器的方法將參照第以及⑺圖 來說明。 首先，如第1A圖所示，一第一金屬膜103，一鐵電膜 15 ’及一第二金屬膜1〇5等會依序形成於一覆蓋者半導體 基材101的絕緣膜102上，然後一具有電容器平面形狀的阻 罩106會被設在第二金屬膜105上。 嗣，如第1B圖所示，該第二金屬膜1〇5、鐵電膜1〇4、 及第一金屬膜103等未被該阻罩106所覆蓋的區域，將會被 2〇 接續地蝕刻。因此，一電容器Qo的上電極105a會由該第二 金屬膜105形成於該阻罩106下，該電容器Q0的介電膜丨〇4a 會由該鐵電膜104製成，及該電容器Q〇的下電極i〇3a會由 第一金屬膜103來形成。 在本例中，該用來製成堆疊式鐵電電容器的方法係例 5 579543 玖、發明說明 如被揭露於日本專利申請案早期公開（K〇KAI)Hei 8-459〇5 號案中。 為了加強該電容器Q〇之電容的面積效率，其下電極 103a、介電膜i〇4a、及上電極1〇5&等之各平坦表面，必須 5藉儘$加大該電容器Qo之側面相對於該絕緣膜102頂面的 斜角’而儘可能地設為相等之尺寸。 為能陡直地製成該電容器的側面，乃必須使蝕刻生成 物，即在餘刻該第一金屬膜103、鐵電膜1〇4、及第二金屬 膜105時所產生之物，儘量不會黏附於該電容器的側面 10 上。 至於用來抑止該蝕刻生成物黏附於電容器Q〇側面的方 法’乃可考慮在將該半導體基材1〇1保持於3〇〇至5〇0它時 ，接續地來蝕刻由第二金屬膜105至第一金屬膜1〇3的各膜 層。 15 但是，若光阻被用來作為該阻罩106的材料，因該光 阻會在姓刻的中途被破壞掉，故將不能發揮該阻罩1〇6的 功能。 因此’該阻罩必須由具有耐熱性的材料來製成。至於 具有耐熱性的阻罩，則可考慮使用由硬膜，例如一鈦膜、 20 氮化鈦膜、或鋁膜等所製成的硬罩。 接著’製成該硬罩及使用該硬罩來製成該電容器的步 驟將參照第2A至2D圖來說明如下。 首先’如第2A圖所示，該第一金屬膜1〇3、鐵電膜104 、及第二金屬膜105等會被接續地形成於該絕緣膜102上。 6 579543 玖、發明說明 嗣，一硬膜110會被設在第二金屬膜105上，其係由鈦、氮 化鈦、或鋁之任一者所製成。嗣，一具有電容器平面形狀 的光阻圖案111會被設在該硬膜11〇上。 嗣’如第2B圖所示，藉著蝕刻曝露於光阻圖案1丨丨之 5外的硬膜110，留在該光阻圖案111底下的硬膜110將會被 製成一硬罩110M。 嗣’該光阻圖案111會被除去。接著，如第2C及2D圖 所示，該第二金屬膜1〇5、鐵電膜1〇4、及第一金屬膜1〇3 等未被該硬罩110M所覆蓋的區域將會被接續地蝕刻。因 10 此，該電容器Q〇即被製成於該硬罩ii〇M底下。 假使鈦、氣化欽或紹之任一者被用來作為硬罩1 1 0M 的材料，則該硬罩110M的抗蝕性乃可藉將氧氣加入於蝕 刻氣體中’而來甚佳地改善。因此，並不需要將該硬罩 110M製得很厚。此外，假使用來製成該硬罩u〇M之光阻 15圖案111係由可供準分子曝光的光阻來製成，為了加強該 圖案的精確性，則該硬膜丨1()應要製得很薄。 但是，如第2C圖所示，依據發明人等所作的實驗，乃 可得知’當使用在添加氧之環境中以高溫來進行的高選擇 性餘刻時’在用硬罩110M來蝕刻該鐵電膜104，尤其是 2〇 PZT膜的步驟中’微加感作用（mier〇i〇a(jing effect)將會增 強’因此在各電容器q〇之間的狹窄區域中，該鐵電膜1〇4 的姓刻速率會極為降低，結果該鐵電膜1〇4的殘餘物會產 生包圍在該硬罩1101^周邊。 假使該第一金屬膜103的蝕刻係在存有ρζτ殘餘物的情 7 579543 玖、發明說明 況下來進行，則該第一金屬膜103會殘留如島塊，如第2d 圖所示，因為該鐵電膜104實質上會形如阻罩。結果，該 電容器Q。的圖案精度可能會降低，或者相鄰的電容器Q〇 之上電極105a可能會被導電殘餘物造成短路現象。 5 因此，應可考慮使用在蝕刻該鐵電膜時不會造成微加 感作用之材料所製成的硬罩。該等材料例可為氧化矽、氮 化矽等。在此情況下，由於該氧化矽膜與氮化矽膜對第一 金屬膜103、鐵電膜104、第二金屬膜1〇5等的蝕刻具有低 蝕刻選擇性，故其薄膜厚度必須被製得較厚至超過1//m。 10在此情況下，乃如日本專利申請案早期公開（KOKAI)200卜 36024號案中所揭，該硬罩110]^係由氮化矽所製成。 相對地，如日本專利申請案早期公開（K〇KAI)Hei u-354510號案中所揭，該硬罩具有雙層結構，其中該氧化膜 係没在氮化欽膜上者，亦可被使用。 15 利用具有雙層結構之硬罩來製造該電容器的步驟 將參照第3 A至3C圖來說明如下。 首先，如第3A圖所示，該第一金屬膜1〇3、鐵電膜1〇4 、及第二金屬膜105會依序設在絕緣膜1〇2上。嗣，一氮化 鈦膜110a和一氮化矽膜1 i〇b會被設在第二金屬膜1〇5上。 20 然後，具有電容器平面形狀的光阻圖案111會被設在該氧 化矽膜110b上。 嗣，如第3B圖所示，由該光阻圖案111曝露的氧化矽 膜11 Ob與氮化鈦膜11 〇a會被餘刻。嗣，被留在該光阻圖案 111底下的氧化石夕膜11 〇b和氮化鈦膜11 〇a會被用來作為硬 8 579543 玖、發明說明 罩 110M 〇 嗣，該光阻圖案111會被除去。然後，如第3C圖所示 ，未被該硬罩110M所覆蓋的第二金屬膜105、鐵電膜104 及第一金屬膜103等之區域，將會被接續地餘刻。因此， 5 該電容器Qo即被製成於該硬罩110M底下。 在使用具有上述雙層結構之硬罩110M的情況下，該 微加感作用會被抑止，故該鐵電膜1〇4的蝕刻殘渣幾不會 產生，而且當在蝕刻該第一金屬膜103時，至少有該氮化 鈦膜110a會保留作為硬罩11 〇M ,故該電容器的側壁之陡度 10 將會ώ肖直地形成。 但疋’當使用具有第3Β圖所示結構之硬罩時，不僅該 硬罩的薄膜形成步驟會增加，且若在蝕刻中添加氧氣時， 该氧化矽膜的蝕刻並不會受抑制。因此，該氧化矽膜必須 被製得較厚例如約1/zm。由於難以使用準分子曝光的光阻 b劑來圖案化該較厚的氧化石夕膜，故將難以製成具有高精確 度的硬罩。 因此，具有雙層結構之硬罩的優點將不能被充分地供 於實際使用。 【勞^明内容】 2〇 發明概要 本發明的目的係在提供一種半導體元件製造方法，其 所包含的步驟令其能夠使用硬罩而以良好精確度來圖案化 構成一電容器的多數薄膜。 、 依據本發明之一態樣，乃在提供一種製造半導體元件 9 579543 玖、發明說明 的方法，包含以下步驟：在一半導體基材上覆設一絕緣膜 ;在該絕緣膜上製成一第一導電膜；在第一導電膜上製成 一鐵電膜；在該鐵電膜上製成一第二導電膜；在第二導電 膜上製成一硬罩；使用一第一餘刻氣體在一第一溫度來餘 5刻由該硬罩曝露之區域中的第二導電膜，而在該硬罩底下 形成一電谷器上電極；使用一第二蚀刻氣體在一第二溫度 來蝕刻由該硬罩曝露之區域中的鐵電膜，而在該硬罩底下 形成一電容器介電膜；及使用一第三蝕刻氣體在一比第二 溫度更高的第三溫度來蝕刻由該硬罩曝露之區域中的第一 10導電膜，而在該硬罩底下形成一電容器下電極。 依據本發明’在該基材上來製成電容器的步驟中，當 構成電谷器下電極的第一導電膜，構成電容器介電膜的鐵 電膜’及構成電容器上電極的第二導電膜等，被使用同一 硬罩來依序地蝕刻時，用來蝕刻該鐵電膜的基材溫度係被 15設為比用來蝕刻第一導電膜的基材溫度更低。更具體而言 ’在3亥鐵電膜被姓刻時的基材溫度係被設為例如低於3〇〇 °C ’而在蝕刻第一導電膜時的環境溫度或基材溫度係被設 為300°C以上。 如此一來，該微加感作用將幾乎不會發生，因為當該 20鐵電膜要被使用該硬罩來蝕刻時，該基材溫度會減低，故 能避免該鐵電膜姓刻殘渣的產生。在此情況下，若該基材 溫度被設得太低，則該電容器介電膜的側面斜角可能會變 小，但當該第一導電膜後續要被蝕刻時，該基材溫度會被 設得較高。因此，由於該電容器介電膜由該硬罩突出的側 10 579543 玖、發明說明 壁亦會在第一導電膜蝕刻時被蝕刻，故該介電膜側壁的斜 角最後也會變成陡直的。 該硬罩係由一材料來製成，其抗蝕性可藉得氧添加於 例如鈦、氮化鈦、或鋁的蝕刻氣體中而來加強。據此，該 5第一導電膜 '鐵電膜、及第二導電膜等對該硬罩的選擇蝕 刻比乃可增加。因此，若該硬罩被製得較薄，該第一導電 膜、鐵電膜、第二導電膜等將可被以良好的精確度來圖案 化。又，當該硬罩被製得較薄時，用來形成該硬罩的圖案 化精度亦能改善，且該圖案化製程也會較簡單容易。 1〇 藉著該硬罩係被以一單層來製成的條件，故該阻罩形成 步驟不會太複雜，爰可防止該阻罩形成步驟的產能降低。 圖式簡單說明 第1A及1B圖為第一習知技術的電容器製造步驟的截 面圖； 第2A至2D圖為第二習知技術的電容器製造步驟的截 面圖； 第3A至3C圖為第三習知技術的電容器製造步驟的截 面圖； 第4A至4K圖為本發明之半導體元件製造步驟 20 圖，· 第5圖為一圖表示出在製成本發明該實施例之電容器 的餘刻步驟中，其基材溫度的控制狀態； 第6圖為本發明該實施例所製成之電容器的側視圖； 及 ， 11 579543 玖、發明說明 第7A和7B圖為使用於本發明該實施例之則設備的 反應室之構造示意圖。 C貧施方式】 較佳貫施例之詳細說明 5 本發明之一實施例將參照圖式來說明如下。 第4A至4K圖為依據本發明之一實施例的半導體元件 製造步驟的截面圖。 T先，至製成第4A圖所示之截面結構所需的步驟將說 明如下。 10 如第4A圖所示，一元件隔離絕緣槽會被以光蝕刻法設 來包圍一η型或p型矽（半導體）基材丨的電晶體形成區，嗣一 元件隔離絕緣膜2會藉將氧化矽（Si〇2)填埋於該元件隔離絕 緣槽中而來形成。該元件隔離絕緣膜2的結構係稱為淺溝 隔離（STI)結構。在本例中，—由石夕之局部氧化⑽⑽成 15所製成的絕緣膜亦可被用來作為該元件隔離絕緣膜。 嗣，一p#la係可藉將p型雜質注入於該矽基材1的半導 體形成區中而來製成。嗣，一氧化石夕膜係可藉熱氧化該矽 基材1的電晶體形成區之表面而來形成，以作為閘極絕緣 膜3。 2〇 硐，一非結晶矽或多晶矽膜及一矽化鎢膜會依序地形 成覆設在該矽基材i的整個頂面上。然後，閘極電極钝、 4b會被以光蝕刻法來圖案化該矽膜與矽化鎢膜而被製成。 在本例中，二閘極電極4a、仆會被平行設在一上 。該等閘極電極4a、4b會構成字線的一部份。 12 玖、發明說明 明’第至第二n型雜質擴散區5a至5c會藉將η型雜質 離子植入於該閘極電極4a、4b兩側的p# 1 a中而來形成，以 作為源極/〉及極。 蜗’ 一絕緣膜例如Si〇2膜會被以CVD法來製設在該石夕 基材1的整個表面上。然後，藉著回蝕該絕緣膜，則絕緣 的側壁間隔物6會被保留在該等閘極電極4a、仆的兩側部 份0 制’ η型雜質又會被使用閘極電極4a、4b及側壁間隔 物6作為阻罩，而再次離子植入於該第一至第三n型雜質擴 1〇散區5&至5(：中。故，該第一至第三η型雜質擴散區5a至5c 會形成LDD結構。 在本例中’位於一電晶體形成區中之二閘極電極4a、 4b之間的第二n型雜質擴散區5b會電連接於位元線，容後說 明。而位於該電晶體形成區之兩端側的第一與第三η型雜質 15擴散區5a、父係電連接於該電容器的下電極，容後說明。 依據上述步驟’則在一p#la上將會形成一第一M〇s電 晶體Ί\ ’其設有閘極電極4a和具有LDD結構的第一與第二 η型雜質擴散區5a、5b，及一第二MOS電晶體T2其設有閘 極電極4b和具有LDD結構的第二與第三η型雜質擴散區5b 20 、5c ° 嗣，一厚度約200nm的氮氧化矽（Si〇N)膜會被以CVD 法來形成於該矽基材1的整個表面上，作為一覆蓋絕緣膜7 而覆蓋該MOS電晶體T,、丁2。嗣，一大約ι·〇 #㈤厚的氧化 石夕（Si〇2)膜會使用TEOS氣體以電漿CVD法來形成於該覆蓋 13 579543 玖、發明說明 絕緣膜7上，以作為一第一層間絕緣膜8。 嗣，當該第一層間絕緣膜8的固化製程時，該膜8會例 如在大氣壓力的氮環境下以700°C溫度來被退火30分鐘。 嗣’該第一層間絕緣膜8的頂面會被以化學機械拋光（CMp) 5 法來平坦化。 再來，至第4B圖所示結構製成所需的步驟將說明如下。 首先，第一和第二接觸孔8a、8b會被以光蝕刻法來圖 案化覆蓋絕緣膜7與第一層間絕緣膜8，而置設於第一和第 三η型雜質擴散區5a、5c上。 0 嗣，一厚度的Ti膜及一 50nm厚度的TiN膜會被以 濺射法來接續地形成於該第一層間絕緣膜8的頂面上，及 第一和第二接觸孔8a、8b中，來作為一黏接膜。嗣，一 w 膜會被以CVD法生成於該TiN膜上，並完全地填埋該第一 與第二接觸孔8a、8b的内部。 5 嗣，如第4C圖所示，該W膜、TiN膜、及Ti膜等會被 以CMP法拋光，而由第一層間絕緣膜8的頂面除去。被留 在第一與第二接觸孔8a、8b中的W膜、TiN膜、及Ti膜等 分別會形成第一和第二導電柱塞11a、llc。 接著，至製成第4D圖所示結構所需的步驟將說明如下。 〇 首先，一例如300細厚度的銥（Ir)膜，鉑（pt)膜，氧化鉑 (PtOx)膜’氧化錶（ir〇x)膜’或錄釕氧化物（sR〇)會被設在第 一與第二導電柱塞11a、11c和第一層間絕緣膜8上，來作為 第一導電膜13。至於該第一導電膜13 ,亦可使用選自卜膜 、Pt膜、PtOx膜及IrOx膜等之多層結構膜。 14 579543 玖、發明說明 在本例中，該第一層間絕緣膜8係可在該第一導電膜 13製成之前或之後，來被退火以防止薄膜剝離。至於該退 火方法，例如在Ar環境中以600至750°C來進行的快速熱退 火（RTA)乃可被使用。 5 嗣，一例如100nm厚度的PZT膜會被以濺射法形成於 第一導電膜13上來作為一鐵電膜14。至於形成該鐵電膜14 的方法，除此之外，亦可使用金屬有機物沉積（mod)法， 金屬有機物CVD(MOCVD法），溶膠法等。又，至於該鐵 電膜14的材料，其它的ρζτ材料例如PLCSZT、PLZT等， 10或雙層結構的化合材料例如SrBi2Ta209、SrBi2(Ta，Nb)209 專’及PZT以外之其它的金屬氧化物鐵電材料亦可使用。 嗣，該鐵電膜14會在氧環境中被退火來結晶化。至於 該退火，則兩段式RTA處理亦可使用，其第一階段係例如 在包含Ar及〇2的混合氣環境中，以6〇〇°c的基材溫度來進 15行90秒鐘，而第二階段會在氧環境中以750°C的基材溫度 來進行60秒鐘。 明，一例如200nm厚度的Ir〇2膜會被以濺射法形成於 該鐵電膜14上來作為一第二導電膜15。 嗣，一由氮化鈦製成的硬膜18會被設在該第二導電膜 20 15上，而具有例如約300nm的厚度。抗蝕性可藉氧來改善 之作為該硬膜18的材料，例如鈦、鋁等，亦可被設來取代 該氮化鈦膜’或者由該等材料所組成的多層結構亦可被使 用。 明’可供準分子雷射曝光的光阻16會被塗設在該硬膜 15 579543 玖、發明說明 18上’然後，該光阻16會被以準分子雷射來曝光及顯影。 故’具有電容器平面形狀的光阻16會被保留在該第一與第 *一導電柱塞11a、11c上。 嗣’如第4E圖所示，該硬膜18會被使用該光阻16作為 5 阻罩來姓刻，故保留在光阻16底下的硬膜18即形成一硬罩 18a 〇 該由氮化鈦製成之硬膜18的蝕刻係使用電感耦合式 (IPC)電漿蝕刻設備來進行。至於其蝕刻條件，例如，該 矽基材1會被置於反應室中的階檯上，而BC13及Cl2會分別 10 以4〇ml/min及60ml/min的流率來注入該反應室中作為蝕刻 氣體’且13·56ΜΗζ的電源功率係被設為250W，而400KHz 的偏壓功率係被設為200W，在反應室中的真空度係被設 為IPa，且該階檯溫度係設為25°C。 在本例中，該偏壓功率係為一高頻電源供應之功率， 15其係被施加於該IPC電漿钱刻設備之反應室頂部所設的天 線線圈者。而’該電源功率係為連接於該反應室中之階樓 所裝的靜電吸盤之高頻電源供應的功率。 在該硬罩18a形成之後，該矽基材會由該lpc電漿蝕刻 設備中取出，然後該光阻16會被除去。 2〇 嗣，在未被該硬罩18a覆蓋之區域中的第二導電膜15 、鐵電膜14、及第一導電膜13等會被依序地接續蝕刻。 嗣，如第4F圖所示，該第二導電膜15由該硬罩18a曝 露的區域’會在高溫被蝕刻。故，被保留在該硬罩18&底 下的第二導電膜15會被用來作為電容器Q的上電極15a。該 16 玖、發明說明 第二導電膜15的蝕刻係使用該IPC電漿蝕刻設備來進行。 例如，該姓刻係將該石夕基材1置於反應室内的階檯上，並 將HBr及〇2分別以l〇ml/min及40ml/min的流率注入該反康 至中作為名虫刻氣體’以13 · 5 6MHz來施加800 W的電源功率 5 ，以40〇KHz來施加700W的偏壓功率，將該反應室的真空 度設為0.4Pa，及將階檯溫度設為300至50(TC，例如4〇〇。〇 等而來完成。 嗣，如第4G圖所示，該鐵電膜14由該硬罩I8a和上電 極15a曝露的部份，會在該階檯溫度被設成比第二導電膜 10 15蝕刻時的溫度更低的狀態下來進行蝕刻。故，保留在該 硬罩18a底下的鐵電膜14會被用來作為該電容器q的介電膜 14a。該鐵電膜14的蝕刻亦可在與蝕刻第二導電膜丨5相同 的IPC電漿蝕刻設備之反應室中來進行，或亦可使用另一 ipc電漿蝕刻設備來進行。至於其蝕刻條件，則例如，Q2 15 、Ar、02及 CF4 會分別以 l〇ml/min、4〇ml/min、lOml/min 、12ml/min的流率來注入該反應室中作為蝕刻氣體， 13·56ΜΗζ的電源功率係被設為i4〇〇w，400KHz的偏壓功 率係被設為800W，而反應室中的真空度係被設為〇7Pa， 且階檯溫度係被設在環境溫度至300°C以下的範圍内，例 20如25°C。依據該等條件，由於微加感作用所造成之鐵電膜 14的殘渣將可被抑止產生。 再來，如第4H圖所示，該第一導電膜13未被硬罩18a 所覆蓋的區域，會在其階檯溫度增加至比蝕刻該鐵電膜14 更高的狀態下來被蝕刻。故，留在硬罩18a底下的第一導 17 579543 玖、發明說明 電膜13會被用來作為該電容器q的下電極13&。該第一導電 膜13的蚀刻會在與第二導電膜15之蝕刻相同的ιρ(：電漿蝕 刻設備之反應室中來進行。其蝕刻條件係被設為例如， HBr及〇2會分別以及4〇mi/min的流率注入該反應
5室中來作為蝕刻氣體，13·56ΜΗζ的電源功率被設為800W ，400KHz的偏壓功率係設為7〇〇w，該反應室的真空度係 設為〇.4Pa，而階檯溫度係設在300°C至50(TC的範圍内， 例如400°C。 在該第一導電膜13的蝕刻終了時，又會進行大約6〇% 10 時間的超量餘刻。 於本例中，在第一導電膜13和第二導電膜15被蝕刻的 環i兄中之壓力，係被設成比該鐵電膜丨4被蝕刻的環境壓力 更低。 至此，由該下電極13a、介電膜14a、及上電極15a所 15組成之電容器Q的圖案化步驟即告完成。在本例中，該第 二導電膜15、鐵電膜14、及第一導電膜13等之各蝕刻步驟 中的基材溫度變化，乃如第5圖所示。 有一下電極13a會經由一 p#la上之第—導電柱塞iu來 電連接於第η型雜質擴散區5a，而另一下電極會經由 20第二導電柱塞llc來電連接於第三n型雜質擴散區5e。又， 該電容器Q側面的斜角0係約為8〇度。 嗣，該硬罩18a會被以溼蝕刻或乾蝕刻來除去。至於 對由氮化鈦製成之硬罩18a進行難刻的餘刻劑，乃可例 如使用包含過氧化氫和氨的混合溶液。 18 579543 玖、發明說明 在此情況下’若該硬罩的頂部係由氧化矽所製成，則 當除掉該氧化料，該第一層間絕緣膜8亦會被钱刻，故 一凹槽將會形成於電容器Q之間的區域中。但是，在本實
施例中，由於該硬罩並非由氧化石夕所製成，故=不會發I 5 此問題。 嗣，為了使該鐵電膜14由姓刻所造成的損害中回復， 故會進行回復退火。在本例中的回復退火係在氧環境中例 如以650°C的基材溫度來進行6〇分鐘。 嗣，如第圖戶斤示，50nm厚度的氧化銘會被以賤射法 10來形成於第一層間絕緣膜8和電容器Q上而作為一電容器保 護絕緣膜19。嗣，該電容器q會在氧環境中以65〇它來退火 6〇分鐘。該保護絕緣膜19會保護該電容器Q免受製程的損 害。 嘁，一大約1.0//m厚度的氧化矽（si〇2)膜會被使用 15 TE0S氣體以電漿CVD法來形成於該保護絕緣膜19上，而 作為一第二層間絕緣膜20。嗣，該第二層間絕緣膜2〇的上 表面會被以CMP法來平坦化。在本例中，該第二層間絕緣 膜20於CMP之後保留在該電容器Q之上電極15&上的厚度， 係被設為約300nm。 20 接著，至第4J圖所示結構製成所需的步驟將說明如下。 首先，該第二層間絕緣膜20、電容器保護絕緣膜19、 及覆蓋絕緣膜7會被使用一光阻罩（未示出）來餘刻。故，一 孔20a會被形成於該第二n型雜質擴散區56上。 嗣，一30nm厚的Ti膜及一 50nm厚的TiN膜會被以濺射 19 579543 玖、發明說明 法依序形成於該孔2〇a内和第二層間絕緣膜20上，來作為 一黏接膜。嗣，一 W膜會被以CVD法來生成於該黏接膜上 ，而完全地填埋該孔20a的内部。 嗣’該W膜、TiN膜、Ti膜會被以CMP法拋光來由第 5 —層間絕緣膜20的頂面除去。嗣，保留在該孔2〇a内的w 膜及黏接膜會被用來作為一第三導電柱塞21。此第三導電 柱塞21會電連接於第二^型雜質擴散區5b。 嗣’至第4K圖所示結構製成所需的步驟將說明如下。 首先，一SiON膜會被以CVD法來形成於第三導電柱塞 10 21及第二層間絕緣膜20上，作為一第二防止氧化膜（未示 出）。嗣，該第二防止氧化膜（未示出）、第二層間絕緣膜2〇 、及電谷器保護絕緣膜19等會被以光餘刻法來圖案化。故 ，接觸孔20b等會被形成於電容器q的上電極15a上。 因製設接觸孔20b對電容器Q所造成的損害將可藉退火 15來回復。此退火係在氧環境中以例如550°C的溫度進行60 分鐘而完成。 嗣，設在第二層間絕緣膜20上之防止氧化膜會被以回 蝕來除去，且該第三導電柱塞21的表面亦會曝露。 嗣，一金屬膜會被設在該電容器Q之上電極l5a及第二 20 層間絕緣膜20上的接觸孔20b中。嗣，第一層金屬佈線22a 其係經由接觸孔2Ob連接於上電極15a，及一連接於第三導 電柱塞21的導電接墊22b，會藉圖案化該金屬膜而來製成 。至於遠層金屬膜’一例如依序以一 6〇nrn厚的Ti膜，一 30nm厚的TiN膜，一 400nm厚的Al-Cu膜，一 5nm厚的Ti膜 20 玖、發明說明 ’及一 70nm厚的TiN膜等來組成的多層結構將會被使用。 在此情況下，用來圖案化該金屬膜的方法，係先在該 金屬膜上製成一防止反射膜，再於該防止反射膜上塗設光 阻’硐藉曝光/顯影該光阻來製成具有佈線形狀的光阻圖 案後使用遠光阻圖案來餘刻防止反射膜與該金屬膜。 嗣’一第三層間絕緣膜23會被形成於該第二層間絕緣 膜20、第一層金屬佈線22a、及導電接墊22b上。嗣，一孔 23a會藉圖案化該第三層間絕緣膜23而形成於導電接墊22七 上。嗣，一第四導電柱塞24會被形成於該孔23a内，其係 10由底部依序以TiN膜及W膜來製成。 嗣’ 一金屬膜會被設在第三層間絕緣膜23上。嗣，一 連接於第四導電柱塞24的位元線25會藉光蝕刻法圖案化比 金屬膜而被製成。該位元線25會經由第四導電柱塞24、導 電接墊22b、及第三導電柱塞21等而電連接於第二n型雜質 15擴散區讣。接著，一用來覆蓋該第二層佈線層等的絕緣膜 將會被製成。惟其細節不在此詳述。 在上述實施例中，如第5圖所示，使用該硬罩18a來蝕 刻第二導電膜15時的基材溫度，係被設為高於3〇〇它但低 於500°C的高溫。而利用該硬罩18a來蝕刻該鐵電膜14時的 20基材溫度，係被設為高於環境溫度但低於300。(：的低溫。 又利用該硬罩18a來蝕刻第一導電膜13時的基材溫度，亦 被設為高於300°C但低於500°C的高溫。 由於在整個蝕刻時間内，氧氣會被添加於蝕刻氣體中 ，故該硬罩18a的抗蝕性會被加強，且該各膜層13、14、 21 543 玖、發明說明 15。對該硬罩18a的選擇蝕刻比亦會增加。舉例而言，在 上述用來製成該電容器Q的蝕刻條件中，該第一導電膜13 與第二導電膜15對該TiN硬罩18a的選擇蝕刻比皆會變成無 限大，故該硬罩18a幾乎不會被蝕刻。另，在上述用來製 5 成該電容器Q的蝕刻條件中，該PZT鐵電膜14對TiN硬罩 18a的選擇#刻比將會變為大約2，故該硬罩18a在該鐵電 膜14蝕刻時絕不會被消除。 又’當其階檯溫度在該鐵電膜14姓刻時若被降低，則 微加感作用將難以發生，因此鐵電物質的蝕刻殘潰並不會 ]〇 產生在電容器Q的周圍。 第6圖為違電容器的側視圖，其係在第二導電膜1 $上 製成300nm厚的TiN硬罩18a，然後在前述蝕刻條件下來圖 案化该第一導電膜15、鐵電膜14、及第一導電膜13所製成 者。如第6圖所示，在第2D圖中所示的姓刻殘渣並未產生 15於該第一層間絕緣膜8上之電容器Q的周圍。 在此例中，第6圖係依據由上述姓刻條件來製成之電 容器的側面影像所攝取的顯微相片來繪出者。在第6圖中 ，該硬罩18a的邊緣部份會比其中央部份更薄一些，因為 匕們在ό玄鐵電膜14被姓刻時亦會受到蚀刻。 又，在電容器Q之介電膜14a的形成步驟中，由於該鐵 電膜14係以低溫來蝕刻，故該介電膜的側面之斜角不 會變彳于那麼陡直。但是，該介電膜14a的側面會在該第一 導電膜13以高溫進行姓刻時，以及該第一導電膜進行超 量餘刻時，又會被餘刻。故，含有該介電膜W側面之該 22 579543 玖、發明說明 電容器Q的側面之最後斜角，將會變大而且陡峭。 又，在上述實施例中，蝕刻第二導電膜15所用之階檯 溫度係被設為300至500°C。但該蝕刻亦可在高於環境溫度 但低於3001的低溫來進行。此係因為，在製造該電容器 5的初始階段之該第二導電膜15的蝕刻中，反應生成物幾不 會黏附於上電極15a的側面，故該上電極15a側面的斜角會 變大。此外，在製成下電極13a的步驟中，由於第一導電 膜13係以高溫來蝕刻，故該上電極15a由硬罩丨心突出的部 份又會在此時同時被蝕刻。因此，該電容器Q的側面斜角 10 會變陡直。 當所擇的環境溫度為25 °C時，該第二導電膜15的蝕刻 條件係為例如，Q2、Ar、Ο!分別會以丨〇ml/min、4〇mi/min 、lOml/min的流率來注入反應室中作為蝕刻氣體， 13·56ΜΗζ的電源功率係設為14〇〇w , 4〇〇KHz的偏壓功率 15係設為800W，而該反應室中的真空度係設為〇 7pa。 又，在二溫度範圍内來進行蝕刻的方法，則如第7入圖所 不，藉進行兩種溫度控制而在一反應室31中進行蝕刻的方法 ;或如第7B圖所示，藉分別控制在二反應室41、42中之晶圓 檯41a、41b的溫度來進行姓刻的方法，皆可被使用。 20 在一蝕刻設備的反應室3 1中來進行兩種溫度控制的情 況下，具有加熱/冷卻機構33的晶圓檯32乃可被使用，或 一燈具加熱機構（未示出）亦可被提供，而來進行兩種形式 的溫度控制。 又，假使该鐵電膜14與第一金屬膜13要在二餘刻設備 23 579543 玖、發明說明 之各反應至41、42中來被分別地蝕刻，則可使用具有二或 更多的反應室、42等經由一真空傳送室43來連接的蝕刻 設備，或二獨立的設備亦可被使用。 綜上所述，依據本發明，在基材上製成該電容器的步 5驟中，當構成電容器下電極的第一導電膜，構成電容器介 電膜的鐵電膜，及構成電容器上電極的第二導電膜等，被 使用相同硬罩來接續地蝕刻時，在蝕刻該鐵電膜時的基材 溫度，係被設成比在蝕刻第一導電膜時的基材溫度更低。 因此，當該鐵電膜被使用硬罩來蝕刻時，幾乎不會發生微 10加感作用，而可避免該鐵電膜的蝕刻殘渣產生。 【圖式簡單說明】 第1A及1B圖為第一習知技術的電容器製造步驟的截 面圖； 第2A至2D圖為第二習知技術的電容器製造步驟的截 15 面圖； 第3A至3C圖為第三習知技術的電容器製造步驟的截 面圖； 第4A至4K圖為本發明之半導體元件製造步驟的截面 圖； 20 第5圖為一圖表示出在製成本發明該實施例之電容器 的#刻步驟中，其基材溫度的控制狀態； 第6圖為本發明該實施例所製成之電容器的側視圖； 及 第7A和7B圖為使用於本發明該實施例之蝕刻設備的 24 579543 玖、發明說明 反應室之構造示意圖。 【圈式之主要元件代表符號表】 1…石夕基材 la··· p# 2···元件隔離絕緣膜 3···閘極絕緣膜 4a、b…閘極電極 5a、b、c…η型雜質擴散區 6···側壁間隔物 7···覆蓋絕緣膜 8、20、23···層間絕緣膜
8a，b、20b···接觸孑L lla，c、21、24···導電柱塞 13…第一導電膜 13a、103a···下電極 14、104…鐵電膜 14a、104a…介電膜 15···第二導電膜 15a、105a…上電極 16…光阻 18···硬膜 18a 、110M…硬罩 19·· •電容器保護絕緣膜 20a 、2 3 a · · ·孑L 22a， • · ·金屬佈線 22b …導電接墊 25- •位元線 3卜 41、42…反應室 32、 41a、41b…晶圓檯 33·· •加熱/冷卻機構 43·· •真空傳送室 101 …半導體基材 102 …絕緣膜 103 …第一金屬膜 105 …第二金屬膜 106 …阻罩 110 …硬膜 110a···氮化鈦膜 110b…氧化矽膜 111 …光阻圖案 25

Claims (1)

  1. 拾、申請專利範圍 L 一種半導體元件的製造方法，包含以下步驟： 在一半導體基材上製成一絕緣膜； 在該絕緣膜上製成一第一導電膜； 在該第一導電膜上製成一鐵電膜； 在該鐵電膜上製成一第二導電膜； 在該第二導電膜上製成一硬罩； 以一第一溫度使用一第一蝕刻氣體來蝕刻第二導 電膜由该硬罩曝露的區域，而在該硬罩底下製成一電 容器上電極； *以第一 /凰度使用一第二蝕刻氣體來蝕刻該鐵電 膜由硬罩曝露的區域，而在該硬罩底下製成一電容器 介電膜；及 15 2. 3. 20 以-咼於第二溫度的第三溫度，使用一第三蝕刻 氣體來姓刻第-導電膜由該硬罩曝露的區域，而在該 硬罩底下製成一電容器下電極。 如申請專利範圍第W之方法，其中氧會分別包含於第 一、第二及第三蝕刻氣體中。 如:請專利範圍第2項之方法，其中在第二蚀刻氣體中 的氧流1比會比在第_及第三钱刻氣體中的氧流量比 更小。 4.如申請專利範圍第4之方法，其中該第一溫度係比第 一溫度更高。 5·如申請專利範圍第4之方法，其中該第一溫度係被設 在第二溫度所設的範圍内。 26 ίδ、申g靑專利範圍 6.如申請專利範圍第1項 貞之方法，其中該第二溫度係被設 在焉於環境溫度但低於3〇〇t的範圍内。 7·如申請專利範圍第1項 喝之方法其中該第三溫度係高於 3〇〇°C 但低於5〇〇°c。 8. 如申請專利範圍第W之方法，其中由該硬罩曝露之鐵 ，的姓刻係在一第-反應室内進行，而由該硬罩曝 路之第-導電膜的蝕刻係在一與第一反應室不同之第 一反應室内進行。 10 9. 如申請專利範圍第β之方法，其中該各第二導電膜、 鐵電膜、及第一導電膜等皆在同 ' 联寺自在冋―反應室内進行蚀刻。 10. 如申請專利範圍第1項之方法，其中該第-姓刻氣體與 第二敍刻氣體被注入的環境中之壓力，係低於第二敍 刻氣體被注入的環境中之壓力。 15 u.如申請專利範圍第1項之方法，其中-iM素會被包 含於該第一、第二、及第三蝕刻氣體中。 12. 如申請專利範圍第η項之方法’其中一第一齒素會被 包含於該第一及第三姓刻氣體中，而—與第一齒素不 同的第二鹵素會被包含第二蝕刻氣體中。 20 13. 如申請專利範圍第12項之方法，其中該第一齒素係為 溴，而第二鹵素係為氣。 14. 如申請專利範圍第1JS之方法，其中氟原子會被包含於 第二蝕刻氣體中。 15. 如申請專利範圍第旧之方法，其中製成該硬罩的步驟 包含以下步驟： 27 拾、申請專利範圍 在該第二導電膜上製成一硬膜； 在該硬膜上製成-具有電容器平面形狀的光阻圖案； 使用該光阻圖案作為阻罩來蝕刻該硬膜而製成該 硬罩；及 除掉該光阻圖案。 其中該硬罩係由鈦、氮 其中該硬罩具有一單層
    16·如申請專利範圍第1項之方法， 化鈦、或鋁等之一者所製成。 17_如申凊專利範圍第1項之方法， 結構。
    28
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