JP2007188961A - 半導体記憶装置及びその製造方法 - Google Patents

Abstract

【課題】 占有面積が小さく、蓄積信号量が大きなキャパシタを有する半導体記憶装置及びその製造方法を提供することである。
【解決手段】 本発明の１態様による半導体記憶装置は、半導体基板上に形成されたトランジスタと、前記トランジスタの上方に形成され、下部電極、誘電体膜、及び上部電極を含むキャパシタと、前記上部電極の側面に形成され、この上部電極を改質した半絶縁層と、前記キャパシタを覆って形成された絶縁膜と、前記上部電極に接続する配線とを具備する。
【選択図】図１

Description

本発明は、キャパシタを有する半導体記憶装置及びその製造方法に関する。

キャパシタを有する半導体記憶装置を微細化するためには、キャパシタの側面を垂直に加工することが好ましい。しかし、現実には、キャパシタ電極のエッチング加工上の制約から、下部電極の大きさに対して上部電極を小さく加工している。例えば、特許文献１に示されたように、下部電極上の誘電体膜、上部電極を階段状に小さくする、又は、特許文献２に示されたように、台形形状にしている。これは、キャパシタ加工の際にエッチング副生成物がキャパシタの側面に生じにくくするためである。キャパシタを垂直に加工すると、エッチング副生成物がキャパシタの側面に形成されてしまう。このエッチング副生成物が導電性である場合、キャパシタのリーク電流の原因になる。

上記のような上部電極よりも下部電極が大きな形状を有するキャパシタでは、実効面積は、小さな上部電極の面積になる。したがって、キャパシタの占有面積が大きい割には、信号量が小さく微細化には好ましくない。

上記のキャパシタの側面に付着したエッチング副生成物により上部電極と下部電極とがショートすることを防止する技術が特許文献３に開示されている。この技術では、キャパシタの上部電極のみ又は上部電極と強誘電体膜とをパターニングする。その後、全面に保護膜、例えば、シリコン酸化膜、アルミナ膜を堆積し、異方性ドライエッチングにより少なくとも上部電極の側面に保護膜を残す。次に、保護膜と上部電極をマスクとして強誘電体膜と下部電極又は下部電極をエッチングする。この時に、キャパシタの側面にエッチング副生成物が形成されても上部電極の側面に保護膜が形成されているため、上部電極と下部電極とはショートしない。

しかし、この技術では、下部電極の面積は、少なくとも保護膜の厚さだけ上部電極より大きくなるため、微細化に適しているとは言えない。
特開２００１−３５８３１６号公報 特開２００１−２５７３２０号公報 特開２００３−３３８６０８号公報

本発明は、占有面積に対して蓄積信号量が大きなキャパシタを有する半導体記憶装置及びその製造方法を提供することを目的とする。

上記の課題は、以下の本発明に係る下記の半導体装置及び製造方法によって解決される。

本発明の１態様による半導体記憶装置は、半導体基板上に形成されたトランジスタと、前記トランジスタの上方に形成され、下部電極、誘電体膜、及び上部電極を含むキャパシタと、前記上部電極の側面に形成され、この上部電極を改質した半絶縁層と、前記キャパシタを覆って形成された絶縁膜と、前記上部電極に接続する配線とを具備する。

本発明の他の１態様による半導体記憶装置の製造方法は、半導体基板上にトランジスタを形成する工程と、前記トランジスタの上方にキャパシタの下部電極材料、誘電体材料、及び上部電極材料を堆積する工程と、前記上部電極材料をパターニングして前記キャパシタの上部電極を形成する工程と、前記上部電極の側面を改質する工程と、前記上部電極に自己整合的に前記誘電体材料及び下部電極材料を加工してキャパシタを形成する工程と、前記キャパシタを覆う絶縁膜を形成する工程と、前記上部電極に接続する配線を形成する工程とを具備する。

本発明により、占有面積が小さく、蓄積信号量が大きなキャパシタを有する半導体記憶装置及びその製造方法が提供される。

本発明の実施形態を、添付した図面を参照して以下に詳細に説明する。図では、対応する部分は、全体を通して対応する参照符号で示している。以下の実施形態は、一例として示されたもので、本発明の精神から逸脱しない範囲で種々の変形をして実施することが可能である。

本発明の実施形態によれば、キャパシタの上部電極の側壁のみを改質して半絶縁化することによりキャパシタのリーク電流を抑制した半導体記憶装置及びその製造方法が提供される。ここで、半絶縁化とは、上部電極の側面を通って流れるリーク電流が、半導体装置の動作を妨げない程度の大きさに低減できるように、上部電極側壁部分の抵抗値を大きくすることであり、絶縁化することも含む。キャパシタのリーク電流の値は、半導体装置の設計に依存して異なるが、概ね、リーク電流が、０．０１Ａ／ｃｍ^２以下である。このようなリーク電流を実現できる上部電極の側壁の抵抗値は、典型的には、約１０^８Ω・ｃｍ以上である。

本発明の１実施形態による半導体記憶装置の断面の一例を図１に示す。本半導体記憶装置は、半導体基板１０上に形成されたトランジスタ２０、トランジスタの上方に形成された強誘電体キャパシタ４０、及び強誘電体キャパシタ４０の上方に形成された配線６０を具備する。強誘電体キャパシタ４０は、下部電極４２、強誘電体膜４４、及び上部電極４６を含む。上部電極４６の側壁には、この上部電極４６を改質した半絶縁層４６Ｓが形成されている。この構造により、図２に示したように強誘電体キャパシタ４０の側面を垂直に加工することが可能になる。すなわち、加工の際に導電性のエッチング副生成物５０がキャパシタの側面に生じたとしても、半絶縁層４６Ｓが側壁に形成されているため、上部電極４６と下部電極４２とがショートせず、強誘電体キャパシタ４０のリーク電流を低減できる。この改質した半絶縁層４６Ｓは、厚さを薄くできるため、実質的にキャパシタの実効面積を減少させることはない。

本発明における強誘電体キャパシタの上部電極側壁を改質して半絶縁層を形成するいくつかの実施形態を、下記に詳細に説明する。

（実施形態）
本発明の１つの実施形態は、上部電極に酸化物導電体を用い、イオン注入により上部電極の側壁部分を改質した半導体記憶装置及びその製造方法である。すなわち、イオン注入によりキャリアを上部電極の側面にのみドープして側壁を半絶縁化したものである。

本実施形態の半導体記憶装置の製造工程を図３及び図４を参照して説明する。

図３（ａ）を参照して、先ず半導体基板１０、例えば、シリコン基板１０にＭＯＳトランジスタ２０を形成する。

半導体基板１０中にウェル（図示せず）及び素子分離１２を形成し、ゲート絶縁膜２２を半導体基板１０表面に形成する。ゲート絶縁膜２２上にゲート電極用の導電性材料、例えば、リンドープ多結晶シリコン、を堆積し、リソグラフィ及びエッチングによってゲート電極２４に加工する。ゲート電極２４をマスクとして、例えば、高濃度のヒ素（Ａｓ）をイオン注入によりシリコン基板１０に導入して、ソース／ドレイン２６を形成する。このようにして、ＭＯＳトランジスタ２０を半導体基板１０上に形成できる。

次に、第１の層間絶縁膜２８を全面に例えば、ＣＶＤ（chemical vapor deposition）により形成し、例えば、ＣＭＰ（chemical-mechanical polishing）により平坦化する。さらに、第１の層間絶縁膜２８中に、ソース／ドレイン２６に達する第１及び第２のコンタクトプラグ３４、３６を形成する。

このようにして、図３（ａ）に示した構造を形成する。

次に、図３（ｂ）に示したように、第１の層間絶縁膜２８上の全面に強誘電体キャパシタの下部電極材料４２ｍ、強誘電体膜材料４４ｍ、及び上部電極材料４６ｍを順に堆積する。下部電極材料４２ｍには、例えば、窒化チタン・アルミニウム（ＴｉＡｌＮ）、窒化チタン（ＴｉＮ）、イリジウム（Ｉｒ）、酸化イリジウム（ＩｒＯ_２）、白金（Ｐｔ）、酸化ストロンチウム・ルテニウム（ＳｒＲｕＯ_３）若しくはこれらの積層膜を使用することができる。強誘電体膜材料４４ｍとしては、ペロブスカイト構造の金属酸化物、例えば、チタン酸ジルコニウム鉛（ＰＺＴ）、タンタル酸ストロンチウム・ビスマス（ＳＢＴ）、を使用することができる。上部電極材料４６ｍとしては、酸化物導電体、例えば、ＳｒＲｕＯ_３，Ｌａ_{２−ｘ−ｙ}Ｃｅ_ｘＳｒ_ｙＣｕＯ_４若しくはこれらの積層膜を使用することができる。ここでは、ＳｒＲｕＯ_３を使用する場合を例に説明する。さらに、上部電極材料４６ｍの上に第２の絶縁膜４８を形成する。第２の絶縁膜４８は、強誘電体キャパシタのエッチング加工時にハードマスクとして使用する。その後、強誘電体キャパシタのパターンを第１のコンタクトプラグ３４の上方の第２の絶縁膜４８にリソグラフィ及びエッチングにより形成する。第２の絶縁膜４８をマスクとして上部電極４６のみをほぼ垂直にエッチングすると、図３（ｂ）に示した構造を形成できる。

次に、図３（ｃ）に示したように上部電極４６の側壁を改質して半絶縁化する。上部電極４６として上記のように、例えば、ＳｒＲｕＯ_３を使用する場合、Ｒｕを適切なキャリア、例えば、チタン（Ｔｉ）に置き換えることによりＳｒＲｕＯ_３膜を改質でき、半絶縁性にすることができる。キャリアのドープ量を多くするとより高い抵抗にすることができる。上部電極４６は、ほぼ垂直にエッチングされているため、図３（ｃ）に矢印で示したように、キャリア５２、例えば、Ｔｉを斜め上方向からイオン注入して、上部電極４６の側面にドープする。上部電極４６の上面は、第２の絶縁膜４８により覆われているため、キャリア、例えば、Ｔｉはドープされない。

ドープされたキャリアは、アニールにより電気的に活性化される必要がある。この活性化アニールは、強誘電体キャパシタ加工中に単独で行うことができる。あるいは、強誘電体キャパシタ形成後の他の熱工程で兼ねることもできる。このようにして、上部電極４６の側壁に半絶縁層４６Ｓを形成できる。

上部電極４６に使用できるＳｒＲｕＯ以外の酸化物導電体材料の例として、Ｌａ_{２−ｘ−ｙ}Ｃｅ_ｘＳｒ_ｙＣｕＯ_４が上げられる。この材料は、ｘ−ｙ≒０の時に絶縁性になる。そこで、例えば、初めにＳｒを含まないＬａ_２−ｘＣｅ_ｘＣｕＯ_４を上部電極膜として、例えば、スパッタリングにより形成する。上記のように上部電極４６のパターニング後、上部電極４６の側面にのみＳｒをイオン注入して、側壁部分でほぼｘ＝ｙ＝１になるように改質する。このように加工することで、上部電極４６の側壁部分に半絶縁層４６Ｓを形成できる。

その後、第２の絶縁膜４８及び上部電極４６をマスクとして強誘電体膜材料４４ｍ及び下部電極材料４２ｍをほぼ垂直にエッチングして、図４（ａ）に示したように、第１のコンタクトプラグ３４上に強誘電体キャパシタ４０を形成する。

次に、第２の絶縁膜を必要に応じて除去し、強誘電体キャパシタ４０を覆うように全面に第２の層間絶縁膜５４を厚く堆積し、例えば、ＣＭＰにより平坦化する。第２の層間絶縁膜５４中に上部電極４６に達する第３のコンタクトプラグ５６及び第２のコンタクトプラグ３６に達する第４のコンタクトプラグ５８を形成する。さらに、第３及び第４のコンタクトプラグ５６，５８を接続するように配線６０を形成して、図４（ｂ）に示した半導体記憶装置１００を形成できる。

その後、多層配線等の半導体装置に必要な工程を行って、本実施形態の強誘電体キャパシタを含む半導体記憶装置を完成する。

上記の強誘電体キャパシタ４０のエッチング時に、垂直に加工するとエッチング副生成物が強誘電体キャパシタ４０の側面に形成される。エッチング副生成物が導電性であったとしても、上部電極４６の側壁に半絶縁層４６Ｓが形成されているため、上部電極４６と下部電極４２とはショートしない。あるいは、電流が流れたとしても半絶縁層４６Ｓにより半導体装置の動作に影響を与えない程度の極めて小さなリーク電流に抑制できる。

上記の上部電極４６側壁の半絶縁化は、種々の変更をして実施することができる。下記にその実施例を示すが、これらに限定されるものではない。

（変形例１）
本発明の変形例１は、図５に示したように上部電極４６の側面のみに、例えば、酸素を導入して改質することにより上部電極４６の側壁に半絶縁層４６Ｓｘを形成した半導体記憶装置及びその製造方法である。

ここでは、上部電極４６側壁の改質を中心に説明する。酸素を導入することにより導電性を制御できる酸化物導電体材料は、例えば、ＹＢａ_２Ｃｕ_３Ｏ_７−ｄである。この材料は、酸素の含有量によって導電性を変化させることができる。すなわち、酸素濃度が化学量論的平衡濃度に近い、ｄ＜０．７の場合に絶縁性になり、酸素が不足している、ｄ＞０．７の場合に導電性になる。そこで、導電性を持たせるために、例えば、スパッタリングにより酸素濃度が低くなるように制御して、ｄ＞０．７の組成を有するＹＢａ_２Ｃｕ_３Ｏ_７−ｄを上部電極用材料膜として形成する。第１の実施形態のように上部電極４６のみをパターニングした後で、例えば、ＲＴＯ（rapid thermal oxidation）により酸化性雰囲気中で熱処理することにより上部電極４６の側面にのみ酸素を熱拡散により導入する。これにより上部電極４６の側面に半絶縁層４６Ｓｘを形成できる。このＲＴＯ時に、上部電極４６の上面は第２の絶縁膜４８で覆われているため、酸素が導入されない。ＹＢａ_２Ｃｕ_３Ｏ_７−ｄは、ｄ＝０の時に、化学量論的平衡濃度であるため、これ以上の過剰な酸素は導入されない。

この酸素の導入は、第１の実施形態と同様にイオン注入により行うこともできる。

その後、上部電極４６をマスクとして、強誘電体膜４４、下部電極４２をほぼ垂直にエッチングして、強誘電体キャパシタ４０を形成する。以降第１の実施形態と同様な工程を行って、本実施形態の強誘電体キャパシタを含む半導体記憶装置を完成する。

本変形例のＲＴＯ処理により上部電極４６の側壁を絶縁化する方法は、上部電極４６の側壁の熱処理時に、強誘電体膜４４にも酸素を供給できる。これにより、強誘電体膜４４の特性も同時に改善できるため、有効な方法である。

（変形例２）
上記の変形例１では、酸化物導電体材料を上部電極４６として用いたが、比較的容易に酸化できる金属材料を上部電極４６として用いることができる。

本発明の変形例２は、金属材料を上部電極４６に用い、図５と同様にその側面のみを酸化して金属の酸化物に改質することにより上部電極４６の側壁に半絶縁層４６Ｓｘを形成した半導体記憶装置及びその製造方法である。

比較的容易に酸化できる金属材料として、例えば、アルミニウム（Ａｌ）、タングステン（Ｗ）を使用することができる。これらの金属材料を用いた場合には、上部電極４６のパターニング後、上部電極４６の側面を、短時間酸化法、例えば、ＲＴＯにより酸化することによって、上部電極４６の側面のみを改質できる。これにより極薄い、例えば、数ｎｍの厚さの金属酸化物、例えば、Ａｌ_２Ｏ_３からなる半絶縁層４６Ｓｘを形成することができる。

本変形例の酸化により上部電極４６の側壁を改質する方法は、変形例１と同様に酸化時に強誘電体膜４４にも酸素を供給でき、強誘電体膜４４の特性も同時に改善できるため、有効な方法である。

（変形例３）
本発明の変形例３は、上部電極４６の側面のみに、例えば、固相拡散によりキャリア不純物を導入することにより上部電極４６の側壁を半絶縁化した半導体記憶装置及びその製造方法である。

固相拡散により導電性を制御できる上部電極材料は、例えば、酸化物導電体の、例えば、ＳｒＲｕＯ_３である。第１の実施形態で説明したように、例えば、ＳｒＲｕＯ_３のＲｕをＴｉで置き換えることにより半絶縁化できる。

具体的には、図６に示したように上部電極４６にＳｒＲｕＯ_３を用いた例で説明する。第１の実施形態と同様に、上部電極４６のみをパターニングする。その後、Ｔｉの拡散源となる犠牲膜７０、例えば、Ｔｉを含んだＴＥＯＳ−ＳｉＯ_２膜又はＡｌ_２Ｏ_３膜を、ＣＶＤ又はスパッタリングにより全面に形成する。次に、アニールを行い、Ｔｉを上部電極４６の側面に拡散させて半絶縁層４６Ｓｄを形成する。その後、例えば、ドライエッチング又はウェットエッチングにより犠牲膜７０を除去する。犠牲膜７０を異方性ドライエッチングにより除去する場合には、上部電極４６の側面に犠牲膜７０を残すことができる。また、犠牲膜７０のドライエッチングと強誘電体膜４４、下部電極４２のパターニングを連続して行うこともでき、製造プロセスの簡略化には有効である。

具体的には説明しないが、上記の他にも、上部電極４６の側面に半絶縁層４６Ｓを形成する方法に、例えば、プラズマドーピングのようなドライ処理、又は薬液処理、等がある。

これまでに説明したように、本発明により上部電極４６の側面に半絶縁層４６Ｓを形成することができる。この半絶縁層４６Ｓの形成は、上部電極４６に酸化物導電体を使用した場合に、その組成を化学量論的組成から変更することにより、導電性を生じたり、導電性を失ったりする性質を利用することができる。上部電極４６の側壁に半絶縁層４６Ｓを形成することにより、強誘電体キャパシタ４０を垂直に加工して側壁に導電性のエッチング副生成物が形成されたとしても、強誘電体キャパシタ４０のリークを実質的に回避することができる。

したがって、本発明により占有面積が小さく、蓄積信号量が大きなキャパシタを有する半導体記憶装置及びその製造方法を提供することができる。

本発明は、上記の実施形態に限定されることなく、本発明の精神及び範囲から逸脱しないで、種々の変形を行って実施することができる。それゆえ、本発明は、ここに開示された実施形態に制限することを意図したものではなく、発明の趣旨を逸脱しない範囲において他の実施形態にも適用でき、広い範囲に適用されるものである。

本発明の１実施形態による半導体記憶装置の断面の一例を図１に示す。 図２は、本発明の１実施形態による効果を説明するために示す半導体記憶装置の模式的断面図である。 図３（ａ）から（ｃ）は、本発明の１実施形態による半導体記憶装置の製造方法を説明するために示す工程断面図である。 図４（ａ）、（ｂ）は、図３（ｃ）に続く本発明の１実施形態による半導体記憶装置の製造方法を説明するために示す工程断面図である。 図５は、本発明の変形例１及び２を説明するために示す半導体記憶装置の製造方法の１工程断面図である。 図６は、本発明の変形例３を説明するために示す半導体記憶装置の製造方法の１工程断面図である。

符号の説明

１０…半導体基板，１２…素子分離，２０…トランジスタ，２２…ゲート絶縁膜，２４…ゲート電極，２６…ソース／ドレイン，２８…第１の層間絶縁膜，３４…第１のコンタクトプラグ，３６…第２のコンタクトプラグ，４０…強誘電体キャパシタ，４２…下部電極，４４…強誘電体膜，４６…上部電極，４６Ｓ…半絶縁層，４８…第２の絶縁膜，５０…エッチング副生成物，５４…第２の層間絶縁膜，５６…第３のコンタクトプラグ，５８…第４のコンタクトプラグ，６０…配線，７０…犠牲膜。

Claims (5)

1. 半導体基板上に形成されたトランジスタと、
   前記トランジスタの上方に形成され、下部電極、誘電体膜、及び上部電極を含むキャパシタと、
   前記上部電極の側面に形成され、この上部電極を改質した半絶縁層と、
   前記キャパシタを覆って形成された絶縁膜と、
   前記上部電極に接続する配線と
   を具備することを特徴とする半導体記憶装置。
2. 前記改質は、イオン注入であることを特徴とする、請求項１に記載の半導体記憶装置。
3. 前記改質は、酸素を導入することであることを特徴とする、請求項１に記載の半導体記憶装置。
4. 前記上部電極は、酸化物導電体からなることを特徴とする、請求項１ないし３のいずれか１に記載の半導体記憶装置。
5. 半導体基板上にトランジスタを形成する工程と、
   前記トランジスタの上方にキャパシタの下部電極材料、誘電体材料、及び上部電極材料を堆積する工程と、
   前記上部電極材料をパターニングして前記キャパシタの上部電極を形成する工程と、
   前記上部電極の側面を改質する工程と、
   前記上部電極に自己整合的に前記誘電体材料及び下部電極材料を加工してキャパシタを形成する工程と、
   前記キャパシタを覆う絶縁膜を形成する工程と、
   前記上部電極に接続する配線を形成する工程と
   を具備することを特徴とする半導体記憶装置の製造方法。

Images