WO2004090985A1

WO2004090985A1 - 半導体装置の製造方法

Info

Publication number: WO2004090985A1
Application number: PCT/JP2003/004264
Authority: WO
Inventors: Yasutaka Ozaki; Tatsuya Yokota; Nobutaka Ohyagi
Original assignee: Fujitsu Limited
Priority date: 2003-04-03
Filing date: 2003-04-03
Publication date: 2004-10-21
Also published as: EP1610385A4; CN100355074C; JPWO2004090985A1; CN1717806A; AU2003236355A1; JP4319147B2; EP1610385A1

Abstract

　Ｗプラグ（２４）を形成し、その上にＷ酸化防止バリアメタル膜（２５）を形成する。その後、Ｗ酸化防止バリアメタル膜（２５）よりも薄いＳｉＯＮ膜（２７）を形成し、ＳｉＯＮ膜（２７）に対してＡｒスパッタエッチングを行う。この結果、ＳｉＯＮ膜（２７）の表面の形状が緩やかになり、深い溝が消失する。続いて、全面に、ＳｉＯＮ膜（２８）を形成する。ＳｉＯＮ膜（２８）とＳｉＯＮ膜（２７）とから、空隙が存在しないＷ酸化防止絶縁膜（２９）が構成される。

Description

明細書

半導体装置の製造方法技術分野

本発明は、強誘電体メモリの製造に好適な半導体装置の製造方法に関する。背景技術

強誘電体メモリ (F e RAM： Ferroelectric Random Access Memory) は、不揮発性半導体メモリとして用いられる。強誘電体メモリに設けられる強誘電体キャパシ夕の構造は、主にスタック構造及びプレーナ構造に分類されるが、現在量産されているのは、プレーナ構造の強誘電体キャパシタである。

これに対し、高集積化の要請から、セル面積をより小さくできるスタック構造のキャパシ夕の実用化が要望されている。スタック構造には、強誘電体キャパシ夕の下部電極の直下に基板（拡散層）との間の導通を確保するためのコンタクトプラグが設けられている。このコンタク卜プラグの材料には. 特開 2 0 0 1 — 4 4 3 7 6号公報に記載されているように、通常タングステン又はポリシリコンが用いられる。 Wプラグのコンタクト抵抗は通常 2〜 3 Ωであるのに対し、ポリシリコンから形成されたプラグのコンタクト抵抗は 1〜2 1 Ωである。

また、強誘電体メモリはロジック回路と混載されることが多い。例えば、認証が必要とされるセキュリティ関係のチップゃ、 I Cカードはその一例である。口ジック回路には、通常 Wプラグが用いられている。このため、ロジック回路を設計する際に行うシミュレ一ションにおいても、パラメ一夕として Wプラグの抵抗の値が用いられている。

従って、これまで用いてきた設備及び技術を用い、且つ開発工程数及びコストの上昇を抑制するためには、ロジック混載強誘電体メモリのロジック部には、これまでどおり Wプラグを用いることが好ましい。

通常、強誘電体キャパシタを形成する際には、良好な特性を得るために、結晶化ァニール及び回復ァニール等の種々の熱処理が必要とされる。例えば、結晶ィ匕ァニールは、 7 5 0 で 6 0秒間の R TA (Rapid Thermal Anneal ing) であり、回復ァニールは、 6 5 0 °Cで 6 0分間の炉内ァニールである。

しかし、 Wプラグには、非常に速い速度で且つ低い温度で酸化するという性質がある。また、 Wプラグの一部の酸化が一旦始まると、酸ィ匕は Wプラグの全体に広がる。このため、コンタクト不良が生じやすく、歩留まりが低下しやすい。 W プラグの酸化を抑制するためには、ァニールの温度を下げることが好ましい。このように、強誘電体キャパシ夕の性能を向上させるには、種々のァニールが必要とされる一方で、キャパシ夕直下の Wプラグのコンタクト抵抗の上昇を避けるためには、ァニールの温度を低めにする必要がある。即ち、現状では、強誘電体キャパシ夕の性能と Wブラグのコン夕クト性能とはトレードオフの関係にあるまた、従来、強誘電体キャパシ夕を形成した後には、 1回のエッチングを行うことにより、強誘電体メモリのビット線と基板との間のコンタク卜ホールを形成している。このように、強誘電体キャパシ夕を形成した後にコン夕クトホールを形成しているのは、強誘電体キャパシ夕を形成する前に、コンタクトホールを形成して Wプラグを埋めた場合には、強誘電体キャパシタを形成する際に Wプラグが酸化する虞があるからである。

しかし、今後、微細化が促進されると、コンタクトホールのァスぺクト比が大きくなりコンタクトホールを形成する際のエッチング、及びコンタクトホール内へのグルー膜の埋め込み等が困難となる。

特許文献 1

特開 2 0 0 1—4 4 3 7 6号公報

特許文献 2

特開平 4— 3 2 3 8 2 1号公報

特許文献 3

特開平 1 1— 1 3 3 4 5 7号公報発明の開示

本発明の目的は、ァニール温度を高くしてもコンタクト抵抗の上昇を抑制することができる半導体装置の製造方法を提供することにある。本発明に係る第 1の半導体装置の製造方法では、先ず、半導体基板の表面にスイッチング素子を形成する。次に、前記スイッチング素子を覆う層間絶縁膜を形成する。次いで、前記層間絶縁膜に前記スイッチング素子を構成する導電層まで到達するコンタクトホールを形成する。その後、前記コンタクトホール内にコンタクトプラグを埋め込む。続いて、前記層間絶縁膜上に、前記コンタクトプラグに接続されるバリアメタル膜を選択的に形成する。次に、全面に第 1の絶縁膜を形成する。次いで、前記第 1の絶縁膜に対してスパッタエッチングを施すことにより、前記第 1の絶縁膜の表面の傾斜を緩やかにする。そして、前記パリアメタル膜上に、強誘電体キャパシタを形成する。

本発明に係る第 2の半導体装置の製造方法では、先ず、半導体基板の表面にスイッチング素子を形成する。次に、前記スイッチング素子を覆う層間絶縁膜を形成する。次いで、前記層間絶縁膜に前記スイッチング素子を構成する導電層まで到達するコンタクトホールを形成する。その後、前記コンタクトホール内にコンタクトプラグを埋め込む。続いて、前記層間絶縁膜上に、前記コンタクトプラグに接続されるバリアメタル膜を選択的に形成する。次に, 高密度プラズマ法により前記バリアメタル膜よりも厚い絶縁膜を全面に形成する。そして、前記バリアメタル膜上に、強誘電体キャパシ夕を形成する。図面の簡単な説明

図 1は、本発明の実施形態に係る方法によって製造する強誘電体メモリ (半導体装置）のメモリセルァレイの構成を示す回路図である。

図 2 A及び図 2 Bは、本発明の第 1の実施形態に係る強誘電体メモリの製造方法を示す断面図である。

図 3 A及び図 3 Bは、図 2 A及び図 2 Bに引き続き、本発明の第 1の実施形態に係る強誘電体メモリの製造方法を示す断面図である。

図 4 A及び図 4 Bは、図 3 A及び図 3 Bに引き続き、本発明の第 1の実施形態に係る強誘電体メモリの製造方法を示す断面図である。

図 5 A及び図 5 Bは、図 4 A及び図 4 Bに引き続き、本発明の第 1の実施形態に係る強誘電体メモリの製造方法を示す断面図である。図 6 A及び図 6 Bは、図 5 A及び図 5 Bに引き続き、本発明の第 1の実施形態に係る強誘電体メモリの製造方法を示す断面図である。

図 7 A及び図 7 Bは、図 6 A及び図 6 Bに引き続き、本発明の第 1の実施形態に係る強誘電体メモリの製造方法を示す断面図である。

図 8 A及び図 8 Bは、図 7 A及び図 7 Bに引き続き、本発明の第 1の実施形態に係る強誘電体メモリの製造方法を示す断面図である。

図 9 A及び図 9 Bは、図 8 A及び図 8 Bに引き続き、本発明の第 1の実施形態に係る強誘電体メモリの製造方法を示す断面図である。

図 1 0 A及び図 1 0 Bは、図 9 A及び図 9 Bに引き続き、本発明の第 1の実施形態に係る強誘電体メモリの製造方法を示す断面図である。

図 1 1 A及び図 1 1 Bは、図 1 0 A及び図 1 0 Bに引き続き、本発明の第 1の実施形態に係る強誘電体メモリの製造方法を示す断面図である。

図 1 2 A及び図 1 2 Bは、図 1 1 A及び図 1 1 Bに引き続き、本発明の第 1の実施形態に係る強誘電体メモリの製造方法を示す断面図である。

図 1 3 A及び図 1 3 Bは、本発明の第 1の実施形態に係る強誘電体メモリの製造方法を工程順に示す断面図である。

図 1 4 A及び図 1 4 Bは、図 1 1 A及び図 1 1 Bに引き続き、本発明の第 1の実施形態に係る強誘電体メモリの製造方法を示す断面図である。

図 1 5 A及び図 1 5 Bは、図 1 1 A及び図 1 1 Bに引き続き、本発明の第 1の実施形態に係る強誘電体メモリの製造方法を示す断面図である。

図 1 6 A及び図 1 6 Bは、図 1 1 A及び図 1 1 Bに引き続き、本発明の第 1の実施形態に係る強誘電体メモリの製造方法を示す断面図である。

図 1 7 A及び図 1 7 Bは、図 1 1 A及び図 1 1 Bに引き続き、本発明の第 1の実施形態に係る強誘電体メモリの製造方法を示す断面図である。

図 1 8 A及び図 1 8 Bは、図 1 1 A及び図 1 1 Bに引き続き、本発明の第 1の実施形態に係る強誘電体メモリの製造方法を示す断面図である。

図 1 9 A及び図 1 9 Bは、図 1 1 A及び図 1 1 Bに引き続き、本発明の第 1の実施形態に係る強誘電体メモリの製造方法を示す断面図である。

図 2 0 A及び図 2 0 Bは、図 1 1 A及び図 1 1 Bに引き続き、本発明の第 1の実施形態に係る強誘電体メモリの製造方法を示す断面図である。

図 2 1 A及び図 2 1 Bは、図 1 1 A及び図 1 1 Bに引き続き、本発明の第 1の実施形態に係る強誘電体メモリの製造方法を示す断面図である。

図 2 2 A及び図 2 2 Bは、図 1 1 A及び図 1 1 Bに引き続き、本発明の第 1の実施形態に係る強誘電体メモリの製造方法を示す断面図である。

図 2 3 A及び図 2 3 Bは、図 1 1 A及び図 1 1 Bに引き続き、本発明の第 1の実施形態に係る強誘電体メモリの製造方法を示す断面図である。

図 2 4 A及び図 2 4 Bは、本発明の第 2の実施形態に係る強誘電体メモリの製造方法を示す断面図である。

図 2 5 A及び図 2 5 Bは、 02 4 A及び図 2 4 Bに引き続き、本発明の第 2の実施形態に係る強誘電体メモリの製造方法を示す断面図である。

図 2 6 A及び図 2 6 Bは、図 2 5 A及び図 2 5 Bに引き続き、本発明の第 2の実施形態に係る強誘電体メモリの製造方法を示す断面図である。

図 2 7 A及び図 2 7 Bは、図 2 6 A及び図 2 6 Bに引き続き、本発明の第 2の実施形態に係る強誘電体メモリの製造方法を示す断面図である。

図 2 8 A及び図 2 8 Bは、図 2 7 A及び図 2 7 Bに引き続き、本発明の第 2の実施形態に係る強誘電体メモリの製造方法を示す断面図である。

図 2 9 A及ぴ図 2 9 Bは、図 2 8 A及び図 2 8 Bに引き続き、本発明の第 2の実施形態に係る強誘電体メモリの製造方法を示す断面図である。

図 3 0 A及び図 3 0 Bは、図 2 9 A及び図 2 9 Bに引き続き、本発明の第 2の実施形態に係る強誘電体メモリの製造方法を示す断面図である。

図 3 1 A及び図 3 1 Bは、図 3 0 A及び図 3 0 Bに引き続き、本発明の第 2の実施形態に係る強誘電体メモリの製造方法を示す断面図である。

図 3 2 A及び図 3 2 Bは、図 3 1 A及び図 3 1 Bに引き続き、本発明の第 2の実施形態に係る強誘電体メモリの製造方法を示す断面図である。

図 3 3 A及び図 3 3 Bは、本発明の第 3の実施形態に係る強誘電体メモリの製造方法を示す断面図である。

図 3 4 A及び図 3 4 Bは、図 3 3 A及び図 3 3 Bに引き続き、本発明の第 3の実施形態に係る強誘電体メモリの製造方法を示す断面図である。図 3 5 A及び図 3 5 Bは、図 3 4 A及び図 3 4 Bに引き続き、本発明の第 3の実施形態に係る強誘電体メモリの製造方法を示す断面図である。

図 3 6 A及び図 3 6 Bは、図 3 5 A及び図 3 5 Bに引き続き、本発明の第 3の実施形態に係る強誘電体メモリの製造方法を示す断面図である。

図 3 7 A及び図 3 7 Bは、図 3 6 A及び図 3 6 Bに引き続き、本発明の第 3の実施形態に係る強誘電体メモリの製造方法を示す断面図である。

図 3 8 A及び図 3 8 Bは、図 3 7 A及び図 3 7 Bに引き続き、本発明の第 3の実施形態に係る強誘電体メモリの製造方法を示す断面図である。

図 3 9 A及び図 3 9 Bは、図 3 8 A及び図 3 8 Bに引き続き、本発明の第 3の実施形態に係る強誘電体メモリの製造方法を示す断面図である。

図 4 O A及び図 4 0 Bは、図 3 9 A及び図 3 9 Bに引き続き、本発明の第 3の実施形態に係る強誘電体メモリの製造方法を示す断面図である。

図 4 1 A及び図 4 1 Bは、図 4 O A及び図 4 0 Bに引き続き、本発明の第 3の実施形態に係る強誘電体メモリの製造方法を示す断面図である。

図 4 2 A及び図 4 2 Bは、図 4 1 A及び図 4 1 Bに引き続き、本発明の第 3の実施形態に係る強誘電体メモリの製造方法を示す断面図である。

図 4 3 A及び図 4 3 Bは、図 4 2 A及び図 4 2 Bに引き続き、本発明の第 3の実施形態に係る強誘電体メモリの製造方法を示す断面図である。

図 4 4 A及び図 4 4 Bは、夫々図 4 3 A、図 4 3 Bが示す断面に直交する断面を示す断面図である。

図 4 5 A及び図 4 5 Bは、本発明の第 4の実施形態に係る強誘電体メモリの製造方法を示す断面図である。

図 4 6 A及び図 4 6 Bは、図 4 5 A及び図 4 5 Bに引き続き、本発明の第 4の実施形態に係る強誘電体メモリの製造方法を示す断面図である。

図 4 7 A及び図 4 7 Bは、図 4 6 A及び図 4 6 Bに引き続き、本発明の第 4の実施形態に係る強誘電体メモリの製造方法を示す断面図である。

図 4 8 A及び図 4 8 Bは、図 4 7 A及び図 4 7 Bに引き続き、本発明の第 4の実施形態に係る強誘電体メモリの製造方法を示す断面図である。

図 4 9 A及び図 4 9 Bは、図 4 8 A及び図 4 8 Bに引き続き、本発明の第 4の実施形態に係る強誘電体メモリの製造方法を示す断面図である。

図 5 O A及び図 5 0 Bは、図 4 9 A及び図 4 9 Bに引き続き、本発明の第 4の実施形態に係る強誘電体メモリの製造方法を示す断面図である。

図 5 1 A及び図 5 1 Bは、図 5 O A及び図 5 0 Bに引き続き、本発明の第 4の実施形態に係る強誘電体メモリの製造方法を示す断面図である。

図 5 2 A及び図 5 2 Bは、図 5 1 A及び図 5 1 Bに引き続き、本発明の第 4の実施形態に係る強誘電体メモリの製造方法を示す断面図である。

図 5 3 A及び図 5 3 Bは、図 5 2 A及び図 5 2 Bに引き続き、本発明の第 4の実施形態に係る強誘電体メモリの製造方法を示す断面図である。

図 5 4 A及び図 5 4 Bは、参考例に係る半導体装置の製造方法を示す断面図である。

図 5 5 A及び図 5 5 Bは、スリット及びクラックを示す走査型電子顕微鏡写真の図である。発明を実施するための最良の形態

以下、本発明の実施形態について、添付の図面を参照して具体的に説明する。図 1は、本発明の実施形態に係る方法によつて製造する強誘電体メモリ (半導体装置）のメモリセルアレイの構成を示す回路図である。

このメモリセルアレイには、一の方向に延びる複数本のビッ卜線 3、並びにビット線 3が延びる方向に対して垂直な方向に延びる複数本のヮード線 4及びプレート線 5が設けられている。また、これらのビット線 3、ワード線 4及びプレート線 5が構成する格子と整合するようにして、複数個の本実施形態に係る強誘電体メモリのメモリセルがァレイ状に配置されている。各メモリセルには、強誘電体キャパシ夕 1及び MO Sトランジスタ 2が設けられている。

MO Sトランジスタ 2のゲートはワード線 4に接続されている。また、 MO S トランジス夕 2の一方のソース · ドレインはビット線 3に接続され、他方のソース ' ドレインは強誘電体キャパシ夕 1の一方の電極に接続されている。そして、強誘電体キャパシタ 1の他方の電極がプレート線 5に接続されている。なお、各ワード線 4及びプレート線 5は、それらが延びる方向と同一の方向に並ぶ複数個の MO Sトランジスタ 2により共有されている。同様に、各ビット線 3は、それが延びる方向と同一の方向に並ぶ複数個の MO Sトランジスタ 2により共有されている。ヮード線 4及びプレート線 5が延びる方向、ビット線 3が延びる方向は、夫々行方向、列方向とよばれることがある。

このように構成された強誘電体メモリのメモリセルアレイでは、強誘電体キャパシタ 1に設けられた強誘電体膜の分極状態に応じて、データが記憶される。

(参考例）

ここで、本願発明に至る過程でなされた参考例について説明する。図 5 4 A及び図 5 4 Bは、参考例に係る半導体装置の製造方法を示す断面図である。但し、図 5 4 A及び図 5 4 Bは、ビット線 3が延びる方向に垂直な断面を示す。また、図 5 4 Aは、強誘電体メモリのメモリセルアレイ部の断面を示し、図 5 4 Bは、ロジック部（論理回路部）の断面を示す。

この参考例では、先ず、半導体基板（図示せず）の表面に、ソース ' ドレイン拡散層 1 1 8を備えた M〇Sトランジスタ (図示せず) を形成する。次に、 MO Sトランジスタを覆うようにしてシリコン酸化膜 1 2 2を形成し， CM P (化学機械的研磨）等によりシリコン酸ィ匕膜 1 2 2を平坦化する。その後、各ソース ' ドレイン拡散層 1 1 8まで到達するコンタクトホールをシリコン酸化膜 1 2 2に形成することにより、プラグコンタクト部を開口する。そして、コンタクトホール内にダル一膜 1 2 3を形成した後、例えば C VD法により W膜を埋め込み、 C M Pを行つて平坦化することにより、 Wプラグ 1 2 4を形成する。次いで、 W酸化防止バリアメタル膜として I r膜 1 2 5を全面に形成する。その後、ハードマスクを用いて I r膜 1 2 5をパターニングする。続いて、全面に W酸化防止絶縁膜 1 2 9及びキャパシタ密着絶縁膜 1 5 0を順次形成し、 CMPによりキャパシ夕密着絶縁膜 1 5 0、 W酸化防止絶縁膜 1 2 9及び I r膜 1 2 5を研磨することにより、所定の厚さの I r膜 1 2 5を残存させると共に、キャパシ夕密着絶縁膜 1 5 0を W酸化防止絶縁膜 1 2 9上に残存させる。 W酸化防止絶縁膜 1 2 9は、例えばプラズマ S i ON膜であり、キャパシタ密着絶縁膜 1 5 0は、例えば T E O S (tetraethyl orthos i l i cate) 膜である。

次に、下部電極膜 1 3 0、強誘電体膜 1 3 1及び上部電極膜 1 3 2を順次形成し、これらを一括してパターニングすることにより、強誘電体キャパシ夕を形成する。なお、キャパシ夕密着絶縁膜 1 5 0は下部電極膜 1 3 0の剥がれを防止するためのものである。次いで、層間絶縁膜（図示せず）等の形成を行うことにより、強誘電体メモリを完成させる。

このような製造方法によれば、強誘電体キャパシタ形成する際に高温ァニールを行っても、 I r膜（W酸化防止バリアメタル膜） 1 2 5及び W酸化防止絶縁膜 1 2 9が形成されているため、 Wプラグ 1 2 4は酸ィ匕しにくい。また、ビット線等の強誘電体キャパシタよりも上方に設けられる配線と基板（拡散層）との間の導通に関し、コンタクトホールの形成並びにグルー膜及び Wプラグの埋め込みを 2回に分けて行う。つまり、ビア · トウ一 ·ビア（via- to- via) 構造が形成される。このため、コンタクトホールのァスぺクト比が小さくなり、微細化が勧められても、コンタクトホールの形成等は比較的容易である。

しかしながら、図 5 3 A及び図 5 4 Bに示す製造方法では、互いに隣り合う I 1-膜 2 5同士の間隔が狭い箇所では、， W酸化防止絶縁膜 1 2 9の表面が急峻となり、深い溝が形成される。このため、キャパシタ密着絶縁膜 1 5 0を形成した際に、この深い溝内にキャパシタ密着絶縁膜 1 5 0が埋め込まれず、隙間 1 5 1が残ってしまう。

そして、隙間 1 5 1が存在した状態で CMPによりキャパシ夕密着絶縁膜 1 5 0、 W酸化防止絶縁膜 1 2 9及び I r膜 1 2 5の研磨を行うと、隙間 1 5 1を起点として、図 5 5 A及び図 5 5 Bに示すように、スリツトゃクラックが発生してしまう。

更に、スリットやクラックが存在した状態で、上部電極膜 1 3 2等のエツチング時、及びこのエッチングで用いるハードマスクの除去時に、スリットやクラックを介して W酸化防止絶縁膜 1 2 9もエッチングされてしまい、層間絶縁膜 1 2 2までもがエッチングされる。

更に、この状態でキャパシ夕を形成する際の高温ァニール処理（結晶かァニール及び回復ァニール）を行うと、スリットやクラックから酸素が層間絶縁膜 1 2 2等を介して Wプラグ 1 2 4まで到達し、 Wプラグ 1 2 4が酸ィ匕してしまう。従って、参考例では、コンタクト抵抗の上昇を抑制して高い歩留りを得ることは困難である。なお、特開平 4 -323821号公報又は特開平 11— 1334 57号公報に開示された方法を用いても、上述のような強誘電体メモリにおけるスリット及びクラックの発生を防止することはできない。

そこで、本願発明者が、スリットやクラックの発生を防止すべく鋭意検討を重ねた結果、以下のような諸形態に想到した。

(第 1の実施形態）

次に、本発明の第 1の実施形態について説明する。図 2 A及び図 2 B乃至図 1 2 A及び図 12 Bは、本発明の第 1の実施形態に係る強誘電体メモリ（半導体装置）の製造方法を工程順に示す断面図である。また、図 13 A及び図 13 B乃至図 23 A及び図 23Bは、同じく、第 1の実施形態に係る強誘電体メモリの製造方法を工程順に示す断面図である。但し、図 2 A及び図 2 B乃至図 12 A及び図 12 Bは、ビット線 3が延びる方向に垂直な断面を示し、図 13 A及び図 13 B 乃至図 23 A及び図 23 Bは、ヮード線 4が延びる方向に垂直な断面を示す。また、図 13 A乃至図 23 Aには、 1本のビット線 (図 1中のビット線 3に相当) を共有する 2個の MOSトランジスタに相当する部分を図示する。また、図 2A 乃至図 23 Aは、強誘電体メモリのメモリセルァレイ部の断面を示し、図 2B乃至図 23 Bは、メモリセルァレイ部の周辺に設けられたドライバ及び読み出し回路等のロジック部（論理回路部）の断面を示す。

第 1の実施形態では、先ず、図 2A、図 2B、図 13 A及び図 13Bに示すように、シリコン基板等の半導体基板 11の表面にゥエル 12を形成する。次いで、半導体基板 11の表面に、例えば ST I (shallow trench isolation) により素子分離領域 13を形成する。続いて、ゲート絶縁膜 14、ゲート電極 15、キヤップ膜 16、サイドウオール 17、ソース · ドレイン拡散層 18及びシリサイド層 19をゥエル 12の表面に形成することにより、 MOSトランジスタ (スィツチング素子) 20を形成する。この MOSトランジスタ 20が、図 1における MOSトランジスタ 2に相当する。なお、各 MOSトランジスタ 20には、ソ一ス及びドレイン用に 2個のソース · ドレイン拡散層 18を形成するが、その一方は、 2個の MOSトランジスタ 20間で共有させる。

次に、全面にシリコン酸窒化膜 21を、 MOSトランジスタ 20を覆うようにして形成し、更に全面に層間絶縁膜としてシリコン酸化膜 22を形成し、 CMP (化学機械的研磨）等によりシリコン酸化膜 22を平坦化する。シリコン酸窒化膜 21は、シリコン酸化膜 22を形成する際のゲート絶縁膜 14等の水素劣化を防止するために形成されている。その後、各シリサイド層 19まで到達するコンタクトホールをシリコン酸化膜 22及びシリコン酸窒化膜 21に形成することにより、プラグコンタクト部を開口する。そして、コンタクトホール内にダル一膜 23を形成した後、例えば CVD法により W膜を埋め込み、 CMPを行って平坦化することにより、 Wプラグ（コンタクトプラグ） 24を形成する。続いて、 3 50°Cで 120秒間の N₂プラズマ処理を施す。グルー膜 23としては、例えば厚さが 20 nmの T i膜、及び厚さが 50 nmの T i N膜からなる積層膜を用いる。

次いで、図 3A、図 3B、図 14 A及び図 14 Bに示すように、 W酸化防止バリアメタル膜として、例えば厚さが 45 Onmの I r膜 25を全面に形成する。その後、 I r膜 25をパ夕一ニングする際にハードマスクとして用いる T i N膜 26 a及びプラズマ T EOS膜 26 bを順次形成する。 T i N膜 26 a及ぴプラズマ TEOS膜 26 bの厚さは、例えば夫々 200 nm、 1200 nmである。続いて、プラズマ T EOS膜 26 b及び T i N膜 26 aをパターニングすることにより、スタック型の強誘電体キャパシタを形成する予定の領域のみにハードマスク 26を形成する。

次に、図 4A、図 4B、図 15 A及び図 15 Bに示すように、ハードマスク 2 6を用いて I r膜 25のエッチングを行う。

その後、図 5A、図 5B、図 16 A及び図 16 Bに示すように、プラズマ S i ON膜 (第 1の絶縁膜) 27を形成する。プラズマ S i ON膜 27の厚さは、例えば 150 nmである。この時点では、プラズマ S i ON膜 27に、比較的急峻で深い溝が、特に島状の I r膜 25が近接している領域に存在する。

続いて、プラズマ S i ON膜 27に対して A rスパッ夕エッチングを行う。このときの条件としては、例えば、 RF電源については、ソースパヮを 1500W

(13. 56 MHz) とし、バイアスパヮを 1600W (800 kHz) とする。また、例えば、チャンバ内の圧力を 13. 3 P a (l O OmTo r r) とし、 A rガスの流量を 4 0 0 s c c mとし、エッチング時間を 3 0秒間とする。この結果、プラズマ S i ON膜 2 7のハードマスク 2 6上の部分が除去された後、プラズマ S i ON膜 2 7のシリコン酸化膜 2 2上の部分が完全に除去される前にェツチングが終了する。この A rスパッ夕エッチングでは、発生した残渣がプラズマ S i ON膜 2 7のその時点で残存している部分上に堆積する。そして、図 6 A 、図 6 B、図 1 7 A及び図 1 7 Bに示すように、プラズマ S i ON膜 2 7の表面が徐々に緩やかになり、プラズマ S i ON膜 2 7の形状は平坦な形状に近づく。このため、プラズマ S i ON膜 2 7から急峻で深い溝が消滅する。

次に、図 7 A、図 7 B、図 1 8 A及び図 1 8 Bに示すように、プラズマ S i O N膜（第 2の絶縁膜） 2 8を形成する。プラズマ S i ON膜 2 7の厚さは、例えば 9 0 0 nmである。このとき、プラズマ S i ON膜 2 7には、急峻で深い溝が存在しないため、プラズマ S i ON膜 2 8とプラズマ S i ON膜 2 7との間に空隙が形成されることはない。プラズマ S i ON膜 2 7及び 2 8から、ロジック部で露出している Wプラグ 2 4の酸化を防止する W酸化防止絶縁膜 2 9が構成される。

次いで、図 8 A、図 8 B、図 1 9 A及び図 1 9 Bに示すように、 W酸化防止絶縁膜 2 9 (プラズマ S i ON膜 2 7及び 2 8 )、ハードマスク 2 6 (プラズマ T E O S膜 2 6 b及び T i N膜 2 6 a) 並びに I r膜 2 5を CMP法で研磨する。このとき、 C M P後の I r膜 2 5及 I W酸ィ匕防止絶縁膜 2 9の残し膜厚は、例えば 3 5 0 nmとする。

強誘電体メモリを製造する場合に、後述のように、この後に、強誘電体キャパシ夕を構成する膜の工ッチング、及びこのェッチングで用いるハードマスクの除去が必要とされる。そして、これらのエッチング及び除去に伴って、 W酸化防止絶縁膜 2 9が 2 5 O nm程度薄くなる。また、ハードマスクの除去後には、エツチング時のダメージを回復するために、例えば 6 5 0 °Cで 6 0分間の酸素雰囲気での炉内熱処理を行う。このとき、 Wプラグ 2 4の酸化を防止するためには、 W 酸化防止絶縁膜 2 9に 1 0 O nm以上の厚さが必要とされる。このため、本実施形態では、 W酸化防止絶縁膜 2 9が 2 5 0 nm程度薄くなつても、 1 0 0 nm程度の厚さが残るように、 W酸化防止絶縁膜 2 9の残し膜厚を、例えば 3 5 O nm とする。

その後、図 9A、図 9B、図 20 A及び図 20 Bに示すように、全面に下部電極膜 30、強誘電体膜 31及び上部電極膜 32を順次形成する。下部電極膜 30 としては、例えば、順次形成された、厚さが 200nmの I r膜、厚さが 23η mの P t 0膜及び厚さが 50 nmの P t膜からなる積層膜を用いる。また、強誘電体膜 31としては、例えば厚さが 20 Onmの Pb (Z r, T i) 0₃膜（P ZT膜）を用いる。上部電極膜 32としては、例えば厚さが 20 Onmの I rO ₂膜を用いる。

なお、下部電極膜 30の形成の前後には、膜はがれ防止用のァニールを行う。このァニールとしては、例えば 750°Cで 60秒間の Ar雰囲気での RTA (Ra id Thermal Annealing) を行う。また、強誘電体膜 31を形成した後には、結晶化ァニールを行う。このァニールとしては、例えば 600 で 90秒間の Ar 及び〇₂を用いた RTAと、 750°Cで 60秒間の酸素雰囲気での R T Aを行う上部電極膜 32を形成した後下部電極膜 30、強誘電体膜 31及び上部電極膜 32をパターニングする際にハードマスクとして用いる T i N膜 33 a及びプラズマ TE OS膜 33 bを順次形成する。続いて、プラズマ T EOS膜 33 b及び T i N膜 33 aをパターニングすることにより、スタック型の強誘電体キャパシ夕を形成する予定の領域のみにハードマスク 33を形成する。

続いて、図 10A、図 10B、図 21 A及び図 21 Bに示すように、ハードマスク 33をマスクとして用いたパ夕一ニング及びエッチング技術を用いて、上部電極膜 32、強誘電体膜 31及び下部電極膜 30を一括して加工することにより、スタック構造の強誘電体キャパシ夕を形成する。この強誘電体キャパシ夕が、図 1における強誘電体キャパシタ 1に相当する。

次に、図 11A、図 11B、図 22 A及び図 22 Bに示すように、ハ一ドマスク 33を除去する。上部電極膜 32、強誘電体膜 31及び下部電極膜 30のエツチングからハードマスク 33の除去までの処理により、 W酸化防止絶縁膜 29が 250 nm程度薄くなり、 100 nm程度残存する。次いで、成膜やエッチングプロセス等による強誘電体膜 31へのダメージを回復するために、回復ァニールを施す。この回復ァニ一ルでは、例えば 6 5 0 °Cで 6 0分間の酸素雰囲気での炉内ァニールを行う。

その後、図 1 2 A、図 1 2 B、図 2 3 A及び図 2 3 Bに示すように、強誘電体キャパシ夕をプロセスダメージから保護する保護膜として、全面にアルミナ膜 3 4を形成する。アルミナ膜 3 4の厚さは、例えば 5 0 nmである。次に、例えば 6 5 0 °Cで 6 0分間の酸素雰囲気での炉内ァニールを行う。次いで、層間絶縁膜 3 5を全面に形成し、この層間絶縁膜 3 5の平坦化を CMPにより行う。 CMP 後の層間絶縁膜 3 5の残し膜厚は、例えば上部電極膜 3 2上で 4 0 0 nmとする続いて、パタ一ニング及びエッチング技術を用いて Wプラグ 2 4まで到達するコンタクトホールを層間絶縁膜 3 5、アルミナ膜 3 4及 IAV酸化防止絶縁膜 2 9 に形成する。次に、例えば 5 5 0でで 6 0分間の酸素雰囲気でのァニールを行う。次いで、このコンタクトホール内にグルー膜 3 6を形成した後、 W膜を埋め込み、 C M Pを行つて平坦化することにより、 Wプラグ 3 7を形成する。ダル一膜 3 6としては、例えば厚さが 5 0 nmの T i Nを用いることができる。その後例えば 3 5 で N₂プラズマに層間絶縁膜 3 5及び Wプラグ 3 7の表面を晒す。このプラズマ処理の時間は、例えば 1 2 0秒間である。

続いて全面に W酸化防止絶縁膜（図示せず）を形成する。 W酸化防止絶縁膜としては、例えば S i ON膜を用い、その厚さは例えば 1 0 O nm程度である。そして、パターニング及びエッチング技術を用いて、 W酸化防止絶縁膜及び層間絶縁膜 3 5に、上部電極膜 3 2まで到達するコンタクトホールを形成する。続いて、エッチングによる損傷を回復させるためのァニールを施す。このァニールは、例えば 5 5 0°Cで 6 0分間の酸素雰囲気で行う。このァニールの後、 W酸化防止絶縁膜をェッチバックにより除去する。

次に、下層のグルー膜 3 8、配線材料膜 3 9及び上層のグルー膜 4 0を順次堆積する。下層のダル一膜としては、例えば厚さが 1 0 0 nmの T i N膜を用いる。配線材料膜としては、例えば厚さが 4 0 O nmの A 1—C u合金膜を用いる。上層のグルー膜としては、例えば厚さが 5 nmの T i膜及び厚さが 7 0 nmの T i N膜の積層膜を用いる。次いで、ダル一膜 4 0上に反射防止膜（図示せず）を形成し、レジスト膜（図示せず）を塗布する。続いて、レジスト膜を配線パターンに整合するように加工し、加工後のレジスト膜をマスクとして、反射防止膜、グルー膜 4 0、配線材料膜 3 9及びグルー膜 3 8をエッチングする。反射防止膜としては、例えば S i〇 N膜を用い、その厚さは例えば 3 1 nm程度である。このようなエッチングにより、図 2 2 A、図 2 2 B、図 2 3 A及び図 2 3 Bに示すように、所定の平面形状のグルー膜 4 0、配線材料膜 3 9及びグルー膜 3 8からなる配線 4 1が得られるその後、更に、層間絶縁膜の形成、コンタクトプラグの形成及び下から第 2層目以降の配線の形成等を行う。そして、例えば T E O S膜及び S i N膜からなるカバー膜を形成して強誘電体キャパシ夕を有する強誘電体メモリを完成させる。なお、上層配線の形成に際しては、上部電極膜 3 2に接続された配線 4 1がプレート線に接続されるようにし、 2個の MO Sトランジスタ 2 0により共有されたソース * ドレイン拡散層 1 8に接続された配線 4 1がビット線に接続されるようにする。ゲート電極 1 5については. それ自体をワード線としてもよくまた、上層配線において、ゲート電極 1 5がワード線に接続されるようにしてもよい。このように、第 1の実施形態では、厚さが 3 5 O nm程度の W酸化防止絶縁膜 2 9を形成するに当たり、先ず、 1 5 0 nm程度のプラズマ S i ON膜 2 7を形成し、 A rスパッ夕エッチングを行うことにより、プラズマ S i ON膜 2 7から急峻な溝を消滅させた後に、 9 0 0 nm程度のプラズマ S i ON膜 2 8を形成している。このため、第 1の実施形態によれば、 W酸化防止絶縁膜 2 9内に空隙が発生することが防止される。この結果、クラックゃスリットの発生を防止しながら、ァニール温度を高くしてもコンタクト抵抗の上昇を抑制することが可能となる。

更に、本実施形態によれば、ロジック部では、図 2 2 B及び図 2 3 Bに示すように、 Wプラグ 3 7及び 2 4からビア，トゥー 'ビア（via- to- via) コンタクトが実現される。そして、このビア ' トウ一 ·ビアコンタクトを介して、配線 4 1 がソース · ドレイン拡散層 1 8に接続されている。通常のロジック品に比べ F R AMには、強誘電体キャパシ夕の分だけ大きな段差が存在しているため、最下層の配線 4 1から基板（又はその表面に形成された拡散層）へのコンタクトのァスぺクトが大きくなる。このコンタクトを形成するために、従来のように一括エツチングによりコンタクトホールを開孔しょうとしたのでは、エッチング自体が困難である。また、グルー膜の形成も困難である。このため、このようなコンタクトホールの開孔ゃグルー膜の形成に適した新たな設備が必要とされる。これに対し、ビア ' トゥー ·ビアコンタクトを形成する場合には、エッチング及びグルー膜の形成が比較的容易であるため、 F RAMの歩留まりを向上させることができると共に、従来の装置をそのまま使用することが可能である。従って、開発費及び工程コス卜の低減が可能である。

(第 2の実施形態)

次に、本発明の第 2の実施形態について説明する。図 2 4 A及び図 2 4 B乃至図 3 2 A乃至図 3 2 Bは、本発明の第 2の実施形態に係る強誘電体メモリ（半導体装置）の製造方法を工程順に示す断面図である。但し、これらの図は、ビット線 3が延びる方向に垂直な断面を示す。また、図 2 4 A乃至図 3 2 Aは、強誘電体メモリのメモリセルアレイ部の断面を示し、図 2 4 B乃至図 3 2 Bは、ロジック部の断面を示す。

第 2の実施形態では、先ず、図 2 4 A及び図 2 4 Bに示すように、第 1の実施形態と同様に、ゥエル 1 2の形成から Wプラグ 2 4の形成までの処理を行う。次に、図 2 5 A及び図 2 5 Bに示すように、第 1の実施形態と同様に、 I r膜 2 5の形成から八一ドマスク 2 6の形成までの処理を行う。

次いで、図 2 6 A及び図 2 6 Bに示すように、第 1の実施形態と同様に、ハードマスク 2 6を用いて I r膜 2 5のエッチングを行う。

その後、図 2 7 A及び図 2 7 Bに示すように、 W酸化防止絶縁膜として、高密度プラズマ（HD P： High Densi ty Plasma) 法で S i ON膜 4 2を全面に形成する。 S i ON膜 4 2の厚さは、例えば 4 0 0 nmである。 HD P法によれば、良好なカバレッジが得られるため、空隙を発生させることなく S i ON膜 4 3を形成することができる。

続いて、図 2 8 A及び図 2 8 Bに示すように、その後に行う CMPのための犠牲膜として、プラズマ T E O S膜 4 3を全面に形成する。プラズマ T E O S膜 4 3の厚さは、例えば 6 0 0 nmである。

次に、図 2 9 A及び図 2 9 Bに示すように、プラズマ T E O S膜（犠牲膜） 4 3、 S i ON膜（W酸化防止絶縁膜） 4 2、ハードマスク 2 6 (プラズマ T E O S膜 2 6 b及び T i N膜 2 6 a) 及び I r膜 2 5を CMP法で研磨する。このとき、 CMP後の I r膜 2 5及び S i ON膜（W酸化防止絶縁膜） 4 2の残し膜厚は、例えば 3 5 0 nmとする。

次いで、図 3 O A及び図 3 0 Bに示すように、第 1の実施形態と同様に、下部電極膜 3 0の形成からハ一ドマスク 3 3の形成までの処理を行う。

その後、図 3 1 A及び図 3 1 Bに示すように、第 1の実施形態と同様に、上部電極膜 3 2、強誘電体膜 3 1及び下部電極膜 3 0を一括して加工することにより、スタック構造の強誘電体キャパシタを形成する。

続いて、図 3 2 A及ぴ図 3 2 Bに示すように、第 1の実施形態と同様に、ハ一ドマスク 3 3の除去から回復ァニールまでの処理を行う。

そして、図示しないが、第 1の実施形態と同様に、保護膜の形成以降の処理を行うことにより-. 強誘電体メモリを完成させる。

このような第 2の実施形態によれば、 W酸化防止絶縁膜としての S i ON膜 4 2を形成するに当たり、 HD P法を用いているため、空隙を伴わずに S i ON膜 4 2を良好なカバレツジで形成することができる。このため、第 1の実施形態と同様に、クラックゃスリツトの発生を防止しながら、ァニール温度を高くしてもコンタクト抵抗の上昇を抑制することが可能となる。

(第 3の実施形態）

次に、本発明の第 3の実施形態について説明する。図 3 3 A及び図 3 3 B乃至図 4 3 A乃至図 4 3 Bは、本発明の第 3の実施形態に係る強誘電体メモリ（半導体装置）の製造方法を工程順に示す断面図である。但し、これらの図は、ビット線 3が延びる方向に垂直な断面を示す。また、図 3 3 A乃至図 4 3 Aは、強誘電体メモリのメモリセルアレイ部の断面を示し、図 3 3 B乃至図 4 3 Bは、ロジック部の断面を示す。更に、図 4 4 A及び図 4 4 Bは、夫々図 4 3 A、図 4 3 Bが示す断面に直交する断面を示す断面図であり、ワード線 4が延びる方向に垂直な断面を示す。また、図 4 4 Aは、強誘電体メモリのメモリセルアレイ部の断面を示し、図 4 4 Bは、ロジック部の断面を示す。

第 3の実施形態では、先ず、図 3 3 A及び図 3 3 Bに示すように、第 1の実施形態と同様に、ゥエル 1 2の形成からシリコン酸ィ匕膜 2 2の CMP法による平坦化までの処理を行う。次に、シリコン酸ィ匕膜 2 2上に、 W酸ィ匕防止絶縁膜として、 S i ON膜（第 3の絶縁膜） 4 4を形成する。 S i ON膜 4 4の厚さは、例えば 3 0 0 nmである。次いで、第 1の実施形態と同様に、コンタクトホールの形成から Wブラグ 2 4の形成までの処理を行う。

その後、図 3 4 A及び図 3 4 Bに示すように、第 1の実施形態と同様に、 I r 膜 2 5の形成からハードマスク 2 6の形成までの処理を行う。

続いて、図 3 5 A及び図 3 5 Bに示すように、第 1の実施形態と同様に、ハ一ドマスク 2 6を用いて I r膜 2 5のエッチングを行う。

次に、図 3 6 A及び図 3 6 Bに示すように、第 1の実施形態と同様に、プラス、マ S i ON膜 2 7を形成する。

次いで、第 1の実施形態と同様に、プラズマ S i ON膜 2 7に対して A rスパッ夕エッチングを行う。この結果、図 3 7 A及び図 3 7 Bに示すように.. プラズマ S i〇N膜 2 7から急峻で深い溝が消滅する。

その後、図 3 8 A及び図 3 8 Bに示すように、第 1の実施形態と同様に、ブラズマ S i ON膜 2 8を形成する。

続いて、図 3 9 A及び図 3 9 Bに示すように、第 1の実施形態と同様に、 W酸化防止絶縁膜 2 9 (プラズマ S i ON膜 2 7及び 2 8 )、ハードマスク 2 6 (プラズマ T E O S膜 2 6 b及び T i N膜 2 6 a) 並びに I r膜 2 5を CMP法で研磨する。

次に、図 4 0 A及び図 4 0 Bに示すように、第 1の実施形態と同様に、下部電極膜 3 0の形成からハードマスク 3 3の形成までの処理を行う。

次いで、図 4 1 A及び図 4 1 Bに示すように、第 1の実施形態と同様に、上部電極膜 3 2、強誘電体膜 3 1及ぴ部電極膜 3 0を一括して加工することにより、スタック構造の強誘電体キャパシ夕を形成する。

その後、図 4 2 A及び図 4 2 Bに示すように、第 1の実施形態と同様に、ハードマスク 3 3の除去から回復ァニールまでの処理を行う。続いて、図 4 3 A、図 4 3 B、図 4 4 A及び図 4 4 Bに示すように、第 1の実施形態と同様に、アルミナ膜 3 4の形成から配線 4 1の形成までの処理を行う。そして、図示しないが、第 1の実施形態と同様に、更なる層間絶縁膜の形成以降の処理を行うことにより、強誘電体メモリを完成させる。

このような第 3の実施形態によれば、第 1の実施形態と同様の効果が得られる。また、第 3の実施形態によれば、より一層確実に Wプラグ 2 4の酸化を防止することができる。第 1の実施形態では、上部電極膜 3 2、強誘電体膜 3 1及ぴ部電極膜 3 0を一括してパターニングする際、及びハードマスク 3 3を除去する際に、 W酸ィ匕防止絶縁膜 2 9が薄くなり、その残り膜厚は 1 0 O nm程度である。これに対し、本実施形態では、その下に更に 1 0 O nmの S i ON膜 4 4が W 酸化防止絶縁膜として形成されているため、例え W酸化防止絶縁膜 2 9の減り量が多くなつた場合でも、その後の熱処理における Wプラグ 2 4は極めて酸化しにくい。

(第 4の実施形態）

次に、本発明の第 4の実施形態について説明する。図 4 5 A及び図 4 5 B乃至図 5 3 A乃至図 5 3 Bは、本発明の第 4の実施形態に係る強誘電体メモリ（半導体装置) の製造方法を工程順に示す断面図である。但し、これらの図は、ビット線 3が延びる方向に垂直な断面を示す。また、図 4 5 A乃至図 5 3 Aは、強誘電体メモリのメモリセルアレイ部の断面を示し、図 4 5 B乃至図 5 3 Bは、ロジック部の断面を示す。

第 4の実施形態では、先ず、図 4 5 A及び図 4 5 Bに示すように、第 3の実施形態と同様に、ゥエル 1 2の形成から Wプラグ 2 4の形成までの処理を行う。次に、図 4 6 A及び図 4 6 Bに示すように、第 1の実施形態と同様に、 I r膜 2 5の形成からハードマスク 2 6の形成までの処理を行う。

次いで、図 4 7 A及び図 4 7 Bに示すように、第 1の実施形態と同様に、ハードマスク 2 6を用いて I r膜 2 5のエッチングを行う。

その後、図 4 8 A及び図 4 8 Bに示すように、第 2の実施形態と同様に、酸化防止絶縁膜として、 HD P法で S i ON膜 4 2を全面に形成する。

続いて、図 4 9 A及び図 4 9 Bに示すように、第 2の実施形態と同様に、膜として、プラズマ T E O S膜 4 3を全面に形成する。

次に、図 5 O A及び図 5 0 Bに示すように、第 2の実施形態と同様に、プラズマ T E O S膜（犠牲膜） 4 3、 S i ON膜（W酸化防止絶縁膜） 4 2、ハードマスク 2 6 (プラズマ T E O S膜 2 6 b及び T i N膜 2 6 a) 及び I r膜 2 5を C MP法で研磨する。

次いで、図 5 1 A及び図 5 1 Bに示すように、第 1の実施形態と同様に、下部電極膜 3 0の形成からハードマスク 3 3の形成までの処理を行う。

その後、図 5 2 A及び図 5 2 Bに示すように、第 1の実施形態と同様に、上部電極膜 3 2、強誘電体膜 3 1及ぴ部電極膜 3 0を一括して加工することにより、スタック構造の強誘電体キャパシ夕を形成する。

続いて、図 5 3 A及び図 5 3 Bに示すように、第 1の実施形態と同様に、ハ一ドマスク 3 3の除去から回復ァニールまでの処理を行う。

そして、図示しないが、第 1の実施形態と同様に、保護膜の形成以降の処理を行うことにより、強誘電体メモリを完成させる。

このような第 4の実施形態によれば、第 2の実施形態の効果及び第 3の実施形態の効果を得ることができる。

なお、第 1乃至第 4の実施形態では、 W酸化防止絶縁膜として S i ON膜を用いているがこの代わりに S i N膜等の他の絶縁膜を用いてもよい。

また、 W酸ィ匕防止バリァメタル膜の表面を露出させる C M Pでは、 W酸化防止バリアメタル膜自体も研磨して、 W酸化防止バリアメタル膜も薄くしているが、 W酸化防止バリアメタル膜の厚さをその成膜時において所望の厚さにしておくことにより、 W酸化防止バリァメタル膜の表面が露出した時点で研磨を終了するようにしてもよい。産業上の利用可能性

以上詳述したように、本発明によれば、コンタクトプラグの酸化を防止するために形成する絶縁膜に空隙が生じることを防止することができる。このため、この空隙を原因とするクラック及びスリツトの発生を防止し、コンタクトプラグへの酸素の到達をより一層抑制することができる。

Claims

請求の範囲

1 . 半導体装置の製造方法は、

半導体基板の表面にスィツチング素子を形成する工程と、

前記スィツチング素子を覆う層間絶縁膜を形成する工程と、

前記層間絶縁膜に前記スィツチング素子を構成する導電層まで到達するコン夕クトホールを形成する工程と、

前記コンタクトホール内にコンタクトプラグを埋め込む工程と、

前記層間絶縁膜上に、前記コンタクトプラグに接続されるバリアメタル膜を選択的に形成する工程と、

全面に第 1の絶縁膜を形成する工程と、

前記第 1の絶縁膜に対してスパッ夕エッチングを施すことにより、前記第 1の絶縁膜の表面の傾斜を緩やかにする工程と、

前記バリァメタル膜上に、強誘電体キャパシ夕を形成する工程と、

を有する。

2 . 請求項 1に記載の半導体装置の製造方法において、

前記第 1の絶縁膜は S i ON膜又は S i N膜である。

3 . 請求項 1に記載の半導体装置の製造方法は、

前記第 1の絶縁膜の表面を緩やかにする工程と前記強誘電体キャパシ夕を形成する工程との間に、

前記第 1の絶縁膜上に前記第 1の絶縁膜との総厚が前記バリァメタル膜の厚さよりも厚くなる第 2の絶縁膜を形成する工程と、

少なくとも前記第 2の絶縁膜及び前記第 1の絶縁膜を研磨することにより、前記第 1及び第 2の絶縁膜の総厚と前記バリァメタル膜の厚さとを一致させる工程と、

を有する。

4. 請求項 3に記載の半導体装置の製造方法において、

前記第 1の絶縁膜を形成する工程において、前記第 1の絶縁膜の厚さを前記バリアメタル膜の厚さよりも薄くする。

5. 請求項 1に記載の半導体装置の製造方法は、

前記層間絶縁膜を形成する工程と前記コンタクトホールを形成する工程との間に、前記層間絶縁膜上に、第 3の絶縁膜を形成する工程を有し、

前記コンタクトホールを形成する工程において、前記コンタクトホールを前記層間絶縁膜及び第 3の絶縁膜に形成する。

6. 請求項 5に記載の半導体装置の製造方法において、

前記第 3の絶縁膜は、 S i ON膜又は S i N膜である。

7. 請求項 1に記載の半導体装置の製造方法において、

前記バリアメタル膜は、 I r膜である。

8. 請求項 1に記載の半導体装置の製造方法において、

前記第 1の絶縁膜の表面の傾斜を緩やかにする工程において、エッチングガスとして A rガスを用いる。

9. 請求項 3に記載の半導体装置の製造方法において、

前記第 1及び第 2の絶縁膜の総厚と前記バリァメタル膜の厚さとを一致させる工程において、前記第 1及び第 2の絶縁膜の総厚を 3 5 0 nm以上とする。

1 0 . 請求項 1に記載の半導体装置の製造方法において、

前記コンタクトプラグは、 Wプラグである。

1 1 . 半導体装置の製造方法は、

半導体基板の表面にスィツチング素子を形成する工程と、前記スィツチング素子を覆う層間絶縁膜を形成する工程と、前記層間絶縁膜に前記スイッチング素子を構成する導電層まで到達するコン夕クトホールを形成する工程と、

高密度プラズマ法により前記バリァメタル膜よりも厚い絶縁膜を全面に形成する工程と、

前記バリアメタル膜上に、強誘電体キャパシ夕を形成する工程と、

を有する。

1 2. 請求項 1 1に記載の半導体装置の製造方法において、

前記絶縁膜は、 S i ON膜又は S i N膜である。

1 3. 請求項 1 1に記載の半導体装置の製造方法は-。

前記絶縁膜を形成する工程と前記強誘電体キャパシタを形成する工程との間に、少なくとも前記絶縁膜を研磨することにより、前記絶縁膜の厚さと前記バリアメタル膜の厚さとを一致させる工程を有する。

1 4. 請求項 1 1に記載の半導体装置の製造方法は、

1 5 . 請求項 1 4に記載の半導体装置の製造方法において、

前記第 3の絶縁膜は、 S i ON膜又は S i N膜である。

1 6. 請求項 1 1に記載の半導体装置の製造方法において、前記パリアメタル膜は、 I r膜である。

1 7 . 請求項 1 3に記載の半導体装置の製造方法において、

前記絶縁膜の厚さと前記バリァメタル膜の厚さとを一致させる工程において、前記絶縁膜の総厚を 3 5 0 nm以上とする。

1 8. 請求項 1 1に記載の半導体装置の製造方法において、

前記コンタクトプラグは、 Wプラグである。