JPWO2004090985A1 - 半導体装置の製造方法 - Google Patents
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Abstract
Ｗプラグ（２４）を形成し、その上にＷ酸化防止バリアメタル膜（２５）を形成する。その後、Ｗ酸化防止バリアメタル膜（２５）よりも薄いＳｉＯＮ膜（２７）を形成し、ＳｉＯＮ膜（２７）に対してＡｒスパッタエッチングを行う。この結果、ＳｉＯＮ膜（２７）の表面の形状が緩やかになり、深い溝が消失する。続いて、全面に、ＳｉＯＮ膜（２８）を形成する。ＳｉＯＮ膜（２８）とＳｉＯＮ膜（２７）とから、空隙が存在しないＷ酸化防止絶縁膜（２９）が構成される。
Description
本発明は、強誘電体メモリの製造に好適な半導体装置の製造方法に関する。
強誘電体メモリ（ＦｅＲＡＭ：Ｆｅｒｒｏｅｌｅｃｔｒｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）は、不揮発性半導体メモリとして用いられる。強誘電体メモリに設けられる強誘電体キャパシタの構造は、主にスタック構造及びプレーナ構造に分類されるが、現在量産されているのは、プレーナ構造の強誘電体キャパシタである。
これに対し、高集積化の要請から、セル面積をより小さくできるスタック構造のキャパシタの実用化が要望されている。スタック構造には、強誘電体キャパシタの下部電極の直下に基板（拡散層）との間の導通を確保するためのコンタクトプラグが設けられている。このコンタクトプラグの材料には、特開２００１−４４３７６号公報に記載されているように、通常タングステン又はポリシリコンが用いられる。Ｗプラグのコンタクト抵抗は通常２〜３Ωであるのに対し、ポリシリコンから形成されたプラグのコンタクト抵抗は１〜２ｋΩである。
また、強誘電体メモリはロジック回路と混載されることが多い。例えば、認証が必要とされるセキュリティ関係のチップや、ＩＣカードはその一例である。ロジック回路には、通常Ｗプラグが用いられている。このため、ロジック回路を設計する際に行うシミュレーションにおいても、パラメータとしてＷプラグの抵抗の値が用いられている。
従って、これまで用いてきた設備及び技術を用い、且つ開発工程数及びコストの上昇を抑制するためには、ロジック混載強誘電体メモリのロジック部には、これまでどおりＷプラグを用いることが好ましい。
通常、強誘電体キャパシタを形成する際には、良好な特性を得るために、結晶化アニール及び回復アニール等の種々の熱処理が必要とされる。例えば、結晶化アニールは、７５０℃で６０秒間のＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌｉｎｇ）であり、回復アニールは、６５０℃で６０分間の炉内アニールである。
しかし、Ｗプラグには、非常に速い速度で且つ低い温度で酸化するという性質がある。また、Ｗプラグの一部の酸化が一旦始まると、酸化はＷプラグの全体に広がる。このため、コンタクト不良が生じやすく、歩留まりが低下しやすい。Ｗプラグの酸化を抑制するためには、アニールの温度を下げることが好ましい。
このように、強誘電体キャパシタの性能を向上させるには、種々のアニールが必要とされる一方で、キャパシタ直下のＷプラグのコンタクト抵抗の上昇を避けるためには、アニールの温度を低めにする必要がある。即ち、現状では、強誘電体キャパシタの性能とＷプラグのコンタクト性能とはトレードオフの関係にある。
また、従来、強誘電体キャパシタを形成した後には、１回のエッチングを行うことにより、強誘電体メモリのビット線と基板との間のコンタクトホールを形成している。このように、強誘電体キャパシタを形成した後にコンタクトホールを形成しているのは、強誘電体キャパシタを形成する前に、コンタクトホールを形成してＷプラグを埋めた場合には、強誘電体キャパシタを形成する際にＷプラグが酸化する虞があるからである。
しかし、今後、微細化が促進されると、コンタクトホールのアスペクト比が大きくなり、コンタクトホールを形成する際のエッチング、及びコンタクトホール内へのグルー膜の埋め込み等が困難となる。
特開２００１−４４３７６号公報 特開平４−３２３８２１号公報 特開平１１−１３３４５７号公報
これに対し、高集積化の要請から、セル面積をより小さくできるスタック構造のキャパシタの実用化が要望されている。スタック構造には、強誘電体キャパシタの下部電極の直下に基板（拡散層）との間の導通を確保するためのコンタクトプラグが設けられている。このコンタクトプラグの材料には、特開２００１−４４３７６号公報に記載されているように、通常タングステン又はポリシリコンが用いられる。Ｗプラグのコンタクト抵抗は通常２〜３Ωであるのに対し、ポリシリコンから形成されたプラグのコンタクト抵抗は１〜２ｋΩである。
また、強誘電体メモリはロジック回路と混載されることが多い。例えば、認証が必要とされるセキュリティ関係のチップや、ＩＣカードはその一例である。ロジック回路には、通常Ｗプラグが用いられている。このため、ロジック回路を設計する際に行うシミュレーションにおいても、パラメータとしてＷプラグの抵抗の値が用いられている。
従って、これまで用いてきた設備及び技術を用い、且つ開発工程数及びコストの上昇を抑制するためには、ロジック混載強誘電体メモリのロジック部には、これまでどおりＷプラグを用いることが好ましい。
通常、強誘電体キャパシタを形成する際には、良好な特性を得るために、結晶化アニール及び回復アニール等の種々の熱処理が必要とされる。例えば、結晶化アニールは、７５０℃で６０秒間のＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌｉｎｇ）であり、回復アニールは、６５０℃で６０分間の炉内アニールである。
しかし、Ｗプラグには、非常に速い速度で且つ低い温度で酸化するという性質がある。また、Ｗプラグの一部の酸化が一旦始まると、酸化はＷプラグの全体に広がる。このため、コンタクト不良が生じやすく、歩留まりが低下しやすい。Ｗプラグの酸化を抑制するためには、アニールの温度を下げることが好ましい。
このように、強誘電体キャパシタの性能を向上させるには、種々のアニールが必要とされる一方で、キャパシタ直下のＷプラグのコンタクト抵抗の上昇を避けるためには、アニールの温度を低めにする必要がある。即ち、現状では、強誘電体キャパシタの性能とＷプラグのコンタクト性能とはトレードオフの関係にある。
また、従来、強誘電体キャパシタを形成した後には、１回のエッチングを行うことにより、強誘電体メモリのビット線と基板との間のコンタクトホールを形成している。このように、強誘電体キャパシタを形成した後にコンタクトホールを形成しているのは、強誘電体キャパシタを形成する前に、コンタクトホールを形成してＷプラグを埋めた場合には、強誘電体キャパシタを形成する際にＷプラグが酸化する虞があるからである。
しかし、今後、微細化が促進されると、コンタクトホールのアスペクト比が大きくなり、コンタクトホールを形成する際のエッチング、及びコンタクトホール内へのグルー膜の埋め込み等が困難となる。
本発明の目的は、アニール温度を高くしてもコンタクト抵抗の上昇を抑制することができる半導体装置の製造方法を提供することにある。
本発明に係る第１の半導体装置の製造方法では、先ず、半導体基板の表面にスイッチング素子を形成する。次に、前記スイッチング素子を覆う層間絶縁膜を形成する。次いで、前記層間絶縁膜に前記スイッチング素子を構成する導電層まで到達するコンタクトホールを形成する。その後、前記コンタクトホール内にコンタクトプラグを埋め込む。続いて、前記層間絶縁膜上に、前記コンタクトプラグに接続されるバリアメタル膜を選択的に形成する。次に、全面に第１の絶縁膜を形成する。次いで、前記第１の絶縁膜に対してスパッタエッチングを施すことにより、前記第１の絶縁膜の表面の傾斜を緩やかにする。そして、前記バリアメタル膜上に、強誘電体キャパシタを形成する。
本発明に係る第２の半導体装置の製造方法では、先ず、半導体基板の表面にスイッチング素子を形成する。次に、前記スイッチング素子を覆う層間絶縁膜を形成する。次いで、前記層間絶縁膜に前記スイッチング素子を構成する導電層まで到達するコンタクトホールを形成する。その後、前記コンタクトホール内にコンタクトプラグを埋め込む。続いて、前記層間絶縁膜上に、前記コンタクトプラグに接続されるバリアメタル膜を選択的に形成する。次に、高密度プラズマ法により前記バリアメタル膜よりも厚い絶縁膜を全面に形成する。そして、前記バリアメタル膜上に、強誘電体キャパシタを形成する。
本発明に係る第１の半導体装置の製造方法では、先ず、半導体基板の表面にスイッチング素子を形成する。次に、前記スイッチング素子を覆う層間絶縁膜を形成する。次いで、前記層間絶縁膜に前記スイッチング素子を構成する導電層まで到達するコンタクトホールを形成する。その後、前記コンタクトホール内にコンタクトプラグを埋め込む。続いて、前記層間絶縁膜上に、前記コンタクトプラグに接続されるバリアメタル膜を選択的に形成する。次に、全面に第１の絶縁膜を形成する。次いで、前記第１の絶縁膜に対してスパッタエッチングを施すことにより、前記第１の絶縁膜の表面の傾斜を緩やかにする。そして、前記バリアメタル膜上に、強誘電体キャパシタを形成する。
本発明に係る第２の半導体装置の製造方法では、先ず、半導体基板の表面にスイッチング素子を形成する。次に、前記スイッチング素子を覆う層間絶縁膜を形成する。次いで、前記層間絶縁膜に前記スイッチング素子を構成する導電層まで到達するコンタクトホールを形成する。その後、前記コンタクトホール内にコンタクトプラグを埋め込む。続いて、前記層間絶縁膜上に、前記コンタクトプラグに接続されるバリアメタル膜を選択的に形成する。次に、高密度プラズマ法により前記バリアメタル膜よりも厚い絶縁膜を全面に形成する。そして、前記バリアメタル膜上に、強誘電体キャパシタを形成する。
図１は、本発明の実施形態に係る方法によって製造する強誘電体メモリ（半導体装置）のメモリセルアレイの構成を示す回路図である。
図２Ａ及び図２Ｂは、本発明の第１の実施形態に係る強誘電体メモリの製造方法を示す断面図である。
図３Ａ及び図３Ｂは、図２Ａ及び図２Ｂに引き続き、本発明の第１の実施形態に係る強誘電体メモリの製造方法を示す断面図である。
図４Ａ及び図４Ｂは、図３Ａ及び図３Ｂに引き続き、本発明の第１の実施形態に係る強誘電体メモリの製造方法を示す断面図である。
図５Ａ及び図５Ｂは、図４Ａ及び図４Ｂに引き続き、本発明の第１の実施形態に係る強誘電体メモリの製造方法を示す断面図である。
図６Ａ及び図６Ｂは、図５Ａ及び図５Ｂに引き続き、本発明の第１の実施形態に係る強誘電体メモリの製造方法を示す断面図である。
図７Ａ及び図７Ｂは、図６Ａ及び図６Ｂに引き続き、本発明の第１の実施形態に係る強誘電体メモリの製造方法を示す断面図である。
図８Ａ及び図８Ｂは、図７Ａ及び図７Ｂに引き続き、本発明の第１の実施形態に係る強誘電体メモリの製造方法を示す断面図である。
図９Ａ及び図９Ｂは、図８Ａ及び図８Ｂに引き続き、本発明の第１の実施形態に係る強誘電体メモリの製造方法を示す断面図である。
図１０Ａ及び図１０Ｂは、図９Ａ及び図９Ｂに引き続き、本発明の第１の実施形態に係る強誘電体メモリの製造方法を示す断面図である。
図１１Ａ及び図１１Ｂは、図１０Ａ及び図１０Ｂに引き続き、本発明の第１の実施形態に係る強誘電体メモリの製造方法を示す断面図である。
図１２Ａ及び図１２Ｂは、図１１Ａ及び図１１Ｂに引き続き、本発明の第１の実施形態に係る強誘電体メモリの製造方法を示す断面図である。
図１３Ａ及び図１３Ｂは、本発明の第１の実施形態に係る強誘電体メモリの製造方法を工程順に示す断面図である。
図１４Ａ及び図１４Ｂは、図１１Ａ及び図１１Ｂに引き続き、本発明の第１の実施形態に係る強誘電体メモリの製造方法を示す断面図である。
図１５Ａ及び図１５Ｂは、図１１Ａ及び図１１Ｂに引き続き、本発明の第１の実施形態に係る強誘電体メモリの製造方法を示す断面図である。
図１６Ａ及び図１６Ｂは、図１１Ａ及び図１１Ｂに引き続き、本発明の第１の実施形態に係る強誘電体メモリの製造方法を示す断面図である。
図１７Ａ及び図１７Ｂは、図１１Ａ及び図１１Ｂに引き続き、本発明の第１の実施形態に係る強誘電体メモリの製造方法を示す断面図である。
図１８Ａ及び図１８Ｂは、図１１Ａ及び図１１Ｂに引き続き、本発明の第１の実施形態に係る強誘電体メモリの製造方法を示す断面図である。
図１９Ａ及び図１９Ｂは、図１１Ａ及び図１１Ｂに引き続き、本発明の第１の実施形態に係る強誘電体メモリの製造方法を示す断面図である。
図２０Ａ及び図２０Ｂは、図１１Ａ及び図１１Ｂに引き続き、本発明の第１の実施形態に係る強誘電体メモリの製造方法を示す断面図である。
図２１Ａ及び図２１Ｂは、図１１Ａ及び図１１Ｂに引き続き、本発明の第１の実施形態に係る強誘電体メモリの製造方法を示す断面図である。
図２２Ａ及び図２２Ｂは、図１１Ａ及び図１１Ｂに引き続き、本発明の第１の実施形態に係る強誘電体メモリの製造方法を示す断面図である。
図２３Ａ及び図２３Ｂは、図１１Ａ及び図１１Ｂに引き続き、本発明の第１の実施形態に係る強誘電体メモリの製造方法を示す断面図である。
図２４Ａ及び図２４Ｂは、本発明の第２の実施形態に係る強誘電体メモリの製造方法を示す断面図である。
図２５Ａ及び図２５Ｂは、図２４Ａ及び図２４Ｂに引き続き、本発明の第２の実施形態に係る強誘電体メモリの製造方法を示す断面図である。
図２６Ａ及び図２６Ｂは、図２５Ａ及び図２５Ｂに引き続き、本発明の第２の実施形態に係る強誘電体メモリの製造方法を示す断面図である。
図２７Ａ及び図２７Ｂは、図２６Ａ及び図２６Ｂに引き続き、本発明の第２の実施形態に係る強誘電体メモリの製造方法を示す断面図である。
図２８Ａ及び図２８Ｂは、図２７Ａ及び図２７Ｂに引き続き、本発明の第２の実施形態に係る強誘電体メモリの製造方法を示す断面図である。
図２９Ａ及び図２９Ｂは、図２８Ａ及び図２８Ｂに引き続き、本発明の第２の実施形態に係る強誘電体メモリの製造方法を示す断面図である。
図３０Ａ及び図３０Ｂは、図２９Ａ及び図２９Ｂに引き続き、本発明の第２の実施形態に係る強誘電体メモリの製造方法を示す断面図である。
図３１Ａ及び図３１Ｂは、図３０Ａ及び図３０Ｂに引き続き、本発明の第２の実施形態に係る強誘電体メモリの製造方法を示す断面図である。
図３２Ａ及び図３２Ｂは、図３１Ａ及び図３１Ｂに引き続き、本発明の第２の実施形態に係る強誘電体メモリの製造方法を示す断面図である。
図３３Ａ及び図３３Ｂは、本発明の第３の実施形態に係る強誘電体メモリの製造方法を示す断面図である。
図３４Ａ及び図３４Ｂは、図３３Ａ及び図３３Ｂに引き続き、本発明の第３の実施形態に係る強誘電体メモリの製造方法を示す断面図である。
図３５Ａ及び図３５Ｂは、図３４Ａ及び図３４Ｂに引き続き、本発明の第３の実施形態に係る強誘電体メモリの製造方法を示す断面図である。
図３６Ａ及び図３６Ｂは、図３５Ａ及び図３５Ｂに引き続き、本発明の第３の実施形態に係る強誘電体メモリの製造方法を示す断面図である。
図３７Ａ及び図３７Ｂは、図３６Ａ及び図３６Ｂに引き続き、本発明の第３の実施形態に係る強誘電体メモリの製造方法を示す断面図である。
図３８Ａ及び図３８Ｂは、図３７Ａ及び図３７Ｂに引き続き、本発明の第３の実施形態に係る強誘電体メモリの製造方法を示す断面図である。
図３９Ａ及び図３９Ｂは、図３８Ａ及び図３８Ｂに引き続き、本発明の第３の実施形態に係る強誘電体メモリの製造方法を示す断面図である。
図４０Ａ及び図４０Ｂは、図３９Ａ及び図３９Ｂに引き続き、本発明の第３の実施形態に係る強誘電体メモリの製造方法を示す断面図である。
図４１Ａ及び図４１Ｂは、図４０Ａ及び図４０Ｂに引き続き、本発明の第３の実施形態に係る強誘電体メモリの製造方法を示す断面図である。
図４２Ａ及び図４２Ｂは、図４１Ａ及び図４１Ｂに引き続き、本発明の第３の実施形態に係る強誘電体メモリの製造方法を示す断面図である。
図４３Ａ及び図４３Ｂは、図４２Ａ及び図４２Ｂに引き続き、本発明の第３の実施形態に係る強誘電体メモリの製造方法を示す断面図である。
図４４Ａ及び図４４Ｂは、夫々図４３Ａ、図４３Ｂが示す断面に直交する断面を示す断面図である。
図４５Ａ及び図４５Ｂは、本発明の第４の実施形態に係る強誘電体メモリの製造方法を示す断面図である。
図４６Ａ及び図４６Ｂは、図４５Ａ及び図４５Ｂに引き続き、本発明の第４の実施形態に係る強誘電体メモリの製造方法を示す断面図である。
図４７Ａ及び図４７Ｂは、図４６Ａ及び図４６Ｂに引き続き、本発明の第４の実施形態に係る強誘電体メモリの製造方法を示す断面図である。
図４８Ａ及び図４８Ｂは、図４７Ａ及び図４７Ｂに引き続き、本発明の第４の実施形態に係る強誘電体メモリの製造方法を示す断面図である。
図４９Ａ及び図４９Ｂは、図４８Ａ及び図４８Ｂに引き続き、本発明の第４の実施形態に係る強誘電体メモリの製造方法を示す断面図である。
図５０Ａ及び図５０Ｂは、図４９Ａ及び図４９Ｂに引き続き、本発明の第４の実施形態に係る強誘電体メモリの製造方法を示す断面図である。
図５１Ａ及び図５１Ｂは、図５０Ａ及び図５０Ｂに引き続き、本発明の第４の実施形態に係る強誘電体メモリの製造方法を示す断面図である。
図５２Ａ及び図５２Ｂは、図５１Ａ及び図５１Ｂに引き続き、本発明の第４の実施形態に係る強誘電体メモリの製造方法を示す断面図である。
図５３Ａ及び図５３Ｂは、図５２Ａ及び図５２Ｂに引き続き、本発明の第４の実施形態に係る強誘電体メモリの製造方法を示す断面図である。
図５４Ａ及び図５４Ｂは、参考例に係る半導体装置の製造方法を示す断面図である。
図５５Ａ及び図５５Ｂは、スリット及びクラックを示す走査型電子顕微鏡写真の図である。
図２Ａ及び図２Ｂは、本発明の第１の実施形態に係る強誘電体メモリの製造方法を示す断面図である。
図３Ａ及び図３Ｂは、図２Ａ及び図２Ｂに引き続き、本発明の第１の実施形態に係る強誘電体メモリの製造方法を示す断面図である。
図４Ａ及び図４Ｂは、図３Ａ及び図３Ｂに引き続き、本発明の第１の実施形態に係る強誘電体メモリの製造方法を示す断面図である。
図５Ａ及び図５Ｂは、図４Ａ及び図４Ｂに引き続き、本発明の第１の実施形態に係る強誘電体メモリの製造方法を示す断面図である。
図６Ａ及び図６Ｂは、図５Ａ及び図５Ｂに引き続き、本発明の第１の実施形態に係る強誘電体メモリの製造方法を示す断面図である。
図７Ａ及び図７Ｂは、図６Ａ及び図６Ｂに引き続き、本発明の第１の実施形態に係る強誘電体メモリの製造方法を示す断面図である。
図８Ａ及び図８Ｂは、図７Ａ及び図７Ｂに引き続き、本発明の第１の実施形態に係る強誘電体メモリの製造方法を示す断面図である。
図９Ａ及び図９Ｂは、図８Ａ及び図８Ｂに引き続き、本発明の第１の実施形態に係る強誘電体メモリの製造方法を示す断面図である。
図１０Ａ及び図１０Ｂは、図９Ａ及び図９Ｂに引き続き、本発明の第１の実施形態に係る強誘電体メモリの製造方法を示す断面図である。
図１１Ａ及び図１１Ｂは、図１０Ａ及び図１０Ｂに引き続き、本発明の第１の実施形態に係る強誘電体メモリの製造方法を示す断面図である。
図１２Ａ及び図１２Ｂは、図１１Ａ及び図１１Ｂに引き続き、本発明の第１の実施形態に係る強誘電体メモリの製造方法を示す断面図である。
図１３Ａ及び図１３Ｂは、本発明の第１の実施形態に係る強誘電体メモリの製造方法を工程順に示す断面図である。
図１４Ａ及び図１４Ｂは、図１１Ａ及び図１１Ｂに引き続き、本発明の第１の実施形態に係る強誘電体メモリの製造方法を示す断面図である。
図１５Ａ及び図１５Ｂは、図１１Ａ及び図１１Ｂに引き続き、本発明の第１の実施形態に係る強誘電体メモリの製造方法を示す断面図である。
図１６Ａ及び図１６Ｂは、図１１Ａ及び図１１Ｂに引き続き、本発明の第１の実施形態に係る強誘電体メモリの製造方法を示す断面図である。
図１７Ａ及び図１７Ｂは、図１１Ａ及び図１１Ｂに引き続き、本発明の第１の実施形態に係る強誘電体メモリの製造方法を示す断面図である。
図１８Ａ及び図１８Ｂは、図１１Ａ及び図１１Ｂに引き続き、本発明の第１の実施形態に係る強誘電体メモリの製造方法を示す断面図である。
図１９Ａ及び図１９Ｂは、図１１Ａ及び図１１Ｂに引き続き、本発明の第１の実施形態に係る強誘電体メモリの製造方法を示す断面図である。
図２０Ａ及び図２０Ｂは、図１１Ａ及び図１１Ｂに引き続き、本発明の第１の実施形態に係る強誘電体メモリの製造方法を示す断面図である。
図２１Ａ及び図２１Ｂは、図１１Ａ及び図１１Ｂに引き続き、本発明の第１の実施形態に係る強誘電体メモリの製造方法を示す断面図である。
図２２Ａ及び図２２Ｂは、図１１Ａ及び図１１Ｂに引き続き、本発明の第１の実施形態に係る強誘電体メモリの製造方法を示す断面図である。
図２３Ａ及び図２３Ｂは、図１１Ａ及び図１１Ｂに引き続き、本発明の第１の実施形態に係る強誘電体メモリの製造方法を示す断面図である。
図２４Ａ及び図２４Ｂは、本発明の第２の実施形態に係る強誘電体メモリの製造方法を示す断面図である。
図２５Ａ及び図２５Ｂは、図２４Ａ及び図２４Ｂに引き続き、本発明の第２の実施形態に係る強誘電体メモリの製造方法を示す断面図である。
図２６Ａ及び図２６Ｂは、図２５Ａ及び図２５Ｂに引き続き、本発明の第２の実施形態に係る強誘電体メモリの製造方法を示す断面図である。
図２７Ａ及び図２７Ｂは、図２６Ａ及び図２６Ｂに引き続き、本発明の第２の実施形態に係る強誘電体メモリの製造方法を示す断面図である。
図２８Ａ及び図２８Ｂは、図２７Ａ及び図２７Ｂに引き続き、本発明の第２の実施形態に係る強誘電体メモリの製造方法を示す断面図である。
図２９Ａ及び図２９Ｂは、図２８Ａ及び図２８Ｂに引き続き、本発明の第２の実施形態に係る強誘電体メモリの製造方法を示す断面図である。
図３０Ａ及び図３０Ｂは、図２９Ａ及び図２９Ｂに引き続き、本発明の第２の実施形態に係る強誘電体メモリの製造方法を示す断面図である。
図３１Ａ及び図３１Ｂは、図３０Ａ及び図３０Ｂに引き続き、本発明の第２の実施形態に係る強誘電体メモリの製造方法を示す断面図である。
図３２Ａ及び図３２Ｂは、図３１Ａ及び図３１Ｂに引き続き、本発明の第２の実施形態に係る強誘電体メモリの製造方法を示す断面図である。
図３３Ａ及び図３３Ｂは、本発明の第３の実施形態に係る強誘電体メモリの製造方法を示す断面図である。
図３４Ａ及び図３４Ｂは、図３３Ａ及び図３３Ｂに引き続き、本発明の第３の実施形態に係る強誘電体メモリの製造方法を示す断面図である。
図３５Ａ及び図３５Ｂは、図３４Ａ及び図３４Ｂに引き続き、本発明の第３の実施形態に係る強誘電体メモリの製造方法を示す断面図である。
図３６Ａ及び図３６Ｂは、図３５Ａ及び図３５Ｂに引き続き、本発明の第３の実施形態に係る強誘電体メモリの製造方法を示す断面図である。
図３７Ａ及び図３７Ｂは、図３６Ａ及び図３６Ｂに引き続き、本発明の第３の実施形態に係る強誘電体メモリの製造方法を示す断面図である。
図３８Ａ及び図３８Ｂは、図３７Ａ及び図３７Ｂに引き続き、本発明の第３の実施形態に係る強誘電体メモリの製造方法を示す断面図である。
図３９Ａ及び図３９Ｂは、図３８Ａ及び図３８Ｂに引き続き、本発明の第３の実施形態に係る強誘電体メモリの製造方法を示す断面図である。
図４０Ａ及び図４０Ｂは、図３９Ａ及び図３９Ｂに引き続き、本発明の第３の実施形態に係る強誘電体メモリの製造方法を示す断面図である。
図４１Ａ及び図４１Ｂは、図４０Ａ及び図４０Ｂに引き続き、本発明の第３の実施形態に係る強誘電体メモリの製造方法を示す断面図である。
図４２Ａ及び図４２Ｂは、図４１Ａ及び図４１Ｂに引き続き、本発明の第３の実施形態に係る強誘電体メモリの製造方法を示す断面図である。
図４３Ａ及び図４３Ｂは、図４２Ａ及び図４２Ｂに引き続き、本発明の第３の実施形態に係る強誘電体メモリの製造方法を示す断面図である。
図４４Ａ及び図４４Ｂは、夫々図４３Ａ、図４３Ｂが示す断面に直交する断面を示す断面図である。
図４５Ａ及び図４５Ｂは、本発明の第４の実施形態に係る強誘電体メモリの製造方法を示す断面図である。
図４６Ａ及び図４６Ｂは、図４５Ａ及び図４５Ｂに引き続き、本発明の第４の実施形態に係る強誘電体メモリの製造方法を示す断面図である。
図４７Ａ及び図４７Ｂは、図４６Ａ及び図４６Ｂに引き続き、本発明の第４の実施形態に係る強誘電体メモリの製造方法を示す断面図である。
図４８Ａ及び図４８Ｂは、図４７Ａ及び図４７Ｂに引き続き、本発明の第４の実施形態に係る強誘電体メモリの製造方法を示す断面図である。
図４９Ａ及び図４９Ｂは、図４８Ａ及び図４８Ｂに引き続き、本発明の第４の実施形態に係る強誘電体メモリの製造方法を示す断面図である。
図５０Ａ及び図５０Ｂは、図４９Ａ及び図４９Ｂに引き続き、本発明の第４の実施形態に係る強誘電体メモリの製造方法を示す断面図である。
図５１Ａ及び図５１Ｂは、図５０Ａ及び図５０Ｂに引き続き、本発明の第４の実施形態に係る強誘電体メモリの製造方法を示す断面図である。
図５２Ａ及び図５２Ｂは、図５１Ａ及び図５１Ｂに引き続き、本発明の第４の実施形態に係る強誘電体メモリの製造方法を示す断面図である。
図５３Ａ及び図５３Ｂは、図５２Ａ及び図５２Ｂに引き続き、本発明の第４の実施形態に係る強誘電体メモリの製造方法を示す断面図である。
図５４Ａ及び図５４Ｂは、参考例に係る半導体装置の製造方法を示す断面図である。
図５５Ａ及び図５５Ｂは、スリット及びクラックを示す走査型電子顕微鏡写真の図である。
以下、本発明の実施形態について、添付の図面を参照して具体的に説明する。図１は、本発明の実施形態に係る方法によって製造する強誘電体メモリ（半導体装置）のメモリセルアレイの構成を示す回路図である。
このメモリセルアレイには、一の方向に延びる複数本のビット線３、並びにビット線３が延びる方向に対して垂直な方向に延びる複数本のワード線４及びプレート線５が設けられている。また、これらのビット線３、ワード線４及びプレート線５が構成する格子と整合するようにして、複数個の本実施形態に係る強誘電体メモリのメモリセルがアレイ状に配置されている。各メモリセルには、強誘電体キャパシタ１及びＭＯＳトランジスタ２が設けられている。
ＭＯＳトランジスタ２のゲートはワード線４に接続されている。また、ＭＯＳトランジスタ２の一方のソース・ドレインはビット線３に接続され、他方のソース・ドレインは強誘電体キャパシタ１の一方の電極に接続されている。そして、強誘電体キャパシタ１の他方の電極がプレート線５に接続されている。なお、各ワード線４及びプレート線５は、それらが延びる方向と同一の方向に並ぶ複数個のＭＯＳトランジスタ２により共有されている。同様に、各ビット線３は、それが延びる方向と同一の方向に並ぶ複数個のＭＯＳトランジスタ２により共有されている。ワード線４及びプレート線５が延びる方向、ビット線３が延びる方向は、夫々行方向、列方向とよばれることがある。
このように構成された強誘電体メモリのメモリセルアレイでは、強誘電体キャパシタ１に設けられた強誘電体膜の分極状態に応じて、データが記憶される。
（参考例）
ここで、本願発明に至る過程でなされた参考例について説明する。図５４Ａ及び図５４Ｂは、参考例に係る半導体装置の製造方法を示す断面図である。但し、図５４Ａ及び図５４Ｂは、ビット線３が延びる方向に垂直な断面を示す。また、図５４Ａは、強誘電体メモリのメモリセルアレイ部の断面を示し、図５４Ｂは、ロジック部（論理回路部）の断面を示す。
この参考例では、先ず、半導体基板（図示せず）の表面に、ソース・ドレイン拡散層１１８を備えたＭＯＳトランジスタ（図示せず）を形成する。次に、ＭＯＳトランジスタを覆うようにしてシリコン酸化膜１２２を形成し、ＣＭＰ（化学機械的研磨）等によりシリコン酸化膜１２２を平坦化する。その後、各ソース・ドレイン拡散層１１８まで到達するコンタクトホールをシリコン酸化膜１２２に形成することにより、プラグコンタクト部を開口する。そして、コンタクトホール内にグルー膜１２３を形成した後、例えばＣＶＤ法によりＷ膜を埋め込み、ＣＭＰを行って平坦化することにより、Ｗプラグ１２４を形成する。次いで、Ｗ酸化防止バリアメタル膜としてＩｒ膜１２５を全面に形成する。その後、ハードマスクを用いてＩｒ膜１２５をパターニングする。続いて、全面にＷ酸化防止絶縁膜１２９及びキャパシタ密着絶縁膜１５０を順次形成し、ＣＭＰによりキャパシタ密着絶縁膜１５０、Ｗ酸化防止絶縁膜１２９及びＩｒ膜１２５を研磨することにより、所定の厚さのＩｒ膜１２５を残存させると共に、キャパシタ密着絶縁膜１５０をＷ酸化防止絶縁膜１２９上に残存させる。Ｗ酸化防止絶縁膜１２９は、例えばプラズマＳｉＯＮ膜であり、キャパシタ密着絶縁膜１５０は、例えばＴＥＯＳ（ｔｅｔｒａｅｔｈｙｌ ｏｒｔｈｏｓｉｌｉｃａｔｅ）膜である。
次に、下部電極膜１３０、強誘電体膜１３１及び上部電極膜１３２を順次形成し、これらを一括してパターニングすることにより、強誘電体キャパシタを形成する。なお、キャパシタ密着絶縁膜１５０は下部電極膜１３０の剥がれを防止するためのものである。次いで、層間絶縁膜（図示せず）等の形成を行うことにより、強誘電体メモリを完成させる。
このような製造方法によれば、強誘電体キャパシタ形成する際に高温アニールを行っても、Ｉｒ膜（Ｗ酸化防止バリアメタル膜）１２５及びＷ酸化防止絶縁膜１２９が形成されているため、Ｗプラグ１２４は酸化しにくい。また、ビット線等の強誘電体キャパシタよりも上方に設けられる配線と基板（拡散層）との間の導通に関し、コンタクトホールの形成並びにグルー膜及びＷプラグの埋め込みを２回に分けて行う。つまり、ビア・トゥー・ビア（ｖｉａ−ｔｏ−ｖｉａ）構造が形成される。このため、コンタクトホールのアスペクト比が小さくなり、微細化が勧められても、コンタクトホールの形成等は比較的容易である。
しかしながら、図５３Ａ及び図５４Ｂに示す製造方法では、互いに隣り合うＩｒ膜２５同士の間隔が狭い箇所では、Ｗ酸化防止絶縁膜１２９の表面が急峻となり、深い溝が形成される。このため、キャパシタ密着絶縁膜１５０を形成した際に、この深い溝内にキャパシタ密着絶縁膜１５０が埋め込まれず、隙間１５１が残ってしまう。
そして、隙間１５１が存在した状態で、ＣＭＰによりキャパシタ密着絶縁膜１５０、Ｗ酸化防止絶縁膜１２９及びＩｒ膜１２５の研磨を行うと、隙間１５１を起点として、図５５Ａ及び図５５Ｂに示すように、スリットやクラックが発生してしまう。
更に、スリットやクラックが存在した状態で、上部電極膜１３２等のエッチング時、及びこのエッチングで用いるハードマスクの除去時に、スリットやクラックを介してＷ酸化防止絶縁膜１２９もエッチングされてしまい、層間絶縁膜１２２までもがエッチングされる。
更に、この状態でキャパシタを形成する際の高温アニール処理（結晶かアニール及び回復アニール）を行うと、スリットやクラックから酸素が層間絶縁膜１２２等を介してＷプラグ１２４まで到達し、Ｗプラグ１２４が酸化してしまう。
従って、参考例では、コンタクト抵抗の上昇を抑制して高い歩留りを得ることは困難である。なお、特開平４−３２３８２１号公報又は特開平１１−１３３４５７号公報に開示された方法を用いても、上述のような強誘電体メモリにおけるスリット及びクラックの発生を防止することはできない。
そこで、本願発明者が、スリットやクラックの発生を防止すべく鋭意検討を重ねた結果、以下のような諸形態に想到した。
（第１の実施形態）
次に、本発明の第１の実施形態について説明する。図２Ａ及び図２Ｂ乃至図１２Ａ及び図１２Ｂは、本発明の第１の実施形態に係る強誘電体メモリ（半導体装置）の製造方法を工程順に示す断面図である。また、図１３Ａ及び図１３Ｂ乃至図２３Ａ及び図２３Ｂは、同じく、第１の実施形態に係る強誘電体メモリの製造方法を工程順に示す断面図である。但し、図２Ａ及び図２Ｂ乃至図１２Ａ及び図１２Ｂは、ビット線３が延びる方向に垂直な断面を示し、図１３Ａ及び図１３Ｂ乃至図２３Ａ及び図２３Ｂは、ワード線４が延びる方向に垂直な断面を示す。また、図１３Ａ乃至図２３Ａには、１本のビット線（図１中のビット線３に相当）を共有する２個のＭＯＳトランジスタに相当する部分を図示する。また、図２Ａ乃至図２３Ａは、強誘電体メモリのメモリセルアレイ部の断面を示し、図２Ｂ乃至図２３Ｂは、メモリセルアレイ部の周辺に設けられたドライバ及び読み出し回路等のロジック部（論理回路部）の断面を示す。
第１の実施形態では、先ず、図２Ａ、図２Ｂ、図１３Ａ及び図１３Ｂに示すように、シリコン基板等の半導体基板１１の表面にウェル１２を形成する。次いで、半導体基板１１の表面に、例えばＳＴＩ（ｓｈａｌｌｏｗ ｔｒｅｎｃｈ ｉｓｏｌａｔｉｏｎ）により素子分離領域１３を形成する。続いて、ゲート絶縁膜１４、ゲート電極１５、キャップ膜１６、サイドウォール１７、ソース・ドレイン拡散層１８及びシリサイド層１９をウェル１２の表面に形成することにより、ＭＯＳトランジスタ（スイッチング素子）２０を形成する。このＭＯＳトランジスタ２０が、図１におけるＭＯＳトランジスタ２に相当する。なお、各ＭＯＳトランジスタ２０には、ソース及びドレイン用に２個のソース・ドレイン拡散層１８を形成するが、その一方は、２個のＭＯＳトランジスタ２０間で共有させる。
次に、全面にシリコン酸窒化膜２１を、ＭＯＳトランジスタ２０を覆うようにして形成し、更に全面に層間絶縁膜としてシリコン酸化膜２２を形成し、ＣＭＰ（化学機械的研磨）等によりシリコン酸化膜２２を平坦化する。シリコン酸窒化膜２１は、シリコン酸化膜２２を形成する際のゲート絶縁膜１４等の水素劣化を防止するために形成されている。その後、各シリサイド層１９まで到達するコンタクトホールをシリコン酸化膜２２及びシリコン酸窒化膜２１に形成することにより、プラグコンタクト部を開口する。そして、コンタクトホール内にグルー膜２３を形成した後、例えばＣＶＤ法によりＷ膜を埋め込み、ＣＭＰを行って平坦化することにより、Ｗプラグ（コンタクトプラグ）２４を形成する。続いて、３５０℃で１２０秒間のＮ２プラズマ処理を施す。グルー膜２３としては、例えば厚さが２０ｎｍのＴｉ膜、及び厚さが５０ｎｍのＴｉＮ膜からなる積層膜を用いる。
次いで、図３Ａ、図３Ｂ、図１４Ａ及び図１４Ｂに示すように、Ｗ酸化防止バリアメタル膜として、例えば厚さが４５０ｎｍのＩｒ膜２５を全面に形成する。その後、Ｉｒ膜２５をパターニングする際にハードマスクとして用いるＴｉＮ膜２６ａ及びプラズマＴＥＯＳ膜２６ｂを順次形成する。ＴｉＮ膜２６ａ及びプラズマＴＥＯＳ膜２６ｂの厚さは、例えば夫々２００ｎｍ、１２００ｎｍである。続いて、プラズマＴＥＯＳ膜２６ｂ及びＴｉＮ膜２６ａをパターニングすることにより、スタック型の強誘電体キャパシタを形成する予定の領域のみにハードマスク２６を形成する。
次に、図４Ａ、図４Ｂ、図１５Ａ及び図１５Ｂに示すように、ハードマスク２６を用いてＩｒ膜２５のエッチングを行う。
その後、図５Ａ、図５Ｂ、図１６Ａ及び図１６Ｂに示すように、プラズマＳｉＯＮ膜（第１の絶縁膜）２７を形成する。プラズマＳｉＯＮ膜２７の厚さは、例えば１５０ｎｍである。この時点では、プラズマＳｉＯＮ膜２７に、比較的急峻で深い溝が、特に島状のＩｒ膜２５が近接している領域に存在する。
続いて、プラズマＳｉＯＮ膜２７に対してＡｒスパッタエッチングを行う。このときの条件としては、例えば、ＲＦ電源については、ソースパワを１５００Ｗ（１３．５６ＭＨｚ）とし、バイアスパワを１６００Ｗ（８００ｋＨｚ）とする。また、例えば、チャンバ内の圧力を１３．３Ｐａ（１００ｍＴｏｒｒ）とし、Ａｒガスの流量を４００ｓｃｃｍとし、エッチング時間を３０秒間とする。この結果、プラズマＳｉＯＮ膜２７のハードマスク２６上の部分が除去された後、プラズマＳｉＯＮ膜２７のシリコン酸化膜２２上の部分が完全に除去される前にエッチングが終了する。このＡｒスパッタエッチングでは、発生した残渣がプラズマＳｉＯＮ膜２７のその時点で残存している部分上に堆積する。そして、図６Ａ、図６Ｂ、図１７Ａ及び図１７Ｂに示すように、プラズマＳｉＯＮ膜２７の表面が徐々に緩やかになり、プラズマＳｉＯＮ膜２７の形状は平坦な形状に近づく。このため、プラズマＳｉＯＮ膜２７から急峻で深い溝が消滅する。
次に、図７Ａ、図７Ｂ、図１８Ａ及び図１８Ｂに示すように、プラズマＳｉＯＮ膜（第２の絶縁膜）２８を形成する。プラズマＳｉＯＮ膜２７の厚さは、例えば９００ｎｍである。このとき、プラズマＳｉＯＮ膜２７には、急峻で深い溝が存在しないため、プラズマＳｉＯＮ膜２８とプラズマＳｉＯＮ膜２７との間に空隙が形成されることはない。プラズマＳｉＯＮ膜２７及び２８から、ロジック部で露出しているＷプラグ２４の酸化を防止するＷ酸化防止絶縁膜２９が構成される。
次いで、図８Ａ、図８Ｂ、図１９Ａ及び図１９Ｂに示すように、Ｗ酸化防止絶縁膜２９（プラズマＳｉＯＮ膜２７及び２８）、ハードマスク２６（プラズマＴＥＯＳ膜２６ｂ及びＴｉＮ膜２６ａ）並びにＩｒ膜２５をＣＭＰ法で研磨する。このとき、ＣＭＰ後のＩｒ膜２５及びＷ酸化防止絶縁膜２９の残し膜厚は、例えば３５０ｎｍとする。
強誘電体メモリを製造する場合に、後述のように、この後に、強誘電体キャパシタを構成する膜のエッチング、及びこのエッチングで用いるハードマスクの除去が必要とされる。そして、これらのエッチング及び除去に伴って、Ｗ酸化防止絶縁膜２９が２５０ｎｍ程度薄くなる。また、ハードマスクの除去後には、エッチング時のダメージを回復するために、例えば６５０℃で６０分間の酸素雰囲気での炉内熱処理を行う。このとき、Ｗプラグ２４の酸化を防止するためには、Ｗ酸化防止絶縁膜２９に１００ｎｍ以上の厚さが必要とされる。このため、本実施形態では、Ｗ酸化防止絶縁膜２９が２５０ｎｍ程度薄くなっても、１００ｎｍ程度の厚さが残るように、Ｗ酸化防止絶縁膜２９の残し膜厚を、例えば３５０ｎｍとする。
その後、図９Ａ、図９Ｂ、図２０Ａ及び図２０Ｂに示すように、全面に下部電極膜３０、強誘電体膜３１及び上部電極膜３２を順次形成する。下部電極膜３０としては、例えば、順次形成された、厚さが２００ｎｍのＩｒ膜、厚さが２３ｎｍのＰｔＯ膜及び厚さが５０ｎｍのＰｔ膜からなる積層膜を用いる。また、強誘電体膜３１としては、例えば厚さが２００ｎｍのＰｂ（Ｚｒ，Ｔｉ）Ｏ３膜（ＰＺＴ膜）を用いる。上部電極膜３２としては、例えば厚さが２００ｎｍのＩｒＯ２膜を用いる。
なお、下部電極膜３０の形成の前後には、膜はがれ防止用のアニールを行う。このアニールとしては、例えば７５０℃で６０秒間のＡｒ雰囲気でのＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌｉｎｇ）を行う。また、強誘電体膜３１を形成した後には、結晶化アニールを行う。このアニールとしては、例えば６００℃で９０秒間のＡｒ及びＯ２を用いたＲＴＡと、７５０℃で６０秒間の酸素雰囲気でのＲＴＡを行う。
上部電極膜３２を形成した後、下部電櫃膜３０、強誘電体膜３１及び上部電極膜３２をパターニングする際にハードマスクとして用いるＴｉＮ膜３３ａ及びプラズマＴＥＯＳ膜３３ｂを順次形成する。続いて、プラズマＴＥＯＳ膜３３ｂ及びＴｉＮ膜３３ａをパターニングすることにより、スタック型の強誘電体キャパシタを形成する予定の領域のみにハードマスク３３を形成する。
続いて、図１０Ａ、図１０Ｂ、図２１Ａ及び図２１Ｂに示すように、ハードマスク３３をマスクとして用いたパターニング及びエッチング技術を用いて、上部電極膜３２、強誘電体膜３１及び下部電極膜３０を一括して加工することにより、スタック構造の強誘電体キャパシタを形成する。この強誘電体キャパシタが、図１における強誘電体キャパシタ１に相当する。
次に、図１１Ａ、図１１Ｂ、図２２Ａ及び図２２Ｂに示すように、ハードマスク３３を除去する。上部電極膜３２、強誘電体膜３１及び下部電極膜３０のエッチングからハードマスク３３の除去までの処理により、Ｗ酸化防止絶縁膜２９が２５０ｎｍ程度薄くなり、１００ｎｍ程度残存する。次いで、成膜やエッチングプロセス等による強誘電体膜３１へのダメージを回復するために、回復アニールを施す。この回復アニールでは、例えば６５０℃で６０分間の酸素雰囲気での炉内アニールを行う。
その後、図１２Ａ、図１２Ｂ、図２３Ａ及び図２３Ｂに示すように、強誘電体キャパシタをプロセスダメージから保護する保護膜として、全面にアルミナ膜３４を形成する。アルミナ膜３４の厚さは、例えば５０ｎｍである。次に、例えば６５０℃で６０分間の酸素雰囲気での炉内アニールを行う。次いで、層間絶縁膜３５を全面に形成し、この層間絶縁膜３５の平坦化をＣＭＰにより行う。ＣＭＰ後の層間絶縁膜３５の残し膜厚は、例えば上部電極膜３２上で４００ｎｍとする。
続いて、パターニング及びエッチング技術を用いてＷプラグ２４まで到達するコンタクトホールを層間絶縁膜３５、アルミナ膜３４及びＷ酸化防止絶縁膜２９に形成する。次に、例えば５５０℃で６０分間の酸素雰囲気でのアニールを行う。次いで、このコンタクトホール内にグルー膜３６を形成した後、Ｗ膜を埋め込み、ＣＭＰを行って平坦化することにより、Ｗプラグ３７を形成する。グルー膜３６としては、例えば厚さが５０ｎｍのＴｉＮを用いることができる。その後、例えば３５０℃でＮ２プラズマに層間絶縁膜３５及びＷプラグ３７の表面を晒す。このプラズマ処理の時間は、例えば１２０秒間である。
続いて、全面にＷ酸化防止絶縁膜（図示せず）を形成する。Ｗ酸化防止絶縁膜としては、例えばＳｉＯＮ膜を用い、その厚さは例えば１００ｎｍ程度である。そして、パターニング及びエッチング技術を用いて、Ｗ酸化防止絶縁膜及び層間絶縁膜３５に、上部電極膜３２まで到達するコンタクトホールを形成する。続いて、エッチングによる損傷を回復させるためのアニールを施す。このアニールは、例えば５５０℃で６０分間の酸素雰囲気で行う。このアニールの後、Ｗ酸化防止絶縁膜をエッチバックにより除去する。
次に、下層のグルー膜３８、配線材料膜３９及び上層のグルー膜４０を順次堆積する。下層のグルー膜としては、例えば厚さが１００ｎｍのＴｉＮ膜を用いる。配線材料膜としては、例えば厚さが４００ｎｍのＡｌ−Ｃｕ合金膜を用いる。上層のグルー膜としては、例えば厚さが５ｎｍのＴｉ膜及び厚さが７０ｎｍのＴｉＮ膜の積層膜を用いる。
次いで、グルー膜４０上に反射防止膜（図示せず）を形成し、レジスト膜（図示せず）を塗布する。続いて、レジスト膜を配線パターンに整合するように加工し、加工後のレジスト膜をマスクとして、反射防止膜、グルー膜４０、配線材料膜３９及びグルー膜３８をエッチングする。反射防止膜としては、例えばＳｉＯＮ膜を用い、その厚さは例えば３１ｎｍ程度である。このようなエッチングにより、図２２Ａ、図２２Ｂ、図２３Ａ及び図２３Ｂに示すように、所定の平面形状のグルー膜４０、配線材料膜３９及びグルー膜３８からなる配線４１が得られる。
その後、更に、層間絶縁膜の形成、コンタクトプラグの形成及び下から第２層目以降の配線の形成等を行う。そして、例えばＴＥＯＳ膜及びＳｉＮ膜からなるカバー膜を形成して強誘電体キャパシタを有する強誘電体メモリを完成させる。なお、上層配線の形成に際しては、上部電極膜３２に接続された配線４１がプレート線に接続されるようにし、２個のＭＯＳトランジスタ２０により共有されたソース・ドレイン拡散層１８に接続された配線４１がビット線に接続されるようにする。ゲート電極４５については、それ自体をワード線としてもよく、また、上層配線において、ゲート電極１５がワード線に接続されるようにしてもよい。
このように、第１の実施形態では、厚さが３５０ｎｍ程度のＷ酸化防止絶縁膜２９を形成するに当たり、先ず、１５０ｎｍ程度のプラズマＳｉＯＮ膜２７を形成し、Ａｒスパッタエッチングを行うことにより、プラズマＳｉＯＮ膜２７から急峻な溝を消滅させた後に、９００ｎｍ程度のプラズマＳｉＯＮ膜２８を形成している。このため、第１の実施形態によれば、Ｗ酸化防止絶縁膜２９内に空隙が発生することが防止される。この結果、クラックやスリットの発生を防止しながら、アニール温度を高くしてもコンタクト抵抗の上昇を抑制することが可能となる。
更に、本実施形態によれば、ロジック部では、図２２Ｂ及び図２３Ｂに示すように、Ｗプラグ３７及び２４からビア・トゥー・ビア（ｖｉａ−ｔｏ−ｖｉａ）コンタクトが実現される。そして、このビア・トゥー・ビアコンタクトを介して、配線４１がソース・ドレイン拡散層１８に接続されている。通常のロジック品に比べＦＲＡＭには、強誘電体キャパシタの分だけ大きな段差が存在しているため、最下層の配線４１から基板（又はその表面に形成された拡散層）へのコンタクトのアスペクトが大きくなる。このコンタクトを形成するために、従来のように一括エッチングによりコンタクトホールを開孔しようとしたのでは、エッチング自体が困難である。また、グルー膜の形成も困難である。このため、このようなコンタクトホールの開孔やグルー膜の形成に適した新たな設備が必要とされる。これに対し、ビア・トゥー・ビアコンタクトを形成する場合には、エッチング及びグルー膜の形成が比較的容易であるため、ＦＲＡＭの歩留まりを向上させることができると共に、従来の装置をそのまま使用することが可能である。従って、開発費及び工程コストの低減が可能である。
（第２の実施形態）
次に、本発明の第２の実施形態について説明する。図２４Ａ及び図２４Ｂ乃至図３２Ａ乃至図３２Ｂは、本発明の第２の実施形態に係る強誘電体メモリ（半導体装置）の製造方法を工程順に示す断面図である。但し、これらの図は、ビット線３が延びる方向に垂直な断面を示す。また、図２４Ａ乃至図３２Ａは、強誘電体メモリのメモリセルアレイ部の断面を示し、図２４Ｂ乃至図３２Ｂは、ロジック部の断面を示す。
第２の実施形態では、先ず、図２４Ａ及び図２４Ｂに示すように、第１の実施形態と同様に、ウェル１２の形成からＷプラグ２４の形成までの処理を行う。
次に、図２５Ａ及び図２５Ｂに示すように、第１の実施形態と同様に、Ｉｒ膜２５の形成からハードマスク２６の形成までの処理を行う。
次いで、図２６Ａ及び図２６Ｂに示すように、第１の実施形態と同様に、ハードマスク２６を用いてＩｒ膜２５のエッチングを行う。
その後、図２７Ａ及び図２７Ｂに示すように、Ｗ酸化防止絶縁膜として、高密度プラズマ（ＨＤＰ：Ｈｉｇｈ Ｄｅｎｓｉｔｙ Ｐｌａｓｍａ）法でＳｉＯＮ膜４２を全面に形成する。ＳｉＯＮ膜４２の厚さは、例えば４００ｎｍである。ＨＤＰ法によれば、良好なカバレッジが得られるため、空隙を発生させることなくＳｉＯＮ膜４３を形成することができる。
続いて、図２８Ａ及び図２８Ｂに示すように、その後に行うＣＭＰのための犠牲膜として、プラズマＴＥＯＳ膜４３を全面に形成する。プラズマＴＥＯＳ膜４３の厚さは、例えば６００ｎｍである。
次に、図２９Ａ及び図２９Ｂに示すように、プラズマＴＥＯＳ膜（犠牲膜）４３、ＳｉＯＮ膜（Ｗ酸化防止絶縁膜）４２、ハードマスク２６（プラズマＴＥＯＳ膜２６ｂ及びＴｉＮ膜２６ａ）及びＩｒ膜２５をＣＭＰ法で研磨する。このとき、ＣＭＰ後のＩｒ膜２５及びＳｉＯＮ膜（Ｗ酸化防止絶縁膜）４２の残し膜厚は、例えば３５０ｎｍとする。
次いで、図３０Ａ及び図３０Ｂに示すように、第１の実施形態と同様に、下部電極膜３０の形成からハードマスク３３の形成までの処理を行う。
その後、図３１Ａ及び図３１Ｂに示すように、第１の実施形態と同様に、上部電極膜３２、強誘電体膜３１及び下部電極膜３０を一括して加工することにより、スタック構造の強誘電体キャパシタを形成する。
続いて、図３２Ａ及び図３２Ｂに示すように、第１の実施形態と同様に、ハードマスク３３の除去から回復アニールまでの処理を行う。
そして、図示しないが、第１の実施形態と同様に、保護膜の形成以降の処理を行うことにより、強誘電体メモリを完成させる。
このような第２の実施形態によれば、Ｗ酸化防止絶縁膜としてのＳｉＯＮ膜４２を形成するに当たり、ＨＤＰ法を用いているため、空隙を伴わずにＳｉＯＮ膜４２を良好なカバレッジで形成することができる。このため、第１の実施形態と同様に、クラックやスリットの発生を防止しながら、アニール温度を高くしてもコンタクト抵抗の上昇を抑制することが可能となる。
（第３の実施形態）
次に、本発明の第３の実施形態について説明する。図３３Ａ及び図３３Ｂ乃至図４３Ａ乃至図４３Ｂは、本発明の第３の実施形態に係る強誘電体メモリ（半導体装置）の製造方法を工程順に示す断面図である。但し、これらの図は、ビット線３が延びる方向に垂直な断面を示す。また、図３３Ａ乃至図４３Ａは、強誘電体メモリのメモリセルアレイ部の断面を示し、図３３Ｂ乃至図４３Ｂは、ロジック部の断面を示す。更に、図４４Ａ及び図４４Ｂは、夫々図４３Ａ、図４３Ｂが示す断面に直交する断面を示す断面図であり、ワード線４が延びる方向に垂直な断面を示す。また、図４４Ａは、強誘電体メモリのメモリセルアレイ部の断面を示し、図４４Ｂは、ロジック部の断面を示す。
第３の実施形態では、先ず、図３３Ａ及び図３３Ｂに示すように、第１の実施形態と同様に、ウェル１２の形成からシリコン酸化膜２２のＣＭＰ法による平坦化までの処理を行う。次に、シリコン酸化膜２２上に、Ｗ酸化防止絶縁膜として、ＳｉＯＮ膜（第３の絶縁膜）４４を形成する。ＳｉＯＮ膜４４の厚さは、例えば３００ｎｍである。次いで、第１の実施形態と同様に、コンタクトホールの形成からＷプラグ２４の形成までの処理を行う。
その後、図３４Ａ及び図３４Ｂに示すように、第１の実施形態と同様に、Ｉｒ膜２５の形成からハードマスク２６の形成までの処理を行う。
続いて、図３５Ａ及び図３５Ｂに示すように、第１の実施形態と同様に、ハードマスク２６を用いてＩｒ膜２５のエッチングを行う。
次に、図３６Ａ及び図３６Ｂに示すように、第１の実施形態と同様に、プラズマＳｉＯＮ膜２７を形成する。
次いで、第１の実施形態と同様に、プラズマＳｉＯＮ膜２７に対してＡｒスパッタエッチングを行う。この結果、図３７Ａ及び図３７Ｂに示すように、プラズマＳｉＯＮ膜２７から急峻で深い溝が消滅する。
その後、図３８Ａ及び図３８Ｂに示すように、第１の実施形態と同様に、プラズマＳｉＯＮ膜２８を形成する。
続いて、図３９Ａ及び図３９Ｂに示すように、第１の実施形態と同様に、Ｗ酸化防止絶縁膜２９（プラズマＳｉＯＮ膜２７及び２８）、ハードマスク２６（プラズマＴＥＯＳ膜２６ｂ及びＴｉＮ膜２６ａ）並びにＩｒ膜２５をＣＭＰ法で研磨する。
次に、図４０Ａ及び図４０Ｂに示すように、第１の実施形態と同様に、下部電極膜３０の形成からハードマスク３３の形成までの処理を行う。
次いで、図４１Ａ及び図４１Ｂに示すように、第１の実施形態と同様に、上部電極膜３２、強誘電体膜３１及び下部電極膜３０を一括して加工することにより、スタック構造の強誘電体キャパシタを形成する。
その後、図４２Ａ及び図４２Ｂに示すように、第１の実施形態と同様に、ハードマスク３３の除去から回復アニールまでの処理を行う。
続いて、図４３Ａ、図４３Ｂ、図４４Ａ及び図４４Ｂに示すように、第１の実施形態と同様に、アルミナ膜３４の形成から配線４１の形成までの処理を行う。
そして、図示しないが、第１の実施形態と同様に、更なる層間絶縁膜の形成以降の処理を行うことにより、強誘電体メモリを完成させる。
このような第３の実施形態によれば、第１の実施形態と同様の効果が得られる。また、第３の実施形態によれば、より一層確実にＷプラグ２４の酸化を防止することができる。第１の実施形態では、上部電極膜３２、強誘電体膜３１及び下部電極膜３０を一括してパターニングする際、及びハードマスク３３を除去する際に、Ｗ酸化防止絶縁膜２９が薄くなり、その残り膜厚は１００ｎｍ程度である。これに対し、本実施形態では、その下に更に１００ｎｍのＳｉＯＮ膜４４がＷ酸化防止絶縁膜として形成されているため、例えＷ酸化防止絶縁膜２９の減り量が多くなった場合でも、その後の熱処理におけるＷプラグ２４は極めて酸化しにくい。
（第４の実施形態）
次に、本発明の第４の実施形態について説明する。図４５Ａ及び図４５Ｂ乃至図５３Ａ乃至図５３Ｂは、本発明の第４の実施形態に係る強誘電体メモリ（半導体装置）の製造方法を工程順に示す断面図である。但し、これらの図は、ビット線３が延びる方向に垂直な断面を示す。また、図４５Ａ乃至図５３Ａは、強誘電体メモリのメモリセルアレイ部の断面を示し、図４５Ｂ乃至図５３Ｂは、ロジック部の断面を示す。
第４の実施形態では、先ず、図４５Ａ及び図４５Ｂに示すように、第３の実施形態と同様に、ウェル１２の形成からＷプラグ２４の形成までの処理を行う。
次に、図４６Ａ及び図４６Ｂに示すように、第１の実施形態と同様に、Ｉｒ膜２５の形成からハードマスク２６の形成までの処理を行う。
次いで、図４７Ａ及び図４７Ｂに示すように、第１の実施形態と同様に、ハードマスク２６を用いてＩｒ膜２５のエッチングを行う。
その後、図４８Ａ及び図４８Ｂに示すように、第２の実施形態と同様に、Ｗ酸化防止絶縁膜として、ＨＤＰ法でＳｉＯＮ膜４２を全面に形成する。
続いて、図４９Ａ及び図４９Ｂに示すように、第２の実施形態と同様に、犠牲膜として、プラズマＴＥＯＳ膜４３を全面に形成する。
次に、図５０Ａ及び図５０Ｂに示すように、第２の実施形態と同様に、プラズマＴＥＯＳ膜（犠牲膜）４３、ＳｉＯＮ膜（Ｗ酸化防止絶縁膜）４２、ハードマスク２６（プラズマＴＥＯＳ膜２６ｂ及びＴｉＮ膜２６ａ）及びＩｒ膜２５をＣＭＰ法で研磨する。
次いで、図５１Ａ及び図５１Ｂに示すように、第１の実施形態と同様に、下部電極膜３０の形成からハードマスク３３の形成までの処理を行う。
その後、図５２Ａ及び図５２Ｂに示すように、第１の実施形態と同様に、上部電極膜３２、強誘電体膜３１及び下部電極膜３０を一括して加工することにより、スタック構造の強誘電体キャパシタを形成する。
続いて、図５３Ａ及び図５３Ｂに示すように、第１の実施形態と同様に、ハードマスク３３の除去から回復アニールまでの処理を行う。
そして、図示しないが、第１の実施形態と同様に、保護膜の形成以降の処理を行うことにより、強誘電体メモリを完成させる。
このような第４の実施形態によれば、第２の実施形態の効果及び第３の実施形態の効果を得ることができる。
なお、第１乃至第４の実施形態では、Ｗ酸化防止絶縁膜としてＳｉＯＮ膜を用いているが、この代わりにＳｉＮ膜等の他の絶縁膜を用いてもよい。
また、Ｗ酸化防止バリアメタル膜の表面を露出させるＣＭＰでは、Ｗ酸化防止バリアメタル膜自体も研磨して、Ｗ酸化防止バリアメタル膜も薄くしているが、Ｗ酸化防止バリアメタル膜の厚さをその成膜時において所望の厚さにしておくことにより、Ｗ酸化防止バリアメタル膜の表面が露出した時点で研磨を終了するようにしてもよい。
このメモリセルアレイには、一の方向に延びる複数本のビット線３、並びにビット線３が延びる方向に対して垂直な方向に延びる複数本のワード線４及びプレート線５が設けられている。また、これらのビット線３、ワード線４及びプレート線５が構成する格子と整合するようにして、複数個の本実施形態に係る強誘電体メモリのメモリセルがアレイ状に配置されている。各メモリセルには、強誘電体キャパシタ１及びＭＯＳトランジスタ２が設けられている。
ＭＯＳトランジスタ２のゲートはワード線４に接続されている。また、ＭＯＳトランジスタ２の一方のソース・ドレインはビット線３に接続され、他方のソース・ドレインは強誘電体キャパシタ１の一方の電極に接続されている。そして、強誘電体キャパシタ１の他方の電極がプレート線５に接続されている。なお、各ワード線４及びプレート線５は、それらが延びる方向と同一の方向に並ぶ複数個のＭＯＳトランジスタ２により共有されている。同様に、各ビット線３は、それが延びる方向と同一の方向に並ぶ複数個のＭＯＳトランジスタ２により共有されている。ワード線４及びプレート線５が延びる方向、ビット線３が延びる方向は、夫々行方向、列方向とよばれることがある。
このように構成された強誘電体メモリのメモリセルアレイでは、強誘電体キャパシタ１に設けられた強誘電体膜の分極状態に応じて、データが記憶される。
（参考例）
ここで、本願発明に至る過程でなされた参考例について説明する。図５４Ａ及び図５４Ｂは、参考例に係る半導体装置の製造方法を示す断面図である。但し、図５４Ａ及び図５４Ｂは、ビット線３が延びる方向に垂直な断面を示す。また、図５４Ａは、強誘電体メモリのメモリセルアレイ部の断面を示し、図５４Ｂは、ロジック部（論理回路部）の断面を示す。
この参考例では、先ず、半導体基板（図示せず）の表面に、ソース・ドレイン拡散層１１８を備えたＭＯＳトランジスタ（図示せず）を形成する。次に、ＭＯＳトランジスタを覆うようにしてシリコン酸化膜１２２を形成し、ＣＭＰ（化学機械的研磨）等によりシリコン酸化膜１２２を平坦化する。その後、各ソース・ドレイン拡散層１１８まで到達するコンタクトホールをシリコン酸化膜１２２に形成することにより、プラグコンタクト部を開口する。そして、コンタクトホール内にグルー膜１２３を形成した後、例えばＣＶＤ法によりＷ膜を埋め込み、ＣＭＰを行って平坦化することにより、Ｗプラグ１２４を形成する。次いで、Ｗ酸化防止バリアメタル膜としてＩｒ膜１２５を全面に形成する。その後、ハードマスクを用いてＩｒ膜１２５をパターニングする。続いて、全面にＷ酸化防止絶縁膜１２９及びキャパシタ密着絶縁膜１５０を順次形成し、ＣＭＰによりキャパシタ密着絶縁膜１５０、Ｗ酸化防止絶縁膜１２９及びＩｒ膜１２５を研磨することにより、所定の厚さのＩｒ膜１２５を残存させると共に、キャパシタ密着絶縁膜１５０をＷ酸化防止絶縁膜１２９上に残存させる。Ｗ酸化防止絶縁膜１２９は、例えばプラズマＳｉＯＮ膜であり、キャパシタ密着絶縁膜１５０は、例えばＴＥＯＳ（ｔｅｔｒａｅｔｈｙｌ ｏｒｔｈｏｓｉｌｉｃａｔｅ）膜である。
次に、下部電極膜１３０、強誘電体膜１３１及び上部電極膜１３２を順次形成し、これらを一括してパターニングすることにより、強誘電体キャパシタを形成する。なお、キャパシタ密着絶縁膜１５０は下部電極膜１３０の剥がれを防止するためのものである。次いで、層間絶縁膜（図示せず）等の形成を行うことにより、強誘電体メモリを完成させる。
このような製造方法によれば、強誘電体キャパシタ形成する際に高温アニールを行っても、Ｉｒ膜（Ｗ酸化防止バリアメタル膜）１２５及びＷ酸化防止絶縁膜１２９が形成されているため、Ｗプラグ１２４は酸化しにくい。また、ビット線等の強誘電体キャパシタよりも上方に設けられる配線と基板（拡散層）との間の導通に関し、コンタクトホールの形成並びにグルー膜及びＷプラグの埋め込みを２回に分けて行う。つまり、ビア・トゥー・ビア（ｖｉａ−ｔｏ−ｖｉａ）構造が形成される。このため、コンタクトホールのアスペクト比が小さくなり、微細化が勧められても、コンタクトホールの形成等は比較的容易である。
しかしながら、図５３Ａ及び図５４Ｂに示す製造方法では、互いに隣り合うＩｒ膜２５同士の間隔が狭い箇所では、Ｗ酸化防止絶縁膜１２９の表面が急峻となり、深い溝が形成される。このため、キャパシタ密着絶縁膜１５０を形成した際に、この深い溝内にキャパシタ密着絶縁膜１５０が埋め込まれず、隙間１５１が残ってしまう。
そして、隙間１５１が存在した状態で、ＣＭＰによりキャパシタ密着絶縁膜１５０、Ｗ酸化防止絶縁膜１２９及びＩｒ膜１２５の研磨を行うと、隙間１５１を起点として、図５５Ａ及び図５５Ｂに示すように、スリットやクラックが発生してしまう。
更に、スリットやクラックが存在した状態で、上部電極膜１３２等のエッチング時、及びこのエッチングで用いるハードマスクの除去時に、スリットやクラックを介してＷ酸化防止絶縁膜１２９もエッチングされてしまい、層間絶縁膜１２２までもがエッチングされる。
更に、この状態でキャパシタを形成する際の高温アニール処理（結晶かアニール及び回復アニール）を行うと、スリットやクラックから酸素が層間絶縁膜１２２等を介してＷプラグ１２４まで到達し、Ｗプラグ１２４が酸化してしまう。
従って、参考例では、コンタクト抵抗の上昇を抑制して高い歩留りを得ることは困難である。なお、特開平４−３２３８２１号公報又は特開平１１−１３３４５７号公報に開示された方法を用いても、上述のような強誘電体メモリにおけるスリット及びクラックの発生を防止することはできない。
そこで、本願発明者が、スリットやクラックの発生を防止すべく鋭意検討を重ねた結果、以下のような諸形態に想到した。
（第１の実施形態）
次に、本発明の第１の実施形態について説明する。図２Ａ及び図２Ｂ乃至図１２Ａ及び図１２Ｂは、本発明の第１の実施形態に係る強誘電体メモリ（半導体装置）の製造方法を工程順に示す断面図である。また、図１３Ａ及び図１３Ｂ乃至図２３Ａ及び図２３Ｂは、同じく、第１の実施形態に係る強誘電体メモリの製造方法を工程順に示す断面図である。但し、図２Ａ及び図２Ｂ乃至図１２Ａ及び図１２Ｂは、ビット線３が延びる方向に垂直な断面を示し、図１３Ａ及び図１３Ｂ乃至図２３Ａ及び図２３Ｂは、ワード線４が延びる方向に垂直な断面を示す。また、図１３Ａ乃至図２３Ａには、１本のビット線（図１中のビット線３に相当）を共有する２個のＭＯＳトランジスタに相当する部分を図示する。また、図２Ａ乃至図２３Ａは、強誘電体メモリのメモリセルアレイ部の断面を示し、図２Ｂ乃至図２３Ｂは、メモリセルアレイ部の周辺に設けられたドライバ及び読み出し回路等のロジック部（論理回路部）の断面を示す。
第１の実施形態では、先ず、図２Ａ、図２Ｂ、図１３Ａ及び図１３Ｂに示すように、シリコン基板等の半導体基板１１の表面にウェル１２を形成する。次いで、半導体基板１１の表面に、例えばＳＴＩ（ｓｈａｌｌｏｗ ｔｒｅｎｃｈ ｉｓｏｌａｔｉｏｎ）により素子分離領域１３を形成する。続いて、ゲート絶縁膜１４、ゲート電極１５、キャップ膜１６、サイドウォール１７、ソース・ドレイン拡散層１８及びシリサイド層１９をウェル１２の表面に形成することにより、ＭＯＳトランジスタ（スイッチング素子）２０を形成する。このＭＯＳトランジスタ２０が、図１におけるＭＯＳトランジスタ２に相当する。なお、各ＭＯＳトランジスタ２０には、ソース及びドレイン用に２個のソース・ドレイン拡散層１８を形成するが、その一方は、２個のＭＯＳトランジスタ２０間で共有させる。
次に、全面にシリコン酸窒化膜２１を、ＭＯＳトランジスタ２０を覆うようにして形成し、更に全面に層間絶縁膜としてシリコン酸化膜２２を形成し、ＣＭＰ（化学機械的研磨）等によりシリコン酸化膜２２を平坦化する。シリコン酸窒化膜２１は、シリコン酸化膜２２を形成する際のゲート絶縁膜１４等の水素劣化を防止するために形成されている。その後、各シリサイド層１９まで到達するコンタクトホールをシリコン酸化膜２２及びシリコン酸窒化膜２１に形成することにより、プラグコンタクト部を開口する。そして、コンタクトホール内にグルー膜２３を形成した後、例えばＣＶＤ法によりＷ膜を埋め込み、ＣＭＰを行って平坦化することにより、Ｗプラグ（コンタクトプラグ）２４を形成する。続いて、３５０℃で１２０秒間のＮ２プラズマ処理を施す。グルー膜２３としては、例えば厚さが２０ｎｍのＴｉ膜、及び厚さが５０ｎｍのＴｉＮ膜からなる積層膜を用いる。
次いで、図３Ａ、図３Ｂ、図１４Ａ及び図１４Ｂに示すように、Ｗ酸化防止バリアメタル膜として、例えば厚さが４５０ｎｍのＩｒ膜２５を全面に形成する。その後、Ｉｒ膜２５をパターニングする際にハードマスクとして用いるＴｉＮ膜２６ａ及びプラズマＴＥＯＳ膜２６ｂを順次形成する。ＴｉＮ膜２６ａ及びプラズマＴＥＯＳ膜２６ｂの厚さは、例えば夫々２００ｎｍ、１２００ｎｍである。続いて、プラズマＴＥＯＳ膜２６ｂ及びＴｉＮ膜２６ａをパターニングすることにより、スタック型の強誘電体キャパシタを形成する予定の領域のみにハードマスク２６を形成する。
次に、図４Ａ、図４Ｂ、図１５Ａ及び図１５Ｂに示すように、ハードマスク２６を用いてＩｒ膜２５のエッチングを行う。
その後、図５Ａ、図５Ｂ、図１６Ａ及び図１６Ｂに示すように、プラズマＳｉＯＮ膜（第１の絶縁膜）２７を形成する。プラズマＳｉＯＮ膜２７の厚さは、例えば１５０ｎｍである。この時点では、プラズマＳｉＯＮ膜２７に、比較的急峻で深い溝が、特に島状のＩｒ膜２５が近接している領域に存在する。
続いて、プラズマＳｉＯＮ膜２７に対してＡｒスパッタエッチングを行う。このときの条件としては、例えば、ＲＦ電源については、ソースパワを１５００Ｗ（１３．５６ＭＨｚ）とし、バイアスパワを１６００Ｗ（８００ｋＨｚ）とする。また、例えば、チャンバ内の圧力を１３．３Ｐａ（１００ｍＴｏｒｒ）とし、Ａｒガスの流量を４００ｓｃｃｍとし、エッチング時間を３０秒間とする。この結果、プラズマＳｉＯＮ膜２７のハードマスク２６上の部分が除去された後、プラズマＳｉＯＮ膜２７のシリコン酸化膜２２上の部分が完全に除去される前にエッチングが終了する。このＡｒスパッタエッチングでは、発生した残渣がプラズマＳｉＯＮ膜２７のその時点で残存している部分上に堆積する。そして、図６Ａ、図６Ｂ、図１７Ａ及び図１７Ｂに示すように、プラズマＳｉＯＮ膜２７の表面が徐々に緩やかになり、プラズマＳｉＯＮ膜２７の形状は平坦な形状に近づく。このため、プラズマＳｉＯＮ膜２７から急峻で深い溝が消滅する。
次に、図７Ａ、図７Ｂ、図１８Ａ及び図１８Ｂに示すように、プラズマＳｉＯＮ膜（第２の絶縁膜）２８を形成する。プラズマＳｉＯＮ膜２７の厚さは、例えば９００ｎｍである。このとき、プラズマＳｉＯＮ膜２７には、急峻で深い溝が存在しないため、プラズマＳｉＯＮ膜２８とプラズマＳｉＯＮ膜２７との間に空隙が形成されることはない。プラズマＳｉＯＮ膜２７及び２８から、ロジック部で露出しているＷプラグ２４の酸化を防止するＷ酸化防止絶縁膜２９が構成される。
次いで、図８Ａ、図８Ｂ、図１９Ａ及び図１９Ｂに示すように、Ｗ酸化防止絶縁膜２９（プラズマＳｉＯＮ膜２７及び２８）、ハードマスク２６（プラズマＴＥＯＳ膜２６ｂ及びＴｉＮ膜２６ａ）並びにＩｒ膜２５をＣＭＰ法で研磨する。このとき、ＣＭＰ後のＩｒ膜２５及びＷ酸化防止絶縁膜２９の残し膜厚は、例えば３５０ｎｍとする。
強誘電体メモリを製造する場合に、後述のように、この後に、強誘電体キャパシタを構成する膜のエッチング、及びこのエッチングで用いるハードマスクの除去が必要とされる。そして、これらのエッチング及び除去に伴って、Ｗ酸化防止絶縁膜２９が２５０ｎｍ程度薄くなる。また、ハードマスクの除去後には、エッチング時のダメージを回復するために、例えば６５０℃で６０分間の酸素雰囲気での炉内熱処理を行う。このとき、Ｗプラグ２４の酸化を防止するためには、Ｗ酸化防止絶縁膜２９に１００ｎｍ以上の厚さが必要とされる。このため、本実施形態では、Ｗ酸化防止絶縁膜２９が２５０ｎｍ程度薄くなっても、１００ｎｍ程度の厚さが残るように、Ｗ酸化防止絶縁膜２９の残し膜厚を、例えば３５０ｎｍとする。
その後、図９Ａ、図９Ｂ、図２０Ａ及び図２０Ｂに示すように、全面に下部電極膜３０、強誘電体膜３１及び上部電極膜３２を順次形成する。下部電極膜３０としては、例えば、順次形成された、厚さが２００ｎｍのＩｒ膜、厚さが２３ｎｍのＰｔＯ膜及び厚さが５０ｎｍのＰｔ膜からなる積層膜を用いる。また、強誘電体膜３１としては、例えば厚さが２００ｎｍのＰｂ（Ｚｒ，Ｔｉ）Ｏ３膜（ＰＺＴ膜）を用いる。上部電極膜３２としては、例えば厚さが２００ｎｍのＩｒＯ２膜を用いる。
なお、下部電極膜３０の形成の前後には、膜はがれ防止用のアニールを行う。このアニールとしては、例えば７５０℃で６０秒間のＡｒ雰囲気でのＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌｉｎｇ）を行う。また、強誘電体膜３１を形成した後には、結晶化アニールを行う。このアニールとしては、例えば６００℃で９０秒間のＡｒ及びＯ２を用いたＲＴＡと、７５０℃で６０秒間の酸素雰囲気でのＲＴＡを行う。
上部電極膜３２を形成した後、下部電櫃膜３０、強誘電体膜３１及び上部電極膜３２をパターニングする際にハードマスクとして用いるＴｉＮ膜３３ａ及びプラズマＴＥＯＳ膜３３ｂを順次形成する。続いて、プラズマＴＥＯＳ膜３３ｂ及びＴｉＮ膜３３ａをパターニングすることにより、スタック型の強誘電体キャパシタを形成する予定の領域のみにハードマスク３３を形成する。
続いて、図１０Ａ、図１０Ｂ、図２１Ａ及び図２１Ｂに示すように、ハードマスク３３をマスクとして用いたパターニング及びエッチング技術を用いて、上部電極膜３２、強誘電体膜３１及び下部電極膜３０を一括して加工することにより、スタック構造の強誘電体キャパシタを形成する。この強誘電体キャパシタが、図１における強誘電体キャパシタ１に相当する。
次に、図１１Ａ、図１１Ｂ、図２２Ａ及び図２２Ｂに示すように、ハードマスク３３を除去する。上部電極膜３２、強誘電体膜３１及び下部電極膜３０のエッチングからハードマスク３３の除去までの処理により、Ｗ酸化防止絶縁膜２９が２５０ｎｍ程度薄くなり、１００ｎｍ程度残存する。次いで、成膜やエッチングプロセス等による強誘電体膜３１へのダメージを回復するために、回復アニールを施す。この回復アニールでは、例えば６５０℃で６０分間の酸素雰囲気での炉内アニールを行う。
その後、図１２Ａ、図１２Ｂ、図２３Ａ及び図２３Ｂに示すように、強誘電体キャパシタをプロセスダメージから保護する保護膜として、全面にアルミナ膜３４を形成する。アルミナ膜３４の厚さは、例えば５０ｎｍである。次に、例えば６５０℃で６０分間の酸素雰囲気での炉内アニールを行う。次いで、層間絶縁膜３５を全面に形成し、この層間絶縁膜３５の平坦化をＣＭＰにより行う。ＣＭＰ後の層間絶縁膜３５の残し膜厚は、例えば上部電極膜３２上で４００ｎｍとする。
続いて、パターニング及びエッチング技術を用いてＷプラグ２４まで到達するコンタクトホールを層間絶縁膜３５、アルミナ膜３４及びＷ酸化防止絶縁膜２９に形成する。次に、例えば５５０℃で６０分間の酸素雰囲気でのアニールを行う。次いで、このコンタクトホール内にグルー膜３６を形成した後、Ｗ膜を埋め込み、ＣＭＰを行って平坦化することにより、Ｗプラグ３７を形成する。グルー膜３６としては、例えば厚さが５０ｎｍのＴｉＮを用いることができる。その後、例えば３５０℃でＮ２プラズマに層間絶縁膜３５及びＷプラグ３７の表面を晒す。このプラズマ処理の時間は、例えば１２０秒間である。
続いて、全面にＷ酸化防止絶縁膜（図示せず）を形成する。Ｗ酸化防止絶縁膜としては、例えばＳｉＯＮ膜を用い、その厚さは例えば１００ｎｍ程度である。そして、パターニング及びエッチング技術を用いて、Ｗ酸化防止絶縁膜及び層間絶縁膜３５に、上部電極膜３２まで到達するコンタクトホールを形成する。続いて、エッチングによる損傷を回復させるためのアニールを施す。このアニールは、例えば５５０℃で６０分間の酸素雰囲気で行う。このアニールの後、Ｗ酸化防止絶縁膜をエッチバックにより除去する。
次に、下層のグルー膜３８、配線材料膜３９及び上層のグルー膜４０を順次堆積する。下層のグルー膜としては、例えば厚さが１００ｎｍのＴｉＮ膜を用いる。配線材料膜としては、例えば厚さが４００ｎｍのＡｌ−Ｃｕ合金膜を用いる。上層のグルー膜としては、例えば厚さが５ｎｍのＴｉ膜及び厚さが７０ｎｍのＴｉＮ膜の積層膜を用いる。
次いで、グルー膜４０上に反射防止膜（図示せず）を形成し、レジスト膜（図示せず）を塗布する。続いて、レジスト膜を配線パターンに整合するように加工し、加工後のレジスト膜をマスクとして、反射防止膜、グルー膜４０、配線材料膜３９及びグルー膜３８をエッチングする。反射防止膜としては、例えばＳｉＯＮ膜を用い、その厚さは例えば３１ｎｍ程度である。このようなエッチングにより、図２２Ａ、図２２Ｂ、図２３Ａ及び図２３Ｂに示すように、所定の平面形状のグルー膜４０、配線材料膜３９及びグルー膜３８からなる配線４１が得られる。
その後、更に、層間絶縁膜の形成、コンタクトプラグの形成及び下から第２層目以降の配線の形成等を行う。そして、例えばＴＥＯＳ膜及びＳｉＮ膜からなるカバー膜を形成して強誘電体キャパシタを有する強誘電体メモリを完成させる。なお、上層配線の形成に際しては、上部電極膜３２に接続された配線４１がプレート線に接続されるようにし、２個のＭＯＳトランジスタ２０により共有されたソース・ドレイン拡散層１８に接続された配線４１がビット線に接続されるようにする。ゲート電極４５については、それ自体をワード線としてもよく、また、上層配線において、ゲート電極１５がワード線に接続されるようにしてもよい。
このように、第１の実施形態では、厚さが３５０ｎｍ程度のＷ酸化防止絶縁膜２９を形成するに当たり、先ず、１５０ｎｍ程度のプラズマＳｉＯＮ膜２７を形成し、Ａｒスパッタエッチングを行うことにより、プラズマＳｉＯＮ膜２７から急峻な溝を消滅させた後に、９００ｎｍ程度のプラズマＳｉＯＮ膜２８を形成している。このため、第１の実施形態によれば、Ｗ酸化防止絶縁膜２９内に空隙が発生することが防止される。この結果、クラックやスリットの発生を防止しながら、アニール温度を高くしてもコンタクト抵抗の上昇を抑制することが可能となる。
更に、本実施形態によれば、ロジック部では、図２２Ｂ及び図２３Ｂに示すように、Ｗプラグ３７及び２４からビア・トゥー・ビア（ｖｉａ−ｔｏ−ｖｉａ）コンタクトが実現される。そして、このビア・トゥー・ビアコンタクトを介して、配線４１がソース・ドレイン拡散層１８に接続されている。通常のロジック品に比べＦＲＡＭには、強誘電体キャパシタの分だけ大きな段差が存在しているため、最下層の配線４１から基板（又はその表面に形成された拡散層）へのコンタクトのアスペクトが大きくなる。このコンタクトを形成するために、従来のように一括エッチングによりコンタクトホールを開孔しようとしたのでは、エッチング自体が困難である。また、グルー膜の形成も困難である。このため、このようなコンタクトホールの開孔やグルー膜の形成に適した新たな設備が必要とされる。これに対し、ビア・トゥー・ビアコンタクトを形成する場合には、エッチング及びグルー膜の形成が比較的容易であるため、ＦＲＡＭの歩留まりを向上させることができると共に、従来の装置をそのまま使用することが可能である。従って、開発費及び工程コストの低減が可能である。
（第２の実施形態）
次に、本発明の第２の実施形態について説明する。図２４Ａ及び図２４Ｂ乃至図３２Ａ乃至図３２Ｂは、本発明の第２の実施形態に係る強誘電体メモリ（半導体装置）の製造方法を工程順に示す断面図である。但し、これらの図は、ビット線３が延びる方向に垂直な断面を示す。また、図２４Ａ乃至図３２Ａは、強誘電体メモリのメモリセルアレイ部の断面を示し、図２４Ｂ乃至図３２Ｂは、ロジック部の断面を示す。
第２の実施形態では、先ず、図２４Ａ及び図２４Ｂに示すように、第１の実施形態と同様に、ウェル１２の形成からＷプラグ２４の形成までの処理を行う。
次に、図２５Ａ及び図２５Ｂに示すように、第１の実施形態と同様に、Ｉｒ膜２５の形成からハードマスク２６の形成までの処理を行う。
次いで、図２６Ａ及び図２６Ｂに示すように、第１の実施形態と同様に、ハードマスク２６を用いてＩｒ膜２５のエッチングを行う。
その後、図２７Ａ及び図２７Ｂに示すように、Ｗ酸化防止絶縁膜として、高密度プラズマ（ＨＤＰ：Ｈｉｇｈ Ｄｅｎｓｉｔｙ Ｐｌａｓｍａ）法でＳｉＯＮ膜４２を全面に形成する。ＳｉＯＮ膜４２の厚さは、例えば４００ｎｍである。ＨＤＰ法によれば、良好なカバレッジが得られるため、空隙を発生させることなくＳｉＯＮ膜４３を形成することができる。
続いて、図２８Ａ及び図２８Ｂに示すように、その後に行うＣＭＰのための犠牲膜として、プラズマＴＥＯＳ膜４３を全面に形成する。プラズマＴＥＯＳ膜４３の厚さは、例えば６００ｎｍである。
次に、図２９Ａ及び図２９Ｂに示すように、プラズマＴＥＯＳ膜（犠牲膜）４３、ＳｉＯＮ膜（Ｗ酸化防止絶縁膜）４２、ハードマスク２６（プラズマＴＥＯＳ膜２６ｂ及びＴｉＮ膜２６ａ）及びＩｒ膜２５をＣＭＰ法で研磨する。このとき、ＣＭＰ後のＩｒ膜２５及びＳｉＯＮ膜（Ｗ酸化防止絶縁膜）４２の残し膜厚は、例えば３５０ｎｍとする。
次いで、図３０Ａ及び図３０Ｂに示すように、第１の実施形態と同様に、下部電極膜３０の形成からハードマスク３３の形成までの処理を行う。
その後、図３１Ａ及び図３１Ｂに示すように、第１の実施形態と同様に、上部電極膜３２、強誘電体膜３１及び下部電極膜３０を一括して加工することにより、スタック構造の強誘電体キャパシタを形成する。
続いて、図３２Ａ及び図３２Ｂに示すように、第１の実施形態と同様に、ハードマスク３３の除去から回復アニールまでの処理を行う。
そして、図示しないが、第１の実施形態と同様に、保護膜の形成以降の処理を行うことにより、強誘電体メモリを完成させる。
このような第２の実施形態によれば、Ｗ酸化防止絶縁膜としてのＳｉＯＮ膜４２を形成するに当たり、ＨＤＰ法を用いているため、空隙を伴わずにＳｉＯＮ膜４２を良好なカバレッジで形成することができる。このため、第１の実施形態と同様に、クラックやスリットの発生を防止しながら、アニール温度を高くしてもコンタクト抵抗の上昇を抑制することが可能となる。
（第３の実施形態）
次に、本発明の第３の実施形態について説明する。図３３Ａ及び図３３Ｂ乃至図４３Ａ乃至図４３Ｂは、本発明の第３の実施形態に係る強誘電体メモリ（半導体装置）の製造方法を工程順に示す断面図である。但し、これらの図は、ビット線３が延びる方向に垂直な断面を示す。また、図３３Ａ乃至図４３Ａは、強誘電体メモリのメモリセルアレイ部の断面を示し、図３３Ｂ乃至図４３Ｂは、ロジック部の断面を示す。更に、図４４Ａ及び図４４Ｂは、夫々図４３Ａ、図４３Ｂが示す断面に直交する断面を示す断面図であり、ワード線４が延びる方向に垂直な断面を示す。また、図４４Ａは、強誘電体メモリのメモリセルアレイ部の断面を示し、図４４Ｂは、ロジック部の断面を示す。
第３の実施形態では、先ず、図３３Ａ及び図３３Ｂに示すように、第１の実施形態と同様に、ウェル１２の形成からシリコン酸化膜２２のＣＭＰ法による平坦化までの処理を行う。次に、シリコン酸化膜２２上に、Ｗ酸化防止絶縁膜として、ＳｉＯＮ膜（第３の絶縁膜）４４を形成する。ＳｉＯＮ膜４４の厚さは、例えば３００ｎｍである。次いで、第１の実施形態と同様に、コンタクトホールの形成からＷプラグ２４の形成までの処理を行う。
その後、図３４Ａ及び図３４Ｂに示すように、第１の実施形態と同様に、Ｉｒ膜２５の形成からハードマスク２６の形成までの処理を行う。
続いて、図３５Ａ及び図３５Ｂに示すように、第１の実施形態と同様に、ハードマスク２６を用いてＩｒ膜２５のエッチングを行う。
次に、図３６Ａ及び図３６Ｂに示すように、第１の実施形態と同様に、プラズマＳｉＯＮ膜２７を形成する。
次いで、第１の実施形態と同様に、プラズマＳｉＯＮ膜２７に対してＡｒスパッタエッチングを行う。この結果、図３７Ａ及び図３７Ｂに示すように、プラズマＳｉＯＮ膜２７から急峻で深い溝が消滅する。
その後、図３８Ａ及び図３８Ｂに示すように、第１の実施形態と同様に、プラズマＳｉＯＮ膜２８を形成する。
続いて、図３９Ａ及び図３９Ｂに示すように、第１の実施形態と同様に、Ｗ酸化防止絶縁膜２９（プラズマＳｉＯＮ膜２７及び２８）、ハードマスク２６（プラズマＴＥＯＳ膜２６ｂ及びＴｉＮ膜２６ａ）並びにＩｒ膜２５をＣＭＰ法で研磨する。
次に、図４０Ａ及び図４０Ｂに示すように、第１の実施形態と同様に、下部電極膜３０の形成からハードマスク３３の形成までの処理を行う。
次いで、図４１Ａ及び図４１Ｂに示すように、第１の実施形態と同様に、上部電極膜３２、強誘電体膜３１及び下部電極膜３０を一括して加工することにより、スタック構造の強誘電体キャパシタを形成する。
その後、図４２Ａ及び図４２Ｂに示すように、第１の実施形態と同様に、ハードマスク３３の除去から回復アニールまでの処理を行う。
続いて、図４３Ａ、図４３Ｂ、図４４Ａ及び図４４Ｂに示すように、第１の実施形態と同様に、アルミナ膜３４の形成から配線４１の形成までの処理を行う。
そして、図示しないが、第１の実施形態と同様に、更なる層間絶縁膜の形成以降の処理を行うことにより、強誘電体メモリを完成させる。
このような第３の実施形態によれば、第１の実施形態と同様の効果が得られる。また、第３の実施形態によれば、より一層確実にＷプラグ２４の酸化を防止することができる。第１の実施形態では、上部電極膜３２、強誘電体膜３１及び下部電極膜３０を一括してパターニングする際、及びハードマスク３３を除去する際に、Ｗ酸化防止絶縁膜２９が薄くなり、その残り膜厚は１００ｎｍ程度である。これに対し、本実施形態では、その下に更に１００ｎｍのＳｉＯＮ膜４４がＷ酸化防止絶縁膜として形成されているため、例えＷ酸化防止絶縁膜２９の減り量が多くなった場合でも、その後の熱処理におけるＷプラグ２４は極めて酸化しにくい。
（第４の実施形態）
次に、本発明の第４の実施形態について説明する。図４５Ａ及び図４５Ｂ乃至図５３Ａ乃至図５３Ｂは、本発明の第４の実施形態に係る強誘電体メモリ（半導体装置）の製造方法を工程順に示す断面図である。但し、これらの図は、ビット線３が延びる方向に垂直な断面を示す。また、図４５Ａ乃至図５３Ａは、強誘電体メモリのメモリセルアレイ部の断面を示し、図４５Ｂ乃至図５３Ｂは、ロジック部の断面を示す。
第４の実施形態では、先ず、図４５Ａ及び図４５Ｂに示すように、第３の実施形態と同様に、ウェル１２の形成からＷプラグ２４の形成までの処理を行う。
次に、図４６Ａ及び図４６Ｂに示すように、第１の実施形態と同様に、Ｉｒ膜２５の形成からハードマスク２６の形成までの処理を行う。
次いで、図４７Ａ及び図４７Ｂに示すように、第１の実施形態と同様に、ハードマスク２６を用いてＩｒ膜２５のエッチングを行う。
その後、図４８Ａ及び図４８Ｂに示すように、第２の実施形態と同様に、Ｗ酸化防止絶縁膜として、ＨＤＰ法でＳｉＯＮ膜４２を全面に形成する。
続いて、図４９Ａ及び図４９Ｂに示すように、第２の実施形態と同様に、犠牲膜として、プラズマＴＥＯＳ膜４３を全面に形成する。
次に、図５０Ａ及び図５０Ｂに示すように、第２の実施形態と同様に、プラズマＴＥＯＳ膜（犠牲膜）４３、ＳｉＯＮ膜（Ｗ酸化防止絶縁膜）４２、ハードマスク２６（プラズマＴＥＯＳ膜２６ｂ及びＴｉＮ膜２６ａ）及びＩｒ膜２５をＣＭＰ法で研磨する。
次いで、図５１Ａ及び図５１Ｂに示すように、第１の実施形態と同様に、下部電極膜３０の形成からハードマスク３３の形成までの処理を行う。
その後、図５２Ａ及び図５２Ｂに示すように、第１の実施形態と同様に、上部電極膜３２、強誘電体膜３１及び下部電極膜３０を一括して加工することにより、スタック構造の強誘電体キャパシタを形成する。
続いて、図５３Ａ及び図５３Ｂに示すように、第１の実施形態と同様に、ハードマスク３３の除去から回復アニールまでの処理を行う。
そして、図示しないが、第１の実施形態と同様に、保護膜の形成以降の処理を行うことにより、強誘電体メモリを完成させる。
このような第４の実施形態によれば、第２の実施形態の効果及び第３の実施形態の効果を得ることができる。
なお、第１乃至第４の実施形態では、Ｗ酸化防止絶縁膜としてＳｉＯＮ膜を用いているが、この代わりにＳｉＮ膜等の他の絶縁膜を用いてもよい。
また、Ｗ酸化防止バリアメタル膜の表面を露出させるＣＭＰでは、Ｗ酸化防止バリアメタル膜自体も研磨して、Ｗ酸化防止バリアメタル膜も薄くしているが、Ｗ酸化防止バリアメタル膜の厚さをその成膜時において所望の厚さにしておくことにより、Ｗ酸化防止バリアメタル膜の表面が露出した時点で研磨を終了するようにしてもよい。
以上詳述したように、本発明によれば、コンタクトプラグの酸化を防止するために形成する絶縁膜に空隙が生じることを防止することができる。このため、この空隙を原因とするクラック及びスリットの発生を防止し、コンタクトプラグへの酸素の到達をより一層抑制することができる。
Claims (18)
- 半導体装置の製造方法は、
半導体基板の表面にスイッチング素子を形成する工程と、
前記スイッチング素子を覆う層間絶縁膜を形成する工程と、
前記層間絶縁膜に前記スイッチング素子を構成する導電層まで到達するコンタクトホールを形成する工程と、
前記コンタクトホール内にコンタクトプラグを埋め込む工程と、
前記層間絶縁膜上に、前記コンタクトプラグに接続されるバリアメタル膜を選択的に形成する工程と、
全面に第１の絶縁膜を形成する工程と、
前記第１の絶縁膜に対してスパッタエッチングを施すことにより、前記第１の絶縁膜の表面の傾斜を緩やかにする工程と、
前記バリアメタル膜上に、強誘電体キャパシタを形成する工程と、
を有する。 - 請求項１に記載の半導体装置の製造方法において、
前記第１の絶縁膜は、ＳｉＯＮ膜又はＳｉＮ膜である。 - 請求項１に記載の半導体装置の製造方法は、
前記第１の絶縁膜の表面を緩やかにする工程と前記強誘電体キャパシタを形成する工程との間に、
前記第１の絶縁膜上に前記第１の絶縁膜との総厚が前記バリアメタル膜の厚さよりも厚くなる第２の絶縁膜を形成する工程と、
少なくとも前記第２の絶縁膜及び前記第１の絶縁膜を研磨することにより、前記第１及び第２の絶縁膜の総厚と前記バリアメタル膜の厚さとを一致させる工程と、
を有する。 - 請求項３に記載の半導体装置の製造方法において、
前記第１の絶縁膜を形成する工程において、前記第１の絶縁膜の厚さを前記バリアメタル膜の厚さよりも薄くする。 - 請求項１に記載の半導体装置の製造方法は、
前記層間絶縁膜を形成する工程と前記コンタクトホールを形成する工程との間に、前記層間絶縁膜上に、第３の絶縁膜を形成する工程を有し、
前記コンタクトホールを形成する工程において、前記コンタクトホールを前記層間絶縁膜及び第３の絶縁膜に形成する。 - 請求項５に記載の半導体装置の製造方法において、
前記第３の絶縁膜は、ＳｉＯＮ膜又はＳｉＮ膜である。 - 請求項１に記載の半導体装置の製造方法において、
前記バリアメタル膜は、Ｉｒ膜である。 - 請求項１に記載の半導体装置の製造方法において、
前記第１の絶縁膜の表面の傾斜を緩やかにする工程において、エッチングガスとしてＡｒガスを用いる。 - 請求項３に記載の半導体装置の製造方法において、
前記第１及び第２の絶縁膜の総厚と前記バリアメタル膜の厚さとを一致させる工程において、前記第１及び第２の絶縁膜の総厚を３５０ｎｍ以上とする。 - 請求項１に記載の半導体装置の製造方法において、
前記コンタクトプラグは、Ｗプラグである。 - 半導体装置の製造方法は、
半導体基板の表面にスイッチング素子を形成する工程と、
前記スイッチング素子を覆う層間絶縁膜を形成する工程と、
前記層間絶縁膜に前記スイッチング素子を構成する導電層まで到達するコンタクトホールを形成する工程と、
前記コンタクトホール内にコンタクトプラグを埋め込む工程と、
前記層間絶縁膜上に、前記コンタクトプラグに接続されるバリアメタル膜を選択的に形成する工程と、
高密度プラズマ法により前記バリアメタル膜よりも厚い絶縁膜を全面に形成する工程と、
前記バリアメタル膜上に、強誘電体キャパシタを形成する工程と、
を有する。 - 請求項１１に記載の半導体装置の製造方法において、
前記絶縁膜は、ＳｉＯＮ膜又はＳｉＮ膜である。 - 請求項１１に記載の半導体装置の製造方法は、
前記絶縁膜を形成する工程と前記強誘電体キャパシタを形成する工程との間に、少なくとも前記絶縁膜を研磨することにより、前記絶縁膜の厚さと前記バリアメタル膜の厚さとを一致させる工程を有する。 - 請求項１１に記載の半導体装置の製造方法は、
前記層間絶縁膜を形成する工程と前記コンタクトホールを形成する工程との間に、前記層間絶縁膜上に、第３の絶縁膜を形成する工程を有し、
前記コンタクトホールを形成する工程において、前記コンタクトホールを前記層間絶縁膜及び第３の絶縁膜に形成する。 - 請求項１４に記載の半導体装置の製造方法において、
前記第３の絶縁膜は、ＳｉＯＮ膜又はＳｉＮ膜である。 - 請求項１１に記載の半導体装置の製造方法において、
前記バリアメタル膜は、Ｉｒ膜である。 - 請求項１３に記載の半導体装置の製造方法において、
前記絶縁膜の厚さと前記バリアメタル膜の厚さとを一致させる工程において、前記絶縁膜の総厚を３５０ｎｍ以上とする。 - 請求項１１に記載の半導体装置の製造方法において、
前記コンタクトプラグは、Ｗプラグである。
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