CN100355074C - 半导体装置的制造方法 - Google Patents

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Abstract

一种半导体装置的制造方法，首先形成钨插塞(24)，在其上形成钨氧化防止屏蔽金属膜(25)。然后，形成比钨氧化防止屏蔽金属膜(25)薄的SiON膜(27)，对SiON膜(27)进行氩气溅射蚀刻。结果，SiON膜(27)的表面形状变平缓，深槽消失。然后，在整个面上形成SiON膜(28)。由SiON膜(28)和SiON膜(27)构成没有空隙的钨氧化防止绝缘膜(29)。

Description

半导体装置的制造方法
技术领域
本发明涉及适合制造铁电体存储器的半导体装置的制造方法。
背景技术
铁电体存储器(FeRAM：Ferroelectric Random Access Memory)被用作非易失性半导体存储器。设在铁电体存储器上的铁电体电容器的结构主要分为堆栈结构和平面结构，但现在批量生产的是平面结构的铁电体电容器。
对此，根据高度集成化的要求，期望使能够将单元面积做得更小的堆栈结构的电容器实用化。在堆栈结构中，在铁电体电容器的下部电极的正下方设置确保与基板(扩散层)之间的导通的接触式插塞。该接触式插塞使用如日本专利特开2001-43476号公报记载的钨或聚硅。相比钨插塞的接触电阻通常为2～3Ω，而利用聚硅形成的插塞的接触电阻为1～2kΩ。
另外，在很多情况下是把铁电体存储器与逻辑电路混合配置。例如，与需要进行认证的安全相关的芯片和IC卡就是其中的一例。在逻辑电路中通常使用钨插塞。因此，在设计逻辑电路时所进行的模拟设计中，也是使用钨插塞的电阻值作为参数。
因此，采用目前使用的设备和技术，为了减少开发工序和抑制成本上升，优选在逻辑混装式铁电体存储器的逻辑部，使用一贯所使用的钨插塞。
通常在形成铁电体电容器时，为了获得良好的特性，需要进行结晶化退火和恢复退火等各种热处理。例如，结晶化退火是750℃下60秒钟的RTA(Rapid Thermal Annealing：快速热退火)，恢复退火是650℃下60分钟的炉内退火。
但是，钨插塞具有以非常快的速度在低温下氧化的性质。并且，一旦钨插塞的一部分开始氧化后，氧化将扩散到整个钨插塞。因此，容易产生接触不良，容易降低成品率。为了抑制钨插塞的氧化，优选降低退火温度。
这样，为了提高铁电体电容器的性能，需要各种退火，另一方面，为了避免电容器正下方的钨插塞的接触电阻上升，需要降低退火温度。即，现状是需要折衷选择铁电体电容器的性能和钨插塞的接触性能。
并且，在形成铁电体电容器后，通过进行一次蚀刻，形成铁电体存储器的位线和基板之间的接触孔。像这样在形成铁电体电容器后形成接触孔，是因为在形成铁电体电容器前形成接触孔并填埋钨插塞的情况下，在形成铁电体电容器时钨插塞有可能氧化。
但是，今后在推进细微化时，接触孔的纵横尺寸比变大，形成接触孔时的蚀刻及接触孔内的胶膜填埋等变困难。
专利文献1  日本专利特开2001-44376号公报
专利文献2  日本专利特开平4-323821号公报
专利文献3  日本专利特开平11-133457号公报
发明内容
本发明的目的在于，提供一种即使提高退火温度也能够抑制接触电阻上升的半导体装置的制造方法。
本发明涉及的第1半导体装置的制造方法，首先，在半导体基板的表面形成开关元件。然后，形成覆盖所述开关元件的层间绝缘膜。然后，在所述层间绝缘膜上形成一直到达构成所述开关元件的导电层的接触孔。然后，在所述接触孔内埋入接触式插塞。然后，在所述层间绝缘膜上选择性地形成连接所述接触式插塞的屏蔽金属膜。然后，在所述层间绝缘膜和所述屏蔽金属膜的上方，形成具有倾斜的第一绝缘膜。然后，通过对所述第1绝缘膜实施溅射蚀刻，使所述第1绝缘膜的表面倾斜变平缓。并且，在所述屏蔽金属膜上形成铁电体电容器。
本发明涉及的第2半导体装置的制造方法，首先，在半导体基板的表面形成开关元件。然后，形成覆盖所述开关元件的层间绝缘膜。然后，在所述层间绝缘膜上形成一直到达构成所述开关元件的导电层的接触孔。然后，在所述接触孔内埋入接触式插塞。然后，在所述层间绝缘膜上选择性地形成连接所述接触式插塞的屏蔽金属膜。然后，利用高密度等离子法在整个面上形成比所述屏蔽金属膜厚的绝缘膜。并且，在所述屏蔽金属膜上形成铁电体电容器。
附图说明
图1是表示采用本发明的实施方式的方法制造的铁电体存储器(半导体装置)的存储器单元阵列的结构的电路图。
图2A和图2B是表示本发明第1实施方式的铁电体存储器的制造方法的剖面图。
图3A和图3B是承接图2A和图2B，表示本发明第1实施方式的铁电体存储器的制造方法的剖面图。
图4A和图4B是承接图3A和图3B，表示本发明第1实施方式的铁电体存储器的制造方法的剖面图。
图5A和图5B是承接图4A和图4B，表示本发明第1实施方式的铁电体存储器的制造方法的剖面图。
图6A和图6B是承接图5A和图5B，表示本发明第1实施方式的铁电体存储器的制造方法的剖面图。
图7A和图7B是承接图6A和图6B，表示本发明第1实施方式的铁电体存储器的制造方法的剖面图。
图8A和图8B是承接图7A和图7B，表示本发明第1实施方式的铁电体存储器的制造方法的剖面图。
图9A和图9B承接图8A和图8B，表示本发明第1实施方式的铁电体存储器的制造方法的剖面图。
图10A和图10B是表示本发明第1实施方式的铁电体存储器的制造方法的承接图9A和图9B的剖面图。
图11A和图11B承接图10A和图10B，表示本发明第1实施方式的铁电体存储器的制造方法的剖面图。
图12A和图12B承接图11A和图11B，表示本发明第1实施方式的铁电体存储器的制造方法的剖面图。
图13A和图13B是按步骤顺序表示本发明第1实施方式的铁电体存储器的制造方法的剖面图。
图14A和图14B是承接图11A和图11B，表示本发明第1实施方式的铁电体存储器的制造方法的剖面图。
图15A和图15B是承接图11A和图11B，表示本发明第1实施方式的铁电体存储器的制造方法的剖面图。
图16A和图16B是承接图11A和图11B，表示本发明第1实施方式的铁电体存储器的制造方法的剖面图。
图17A和图17B承接图11A和图11B，表示本发明第1实施方式的铁电体存储器的制造方法的剖面图。
图18A和图18B承接图11A和图11B，表示本发明第1实施方式的铁电体存储器的制造方法的剖面图承接图11A和图11B，表示本发明第1实施方式的铁电体存储器的制造方法的剖面图。
图19A和图19B承接图11A和图11B，表示本发明第1实施方式的铁电体存储器的制造方法的剖面图。
图20A和图20B承接图11A和图11B，表示本发明第1实施方式的铁电体存储器的制造方法的剖面图。
图21A和图21B承接图11A和图11B，表示本发明第1实施方式的铁电体存储器的制造方法的剖面图。
图22A和图22B承接图11A和图11B，表示本发明第1实施方式的铁电体存储器的制造方法的剖面图。
图23A和图23B承接图11A和图11B，表示本发明第1实施方式的铁电体存储器的制造方法的剖面图。
图24A和图24B是表示本发明第2实施方式的铁电体存储器的制造方法的剖面图。
图25A和图25B是承接图24A和图24B，表示本发明第2实施方式的铁电体存储器的制造方法的剖面图。
图26A和图26B是承接图25A和图25B，表示本发明第2实施方式的铁电体存储器的制造方法的剖面图。
图27A和图27B是承接图26A和图26B，表示本发明第2实施方式的铁电体存储器的制造方法的剖面图。
图28A和图28B是承接图27A和图27B，表示本发明第2实施方式的铁电体存储器的制造方法的剖面图。
图29A和图29B是承接图28A和图28B，表示本发明第2实施方式的铁电体存储器的制造方法的剖面图。
图30A和图30B是承接图29A和图29B，表示本发明第2实施方式的铁电体存储器的制造方法的剖面图。
图31A和图31B是承接图30A和图30B，表示本发明第2实施方式的铁电体存储器的制造方法的剖面图。
图32A和图32B是承接图31A和图31B，表示本发明第2实施方式的铁电体存储器的制造方法的剖面图。
图33A和图33B是表示本发明第3实施方式的铁电体存储器的制造方法的剖面图。
图34A和图34B是承接图33A和图33B，表示本发明第3实施方式的铁电体存储器的制造方法的剖面图。
图35A和图35B是承接图34A和图34B，表示本发明第3实施方式的铁电体存储器的制造方法的剖面图。
图36A和图36B是承接图35A和图35B，表示本发明第3实施方式的铁电体存储器的制造方法的剖面图。
图37A和图37B是承接图36A和图36B，表示本发明第3实施方式的铁电体存储器的制造方法的剖面图。
图38A和图38B是承接图37A和图37B，表示本发明第3实施方式的铁电体存储器的制造方法的剖面图。
图39A和图39B是承接图38A和图38B，表示本发明第3实施方式的铁电体存储器的制造方法的剖面图。
图40A和图40B是承接图39A和图39B，表示本发明第3实施方式的铁电体存储器的制造方法的剖面图。
图41A和图41B是承接图40A和图40B，表示本发明第3实施方式的铁电体存储器的制造方法的剖面图。
图42A和图42B是承接图41A和图41B，表示本发明第3实施方式的铁电体存储器的制造方法的剖面图。
图43A和图43B是承接图42A和图42B，表示本发明第3实施方式的铁电体存储器的制造方法的剖面图。
图44A和图44B是分别表示与图43A、图43B所示剖面垂直的剖面的剖面图。
图45A和图45B是表示本发明第4实施方式的铁电体存储器的制造方法的剖面图。
图46A和图46B是承接图45A和图45B，表示本发明第4实施方式的铁电体存储器的制造方法的剖面图。
图47A和图47B是承接图46A和图46B，表示本发明第4实施方式的铁电体存储器的制造方法的剖面图。
图48A和图48B是承接图47A和图47B，表示本发明第4实施方式的铁电体存储器的制造方法的剖面图。
图49A和图49B是承接图48A和图48B，表示本发明第4实施方式的铁电体存储器的制造方法的剖面图。
图50A和图50B是承接图49A和图49B，表示本发明第4实施方式的铁电体存储器的制造方法的剖面图。
图51A和图51B是承接图50A和图50B，表示本发明第4实施方式的铁电体存储器的制造方法的剖面图。
图52A和图52B是承接图51A和图51B，表示本发明第4实施方式的铁电体存储器的制造方法的剖面图。
图53A和图53B是承接图52A和图52B，表示本发明第4实施方式的铁电体存储器的制造方法的剖面图。
图54A和图54B是表示参考例的半导体装置的制造方法的剖面图。
图55A和图55B是表示切槽和裂纹的电子扫描显微镜照片的图。
具体实施方式
以下，参照附图具体说明本发明的实施方式。图1是表示采用本发明的实施方式的方法制造的铁电体存储器(半导体装置)的存储器单元阵列的结构的电路图。
在该存储器单元阵列设有：在一个方向上延伸的多个位线3；在与位线3的延伸方向垂直的方向延伸的多个字线4和板线5。本实施方式涉及的多个铁电体存储器的存储器单元被配置成阵列状，并且与这些位线3、字线4和板线5构成的栅格重合。在各存储器单元设有铁电体电容器1和MOS晶体管2。
MOS晶体管2的栅极连接字线4。MOS晶体管2的一方的源极、漏极连接位线3，另一方的源极、漏极连接铁电体电容器1的一方的电极。并且，铁电体电容器1的另一方电极连接板线5。各个字线4和板线5由在与它们的延伸方向相同的方向排列的多个MOS晶体管2共用。同样，各个位线3由在与其延伸方向相同的方向排列的多个MOS晶体管2共用。字线4和板线5的延伸方向、位线3的延伸方向有时分别被称为行方向、列方向。
在这样构成的铁电体存储器的存储器单元阵列中，按照设在铁电体电容器1的铁电体膜的极化状态存储数据。
(参考例)
此处，说明在本发明的研究过程中进行的参考例。图54A和图54B是表示参考例的半导体装置的制造方法的剖面图。只不过，图54A和图54B表示与位线3的延伸方向垂直的剖面。并且，图54A表示铁电体存储器的存储器单元阵列部的剖面，图54B表示逻辑部(逻辑电路部)的剖面。
在该参考例中，首先，在半导体基板(未图示)的表面形成具有源极、漏极扩散层118的MOS晶体管(未图示)。然后，形成覆盖MOS晶体管的硅氧化膜122，通过CMP(化学机械研磨)等使硅氧化膜122变平坦。然后，通过在硅氧化膜122上形成一直到达各源极、漏极扩散层118的接触孔，将插塞触点部开口。并且，在接触孔内形成胶膜123后，例如利用CVD法填埋钨膜，并进行CMP处理使之变平坦，由此形成钨插塞124。然后，在整个面上形成铱膜125作为钨氧化防止屏蔽金属膜。然后，使用硬掩模使铱膜125图形化。然后，在整个面上依次形成钨氧化防止绝缘膜129和电容器密接绝缘膜150，利用CMP法研磨电容器密接绝缘膜150、钨氧化防止绝缘膜129和铱膜125，从而保留规定厚度的铱膜125，并且在钨氧化防止绝缘膜129上保留电容器密接绝缘膜150。钨氧化防止绝缘膜129例如是等离子SiON膜，电容器密接绝缘膜150例如是TEOS(tetraethyl orthosilicate：四乙基正硅酸盐)膜。
然后，依次形成下部电极膜130、铁电体膜131和上部电极膜132，并对它们一起进行图形加工，由此形成铁电体电容器。另外，电容器密接绝缘膜150用于防止下部电极膜130剥离。然后，形成层间绝缘膜(未图示)等，由此完成铁电体存储器。
根据这种制造方法，即使在形成铁电体电容器时进行高温退火，由于形成有铱膜125(钨氧化防止屏蔽金属膜)和钨氧化防止绝缘膜129，所以钨插塞124不易氧化。另外，分两次进行接触孔的形成以及胶膜和钨插塞的填埋，导通位线等设在铁电体电容器上方的布线与基板(扩散层)之间。即，形成过孔对孔(via-to-via)结构。因此，接触孔的纵横尺寸比变小，即使进行细微化，也容易进行接触孔的形成等。
但是，在图53A和图54B所示的制造方法中，在相互相邻的铱膜25之间间隔狭小的部位，钨氧化防止绝缘膜129的表面变陡峻，形成较深的槽。因此，在形成电容器密接绝缘膜150时，电容器密接绝缘膜150不能填埋到该较深的槽内，致使产生间隙151。
并且，在存在间隙151的状态下，利用CMP法进行电容器密接绝缘膜150、钨氧化防止绝缘膜129和铱膜125的研磨时，如图55A和图55B所示，以间隙151为起点产生切槽和裂纹。
并且，在存在切槽和裂纹的状态下，在进行上部电极膜132的蚀刻等时以及去除在该蚀刻中使用的硬掩模时，通过切槽和裂纹也对钨氧化防止绝缘膜129进行了蚀刻，并一直蚀刻到层间绝缘膜122。
另外，在该状态下进行形成电容器时的高温退火处理(结晶化退火及恢复退火)时，氧气从切槽和裂纹通过层间绝缘膜122等到达钨插塞124，使得钨插塞124氧化。
因此，在参考例中难以抑制接触电阻的上升，很难获得较高的成品率。另外，即使使用日本专利特开平4-323821号公报或日本专利特开平11-133457号公报公开的方法，也不能防止上述的铁电体存储器中的切槽和裂纹的产生。
因此，本申请的发明者为了防止产生切槽和裂纹进行了反复认真的研究，结果得到了以下所示的各种方式。
(第1实施方式)
下面，说明本发明的第1实施方式。图2A和图2B～图12A和图12B是按步骤顺序表示本发明的第1实施方式的铁电体存储器(半导体装置)的制造方法的剖面图。并且，图13A和图13B～图23A和图23B同样是按步骤顺序表示第1实施方式涉及的铁电体存储器的制造方法的剖面图。其中，图2A和图2B～图12A和图12B表示与位线3的延伸方向垂直的剖面，图13A和图13B～图23A和图23B表示与字线4的延伸方向垂直的剖面。并且，图13A～图23A图示相当于共用一个位线(相当于图1中的位线3)的两个MOS晶体管的部分。另外，图2A～图23A表示铁电体存储器的存储器单元阵列部的剖面，图2B～图23B表示设在存储器单元阵列部周围的驱动器和读出电路等逻辑部(逻辑电路部)的剖面。
在第1实施方式中，首先如图2A、图2B、图13A和图13B所示，在硅基板等的半导体基板11的表面形成凹下部12。然后，在半导体基板11的表面例如通过STI(shallow trench isolation：潜槽绝缘)形成元件分离区域13。然后，在凹下部12的表面形成栅极绝缘膜14、栅电极15、帽膜16、侧壁17、源极、漏极扩散层18和硅化物层19，由此形成MOS晶体管(开关元件)20。该MOS晶体管20相当于图1中的MOS晶体管2。另外，在各个MOS晶体管20形成两个源极和漏极用的源极、漏极扩散层18，但其一方在两个MOS晶体管20之间被共用。
然后，在整个面上形成硅酸氮化膜21，并且覆盖MOS晶体管20，再在整个面上形成硅氧化膜22作为层间绝缘膜，通过CMP(化学机械研磨)等使硅氧化膜22变平坦。硅酸氮化膜21用于防止形成硅氧化膜22时的栅极绝缘膜14等的氢劣化。然后，通过在硅氧化膜22和硅酸氮化膜21上形成到达各硅化物层19的接触孔，将插塞触点部开口。并且，在接触孔内形成胶膜23后，例如利用CVD法填埋钨膜，并进行CMP处理使变平坦，由此形成钨插塞(接触式插塞)24。然后，在350℃下实施120秒的N2等离子处理。作为胶膜23例如使用由20nm厚的Ti膜和50nm厚的TiN膜构成的叠层膜。
然后，如图3A、图3B、图14A和图14B所示，例如在整个面上形成450nm厚的铱膜25，作为钨氧化防止屏蔽金属膜。然后，依次形成在使铱膜25图形化时用作硬掩模的TiN膜26a和等离子TEOS膜26b。TiN膜26a和等离子TEOS膜26b的厚度例如分别为200nm、1200nm。然后，对等离子TEOS膜26b和TiN膜26a进行图形加工，由此仅在形成堆栈式铁电体电容器的预定区域形成硬掩模26。
然后，如图4A、图4B、图15A和图15B所示，使用硬掩模26进行铱膜25的蚀刻。
然后，如图5A、图5B、图16A和图16B所示，形成等离子SiON膜(第1绝缘膜)27。等离子SiON膜27的厚度例如为150nm。此时，等离子SiON膜27中比较陡峻且较深的槽存在于非常接近岛状铱膜25的区域。
然后，对等离子SiON膜27进行氩气溅射蚀刻。作为此时的条件，例如关于RF电源，其源功率为1500W(13.56MHz)，偏置功率为1600W(800kHz)。并且，例如容器内的压力为13.3Pa(100mTorr)，氩气流量为400sccm，蚀刻时间为30秒。结果，在等离子SiON膜27的硬掩模26上的部分被去除后、等离子SiON膜27的硅氧化膜22上的部分被完全去除之前，结束蚀刻。在该氩气溅射蚀刻中，所产生的残渣堆积在此时的等离子SiON膜27的残余部分上。并且，如图6A、图6B、图17A和图17B所示，等离子SiON膜27的表面逐渐变平缓，等离子SiON膜27的形状近似平坦状。因此，陡峻且较深的槽从等离子SiON膜27上消失。
然后，如图7A、图7B、图18A和图18B所示，形成等离子SiON膜(第2绝缘膜)28。等离子SiON膜27的厚度例如为900nm。此时，等离子SiON膜27中不存在陡峻且较深的槽，所以在等离子SiON膜28和等离子SiON膜27之间不会形成空隙。利用等离子SiON膜27和28构成防止在逻辑部露出的钨插塞24氧化的钨氧化防止绝缘膜29。
然后，如图8A、图8B、图19A和图19B所示，利用CMP法研磨钨氧化防止绝缘膜29(等离子SiON膜27和28)、硬掩模26(等离子TEOS膜26b和TiN膜26a)及铱膜25。此时，CMP处理后的铱膜25及钨氧化防止绝缘膜29的剩余膜厚例如为350nm。
在制造铁电体存储器时，如后面所述，之后需要进行构成铁电体电容器的膜的蚀刻，并去除在该蚀刻中使用的硬掩模。并且，伴随这些蚀刻及去除处理，钨氧化防止绝缘膜29变薄约250nm。在去除硬掩模后，为了修复蚀刻时的损伤，例如在650℃下进行60分钟的氧气气氛下的炉内热处理。此时，为了防止钨插塞24的氧化，钨氧化防止绝缘膜29的厚度需要大于等于100nm。因此，在本实施方式中，使钨氧化防止绝缘膜29的剩余膜厚例如为350nm，以在钨氧化防止绝缘膜29变薄约250nm时，能够保留约100nm的厚度。
然后，如图9A、图9B、图20A和图20B所示，在整个面上依次形成下部电极膜30、铁电体膜31和上部电极膜32。作为下部电极膜30，例如使用依次形成的由200nm厚的铱膜、23nm厚的PtO膜和50nm厚的Pt膜构成的叠层膜。作为铁电体膜31，例如使用200nm厚的Pb(Zr、Ti)O3膜(PZT膜)。作为上部电极膜32，例如使用200nm厚的IrO2膜。
另外，在形成下部电极膜30前后，进行防止膜剥离的退火。作为该退火，例如在750℃下进行60秒的氩气气氛下的RTA(Rapid ThermalAnnealing)处理。并且，在形成铁电体膜31后，进行结晶化退火。作为该退火，例如在600℃下进行90秒的使用氩气和氧气的RTA处理，在750℃下进行60秒的氧气气氛下的RTA处理。
在形成上部电极膜32后，依次形成在使下部电极膜30、铁电体膜31和上部电极膜32图形化时用作硬掩模的TiN膜33a和等离子TEOS膜33b。然后，对等离子TEOS膜33b和TiN膜33a进行图形加工，由此仅在形成堆栈式铁电体电容器的预定区域形成硬掩模33。
然后，如图10A、图10B、图21A和图21B所示，使用把硬掩模33用作掩模的图形加工和蚀刻技术，一并加工上部电极膜32、铁电体膜31和下部电极膜30，由此形成堆栈结构的铁电体电容器。该铁电体电容器相当于图1中的铁电体电容器1。
然后，如图11A、图11B、图22A和图22B所示，去除硬掩模33。经过从上部电极膜32、铁电体膜31和下部电极膜30的蚀刻到去除硬掩模33的处理，钨氧化防止绝缘膜29变薄约250nm，约残留100nm。然后，为了修复因成膜和蚀刻工艺等对铁电体膜31造成的损伤，进行恢复退火。在该恢复退火中，例如在650℃下进行60分钟的氧气气氛下的炉内退火。
然后，如图12A、图12B、图23A和图23B所示，作为保护铁电体电容器在工艺中免遭损伤的保护膜，在整个面上形成氧化铝膜34。氧化铝膜34的厚度例如为50nm。然后，例如在650℃下进行60分钟的氧气气氛下的炉内退火。然后，在整个面上形成层间绝缘膜35，利用CMP法使该层间绝缘膜35变平坦。CMP处理后的层间绝缘膜35的剩余膜厚，例如在上部电极膜32上为400nm。
然后，使用图形加工和蚀刻技术在层间绝缘膜35、氧化铝膜34和钨氧化防止绝缘膜29上形成到达钨插塞24的接触孔。然后，例如在550℃下进行60分钟的氧气气氛下的炉内退火。然后，在该接触孔内形成胶膜36后，填埋钨膜，进行CMP处理使变平坦，由此形成钨插塞37。作为胶膜36，例如可以使用50nm厚的TiN膜。然后，例如在350℃下使层间绝缘膜35和钨插塞37的表面曝露于N2等离子下。该等离子处理的时间例如为120秒。
然后，在整个面上形成钨氧化防止绝缘膜(未图示)。作为钨氧化防止绝缘膜例如使用SiON膜，其厚度例如约为100nm。并且，使用图形加工和蚀刻技术在钨氧化防止绝缘膜和层间绝缘膜35上形成到达上部电极膜32的接触孔。然后，实施用于修复因蚀刻造成的损伤的退火。该退火例如在550℃下进行60分钟的氧气气氛下的炉内退火。在该退火后，通过蚀刻去除钨氧化防止绝缘膜。
然后，依次堆积下层胶膜38、布线材料膜39和上层胶膜40。作为下层胶膜例如使用100nm厚的TiN膜。作为布线材料膜例如使用400nm厚的Al-Cu合金膜。作为上层胶膜例如使用5nm厚的Ti膜和70nm厚的TiN膜的叠层膜。
然后，在胶膜40上形成防止反射膜(未图示)，并涂覆抗蚀膜(未图示)。然后，进行加工使抗蚀膜与布线图形吻合，把加工后的抗蚀膜作为掩模，蚀刻防止反射膜、胶膜40、布线材料膜39和胶膜38。作为防止反射膜例如使用SiON膜，其厚度例如约为31nm。通过这种蚀刻，如图22A、图22B、图23A和图23B所示，可以获得规定平面形状的由胶膜40、布线材料膜39和胶膜38构成的布线41。
然后，形成层间绝缘膜和接触式插塞，并且从下方形成第2层以后的布线等。并且，例如形成由TEOS膜和SiN膜构成的覆盖膜，完成具有铁电体电容器的铁电体存储器。另外，在形成上层布线时，使与上部电极膜32连接的布线41连接板线，使与由两个MOS晶体管20共用的源极、漏极扩散层18连接的布线41连接位线。关于栅电极15，可以将其自身作为字线，也可以在上层布线中使栅电极15连接字线。
这样，在第1实施方式中，在形成约350nm厚的钨氧化防止绝缘膜29时，首先，形成约150nm的等离子SiON膜27，并进行氩气溅射蚀刻，由此在使陡峻的槽从等离子SiON膜27上消失后，形成约900nm的等离子SiON膜28。因此，根据第1实施方式，可以防止在钨氧化防止绝缘膜29内产生空隙。结果，可以防止产生裂纹和切槽，即使退火温度较高时也能够抑制接触电阻上升。
另外，根据本实施方式，如图22B和图23B所示，在逻辑部可以从钨插塞37和24实现过孔对孔(via to via)接触。并且，通过该过孔对孔接触，布线41连接源极、漏极扩散层18。与普通的逻辑部件相比，在FRAM中存在相当于铁电体电容器部分的较大的阶梯差，所以从最下层的布线41到基板(或形成于其表面的扩散层)的接触的纵横尺寸比增大。为了形成这种接触，在利用以往那样的一并蚀刻来使接触孔开孔的作业中，蚀刻自身就很困难。并且，也难以形成胶膜。因此，需要适合这种接触孔开孔和形成胶膜的新设备。对此，在形成过孔对孔接触的情况下，比较容易蚀刻和形成胶膜，所以能够提高FRAM的成品率，可以直接使用现有装置。因此，能够降低开发经费和工程成本。
(第2实施方式)
下面，说明本发明的第2实施方式。图24A和图24B～图32A和图32B是按步骤顺序表示本发明的第2实施方式的铁电体存储器(半导体装置)的制造方法的剖面图。其中，这些图表示与位线3的延伸方向垂直的剖面。并且，图24A～图32A表示铁电体存储器的存储器单元阵列部的剖面，图24B～图32B表示逻辑部的剖面。
在第2实施方式中，首先如图24A和图24B所示，与第1实施方式相同，进行从形成凹下部12到形成钨插塞24的处理。
然后，如图25A和图25B所示，与第1实施方式相同，进行从形成铱膜25到形成硬掩模26的处理。
然后，如图26A和图26B所示，与第1实施方式相同，使用硬掩模26进行铱膜25的蚀刻。
然后，如图27A和图27B所示，作为钨氧化防止绝缘膜，利用高密度等离子(HDP：High Density Plasma)法在整个面上形成SiON膜42。SiON膜42的厚度例如为400nm。利用HDP法能够获得良好的覆层，所以能够不产生空隙地形成SiON膜43。
然后，如图28A和图28B所示，作为此后进行的CMP用替化膜，在整个面上形成等离子TEOS膜43。等离子TEOS膜43的厚度例如为600nm。
然后，如图29A和图29B所示，利用CMP法研磨等离子TEOS膜(替化膜)43、SiON膜(钨氧化防止绝缘膜)42、硬掩模26(等离子TEOS膜26b和TiN膜26a)以及铱膜25。此时，CMP处理后的铱膜25和SiON膜(钨氧化防止绝缘膜)42的剩余膜厚例如为350nm。
然后，如图30A和图30B所示，与第1实施方式相同，进行从形成下部电极膜30到形成硬掩模33的处理。
然后，如图31A和图31B所示，与第1实施方式相同，通过一并加工上部电极膜32、铁电体膜31和下部电极膜30，形成堆栈结构的铁电体电容器。
然后，如图32A和图32B所示，与第1实施方式相同，进行从去除硬掩模33到恢复退火的处理。
并且，虽然未图示，但与第1实施方式相同，通过进行形成保护膜以后的处理，完成铁电体存储器。
根据这种第2实施方式，在形成作为钨氧化防止绝缘膜的SiON膜42时使用HDP法，所以能够以良好的覆层不产生空隙地形成SiON膜42。因此，与第1实施方式相同，能够防止产生裂纹和切槽，即使退火温度较高时也能够抑制接触电阻上升。
(第3实施方式)
下面，说明本发明的第3实施方式。图33A和图33B～图43A和图43B是按步骤顺序表示本发明的第3实施方式的铁电体存储器(半导体装置)的制造方法的剖面图。其中，这些图表示与位线3的延伸方向垂直的剖面。并且，图33A～图43A表示铁电体存储器的存储器单元阵列部的剖面，图33B～图43B表示逻辑部的剖面。另外，图44A和图44B分别表示与图43A、图43B所示剖面垂直的剖面的剖面图，表示与字线4的延伸方向垂直的剖面。并且，图44A表示铁电体存储器的存储器单元阵列部的剖面，图44B表示逻辑部的剖面。
在第3实施方式中，首先如图33A和图33B所示，与第1实施方式相同，进行从形成凹下部12到硅氧化膜22的CMP法平坦化的处理。然后，在硅氧化膜22上形成SiON膜(第3绝缘膜)44作为钨氧化防止绝缘膜。SiON膜44的厚度例如为300nm。然后，与第1实施方式相同，进行从形成接触孔到形成钨插塞24的处理。
然后，如图34A和图34B所示，与第1实施方式相同，进行从形成铱膜25到形成硬掩模26的处理。
然后，如图35A和图35B所示，与第1实施方式相同，使用硬掩模26进行铱膜25的蚀刻。
然后，如图36A和图36B所示，与第1实施方式相同，形成等离子SiON膜27。
然后，与第1实施方式相同，对等离子SiON膜27进行氩气溅射蚀刻。结果，如图37A和图37B所示，陡峻且较深的槽从等离子SiON膜27上消失。
然后，如图38A和图38B所示，与第1实施方式相同，形成等离子SiON膜28。
然后，如图39A和图39B所示，与第1实施方式相同，利用CMP法研磨钨氧化防止绝缘膜29(等离子SiON膜27和28)、硬掩模26(等离子TEOS膜26b和TiN膜26a)以及铱膜25。
然后，如图40A和图40B所示，与第1实施方式相同，进行从形成下部电极膜30到形成硬掩模33的处理。
然后，如图41A和图41B所示，与第1实施方式相同，通过一并加工上部电极膜32、铁电体膜31和下部电极膜30，形成堆栈结构的铁电体电容器。
然后，如图42A和图42B所示，与第1实施方式相同，进行从去除硬掩模33到恢复退火的处理。
然后，如图43A、图43B、图44A和图44B所示，与第1实施方式相同，进行从形成氧化铝膜34到形成布线41的处理。
并且，虽然未图示，但与第1实施方式相同，通过进行形成层间绝缘膜以后的处理，完成铁电体存储器。
根据该第3实施方式，可以获得与第1实施方式相同的效果。并且，根据第3实施方式，能够更加可靠地防止钨插塞24氧化。在第1实施方式中，在对上部电极膜32、铁电体膜31和下部电极膜30同时进行图形加工时，以及去除硬掩模33时，钨氧化防止绝缘膜29变薄，其剩余膜厚约为100nm。对此，在本实施方式中，在其下还形成有100nm的SiON膜44作为钨氧化防止绝缘膜，所以即使在例如钨氧化防止绝缘膜29的减少量较多的情况下，钨插塞24在此后的热处理中也很不容易氧化。
(第4实施方式)
下面，说明本发明的第4实施方式。图45A和图45B～图53A和图53B是按步骤顺序表示本发明的第4实施方式涉及的铁电体存储器(半导体装置)的制造方法的剖面图。其中，这些图表示与位线3的延伸方向垂直的剖面。并且，图45A～图53A表示铁电体存储器的存储器单元阵列部的剖面，图45B～图53B表示逻辑部的剖面。
在第4实施方式中，首先如图45A和图45B所示，与第3实施方式相同，进行从形成凹下部12到形成钨插塞24的处理。
然后，如图46A和图46B所示，与第1实施方式相同，进行从形成铱膜25到形成硬掩模26的处理。
然后，如图47A和图47B所示，与第1实施方式相同，使用硬掩模26进行铱膜25的蚀刻。
然后，如图48A和图48B所示，与第2实施方式相同，作为钨氧化防止绝缘膜，利用HDP法在整个面上形成SiON膜42。
然后，如图49A和图49B所示，与第2实施方式相同，在整个面上形成等离子TEOS膜43作为替化膜。
然后，如图50A和图50B所示，与第2实施方式相同，利用CMP法研磨等离子TEOS膜(替化膜)43、SiON膜(钨氧化防止绝缘膜)42、硬掩模26(等离子TEOS膜26b和TiN膜26a)以及铱膜25。
然后，如图51A和图51B所示，与第1实施方式相同，进行从形成下部电极膜30到形成硬掩模33的处理。
然后，如图52A和图52B所示，与第1实施方式相同，通过一并加工上部电极膜32、铁电体膜31和下部电极膜30，形成堆栈结构的铁电体电容器。
然后，如图53A和图53B所示，与第1实施方式相同，进行从去除硬掩模33到恢复退火的处理。
并且，虽然未图示，但与第1实施方式相同，通过进行形成保护膜以后的处理，完成铁电体存储器。
根据该第4实施方式，能够获得第2实施方式的效果和第3实施方式的效果。
另外，在第1～第4实施方式中，作为钨氧化防止绝缘膜而使用了SiON膜，但也可以用SiN膜等其他绝缘膜代替。
并且，在使钨氧化防止绝缘膜的表面露出的CMP处理中，钨氧化防止屏蔽金属膜自身也被研磨，钨氧化防止屏蔽金属膜也变薄，但是，通过使钨氧化防止屏蔽金属膜的厚度在其成膜时形成为所期望的厚度，也可以在钨氧化防止屏蔽金属膜的表面露出的时刻结束研磨。
如上所述，根据本发明，可以防止为了防止接触式插塞氧化而形成的绝缘膜上产生空隙。因此，可以防止产生因该空隙而形成的裂纹和切槽，能够进一步抑制氧化波及到接触式插塞。

Claims (18)

1.一种半导体装置的制造方法，该制造方法包括：
在半导体基板的表面上形成开关元件的步骤；
形成覆盖所述开关元件的层间绝缘膜的步骤；
在所述层间绝缘膜上形成一直到达构成所述开关元件的导电层的接触孔的步骤；
在所述接触孔内埋入接触式插塞的步骤；
在所述层间绝缘膜上选择性地形成连接所述接触式插塞的屏蔽金属膜的步骤；
在所述层间绝缘膜和所述屏蔽金属膜的上方，形成具有倾斜的第一绝缘膜；
通过对所述第1绝缘膜实施溅射蚀刻，使所述第1绝缘膜的表面倾斜变平缓的步骤；和
在所述屏蔽金属膜上形成铁电体电容器的步骤。
2.根据权利要求1所述的半导体装置的制造方法，所述第1绝缘膜是SiON膜或SiN膜。
3.根据权利要求1所述的半导体装置的制造方法，在使所述第1绝缘膜的表面倾斜变平缓的步骤与形成所述铁电体电容器的步骤之间，包括：
在所述第1绝缘膜上形成第2绝缘膜，并使该第2绝缘膜与所述第1绝缘膜的总厚度比所述屏蔽金属膜的厚度厚的步骤；和
通过至少研磨所述第2绝缘膜和所述第1绝缘膜，使所述第1和第2绝缘膜的总厚度与所述屏蔽金属膜的厚度一致的步骤。
4.根据权利要求3所述的半导体装置的制造方法，在形成所述第1绝缘膜的步骤中，使所述第1绝缘膜的厚度比所述屏蔽金属膜的厚度薄。
5.根据权利要求1所述的半导体装置的制造方法，在形成所述层间绝缘膜的步骤和形成所述接触孔的步骤之间，包括在所述层间绝缘膜上形成第3绝缘膜的步骤，
在形成所述接触孔的步骤中，在所述层间绝缘膜和第3绝缘膜上形成所述接触孔。
6.根据权利要求5所述的半导体装置的制造方法，所述第3绝缘膜是SiON膜或SiN膜。
7.根据权利要求1所述的半导体装置的制造方法，所述屏蔽金属膜是铱膜。
8.根据权利要求1所述的半导体装置的制造方法，在使所述第1绝缘膜的表面倾斜变平缓的步骤中，使用氩气气体作为蚀刻气体。
9.根据权利要求3所述的半导体装置的制造方法，在使所述第1和第2绝缘膜的总厚度与所述屏蔽金属膜的厚度一致的步骤中，使所述第1和第2绝缘膜的总厚度大于等于350nm。
10.根据权利要求1所述的半导体装置的制造方法，所述接触式插塞是钨插塞。
11.一种半导体装置的制造方法，该制造方法包括：
在半导体基板的表面形成开关元件的步骤；
形成覆盖所述开关元件的层间绝缘膜的步骤；
在所述层间绝缘膜上形成一直到达构成所述开关元件的导电层的接触孔的步骤；
在所述接触孔内埋入接触式插塞的步骤；
在所述层间绝缘膜上选择性地形成连接所述接触式插塞的屏蔽金属膜的步骤；
利用高密度等离子法在整个面上形成比所述屏蔽金属膜厚的绝缘膜的步骤；和
在所述屏蔽金属膜上形成铁电体电容器的步骤。
12.根据权利要求11所述的半导体装置的制造方法，所述绝缘膜是SiON膜或SiN膜。
13.根据权利要求11所述的半导体装置的制造方法，在形成所述绝缘膜的步骤和形成所述铁电体电容器的步骤之间，包括通过至少研磨所述绝缘膜，使所述绝缘膜的厚度与所述屏蔽金属膜的厚度一致的步骤。
14.根据权利要求11所述的半导体装置的制造方法，在形成所述层间绝缘膜的步骤和形成所述接触孔的步骤之间，包括在所述层间绝缘膜上形成第3绝缘膜的步骤，
在形成所述接触孔的步骤中，在所述层间绝缘膜和第3绝缘膜上形成所述接触孔。
15.根据权利要求14所述的半导体装置的制造方法，所述第3绝缘膜是SiON膜或SiN膜。
16.根据权利要求11所述的半导体装置的制造方法，所述屏蔽金属膜是铱膜。
17.根据权利要求13所述的半导体装置的制造方法，在使所述绝缘膜的厚度与所述屏蔽金属膜的厚度一致的步骤中，使所述绝缘膜的厚度大于等于350nm。
18.根据权利要求11所述的半导体装置的制造方法，所述接触式插塞是钨插塞。
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