以下に、本発明の実施形態を図面に基づいて説明する。
(第1の実施の形態)
図2〜図13は、本発明の第1の実施形態に係る半導体装置の製造工程を示す断面図である。
図2(a)に示す構造を形成するまでの工程について説明する。
まず、n型又はp型のシリコン(半導体)基板1のトランジスタ形成領域の周囲にフォトリソグラフィー法により素子分離用溝を形成した後に、素子分離用溝の中に酸化シリコンを埋め込んでSTI(Shallow Trench Isolation)構造の素子分離絶縁膜2を形成する。なお、LOCOS(Local Oxidation of Silicon)法により形成した絶縁膜を素子分離絶縁膜2として採用してもよい。
そのような素子分離絶縁膜2を形成した後に、シリコン基板1のメモリセル領域Aと周辺回路領域Bの各々の所定の活性領域(トランジスタ形成領域)にp型不純物を導入して、pウェル3a,3bを形成する。なお、周辺回路領域Bにおいては、CMOSを構成するpウェル3bのみならずnウェル(不図示)も形成されるので、n型不純物も導入される。なお、本実施形態では、周辺回路領域Bのうち、電圧を昇圧するための昇圧用ブースト回路領域のキャパシタ形成領域が示されている。
その後に、シリコン基板1の活性領域表面を熱酸化して、ゲート絶縁膜4となるシリコン酸化膜を形成する。
次に、シリコン基板1の上側全面に非結晶質又は多結晶のシリコン膜とタングステンシリサイド膜を順に形成する。続いて、これらの膜をフォトリソグラフィー法によりパターニングして、メモリセル領域Aのpウェル3a上にゲート電極5a,5bを形成し、同時に、周辺回路領域Bのpウェル3b上にゲート電極5cを形成する。
メモリセル領域Aでは、1つのpウェル3a上には2つのゲート電極5a,5bがほぼ平行に間隔をおいて配置され、それらのゲート電極5a,5bはワード線WLの一部を構成している。
次に、メモリセル領域Aにおいて、ゲート電極5a,5b両側のpウェル3a内にn型不純物をイオン注入することにより、nチャンネルMOSトランジスタのソース/ドレインとなる第1〜第3のn型不純物拡散領域6a,6b,6cを形成する。これと同時に、周辺回路領域Bのpウェル3bにもn型不純物をイオン注入してnチャネルMOSトランジスタのソース/ドレインとなるp型不純物拡散領域6d,6eを形成する。この後に、周辺回路領域Bのnウェルにp型不純物を注入してpチャネルMOSトランジスタのソース/ドレインとなるp型不純物拡散領域(不図示)を形成する。
続いて、シリコン基板1の全面に絶縁膜を形成した後、その絶縁膜をエッチバックしてゲート電極5a〜5cの側面に絶縁性サイドウォール7として残す。その絶縁膜として、例えばCVD法により酸化シリコン(SiO2)を形成する。
さらに、ゲート電極5a〜5cと側壁絶縁膜7をマスクに使用して、pウェル3a、3b内に再びn型不純物イオンを注入することにより、n型不純物拡散領域6a〜6eをLDD構造にする。さらに、nウェル内に再びp型不純物イオンを注入することによりp型不純物拡散領域もLDD構造とする。
なお、n型不純物とp型不純物は、レジストパターンを使用して打ち分けられる。
以上のように、メモリセル領域Aでは、pウェル3aとゲート電極5a,5bとその両側のn型不純物拡散領域6a,6b,6c等によってn型MOSトランジスタT1,T2が構成され、また、周辺回路領域Bでは、pウェル3bとゲート電極5cとその両側のn型不純物拡散領域6d,6e等によってn型MOSFETT3が構成される。
次に、n型MOSトランジスタT1,T2,T3を覆うカバー絶縁膜9として約200nmの厚さの酸窒化シリコン(SiON)膜をプラズマCVD法によりシリコン基板1の全面に形成する。さらに、TEOS(テトラエトキシシラン)ガスを用いるプラズマCVD法により、厚さ約1.0μmの二酸化シリコン(SiO2)を第1の層間絶縁膜10としてカバー絶縁膜9上に形成する。続いて、第1の層間絶縁膜10上面を化学的機械研磨(CMP;Chemical Mechanical Polishing)法により平坦化する。
次に、図2(b) に示す構造を形成するまでの工程を説明する。
まず、フォトリソグラフィー法によりカバー絶縁膜9と第1層間絶縁膜10をパターニングすることにより、n型不純物拡散層6a〜6eの上にそれぞれ第1〜第5のコンタクトホール9a〜9eを形成する。
さらに、第1層間絶縁膜10上面と第1〜第5のコンタクトホール9a〜9e内面にグルー層11aとして厚さ30nmのチタン(Ti)膜と厚さ50nmの窒化チタン(TiN)膜をスパッタ法により順に形成する。さらに、グルー膜11aの上にタングステン(W)膜11bをCVD法により成長して第1〜第5のコンタクトホール9a〜9e内を完全に埋め込む。
続いて、グルー膜11a及びW膜11bをCMP法により研磨して第1層間絶縁膜10の上面上から除去する。これにより、第1〜第5のコンタクトホール9a〜9e内のそれぞれに残されたW膜11b及びグルー膜11aを第1〜第5の導電性プラグ12a〜12eとする。
次に、図3(a)に示すように、第1〜第5の導電性プラグ12a〜12d上と第1層間絶縁膜10上に、導電性の酸素バリアメタル膜2としてイリジウム膜をスパッタにより形成する。イリジウム膜は、メモリセル領域Aではpウェル3a内両端寄りの第2、第3の導電性プラグ12b,12cの異常酸化を防止し、周辺回路領域Bではpウェル3b内の一方の第5の導電性プラグ12eの異常酸化を防止するための十分な厚さに形成される。例えば、イリジウム膜は、後述するキャパシタを酸素含有雰囲気中で550℃の温度でアニールする際に導電性プラグ12b,12c,12eの異常酸化を防止できる厚さ、例えば200nmの厚さに形成され、さらに温度が100℃上がるごとに厚さを100nmずつ加えて形成される。
続いて、酸素バリアメタル膜13上面において、第2、第3及び第5の導電性プラグ12b,12c,12eとその周辺領域の上方にマスク14としてレジストパターンを形成する。
次に、図3(b)に示すように、マスク14に覆われない領域の酸素バリアメタル膜13をエッチングすることにより、酸素バリアメタル膜13を第2、第3及び第5の導電性プラグ12b,12c,12eの上とその周辺に島状に残す。これにより、第1、第4の導電性プラグ12a,12dは露出する。その後に、マスク14は除去される。なお、マスク14として、酸化チタンなどのハードマスクを用いてもよい。
続いて、図4(a)に示すように、第1、第4の導電性プラグ12a,12d、酸素バリアメタル13及び第1層間絶縁膜10の上に、酸化防止絶縁層15aとして酸窒化シリコン(SiON)層又は窒化シリコン(Si3N4)層をCVD法により例えば100〜250nmの厚さに形成する。厚さ100nmの酸窒化シリコン又は窒化シリコンは、約650℃の酸素アニール下で、第1、第4の導電性プラグ12a,12dの酸化を防止する能力を有する。
続いて、酸化防止絶縁層15a上に絶縁性密着層15bを形成する。絶縁性密着層15bは、後述するキャパシタ下部電極との密着性を向上するために形成される。絶縁性密着層15bとして、例えばTEOSを用いるCVD法により100〜300nmの厚さの酸化シリコン層を形成する。
この後に、図4(b)に示すように、酸素バリアメタル膜13をストッパーとして機能させて、絶縁性密着層15bと酸化防止絶縁層15aをCMPにより研磨して酸素バリアメタル膜13の上面を露出させる。この場合、酸素バリアメタル膜15a、絶縁性密着層15bの研磨面は平坦かされる。
次に、図5に示す構造を形成するまでの工程を説明する。
まず、酸素バリアメタル膜13、酸化防止絶縁層15a及び絶縁性密着層15bの上に第1導電膜16を形成する。第1導電膜16は、白金族又は白金族酸化物の単層又は多層構造の導電膜から構成される。第1導電膜16として、例えば厚さ200nmのイリジウム層16w、厚さ30nmの酸化イリジウム層16x、厚さ50nmの酸化プラチナ膜16y、及び厚さ50nmのプラチナ層16zをスパッタにより順に形成する。なお、第1導電膜16を形成する前又は後に、例えば膜剥がれ防止のために絶縁性密着層15bをアニールする。アニール方法として、例えばアルゴン雰囲気中で750℃、60秒のRTA(rapid thermal annealing) を採用する。
続いて、第1導電膜16上に、強誘電体膜17として例えば厚さ140〜200nmのPZT((Pb(Zr1-xTix)O3))膜をスパッタにより形成する。
なお、強誘電体膜17として、PLZT、PLCSZTのようなPZT系材料だけでなく、SrBi2Ta2O9、SrBi(Ta,Nb)2O9等のBi層状構造化合物材料、その他の金属酸化物強誘電体を採用してもよい。また、強誘電体膜17の形成方法としては、スパッタ法の他に、スピンオン法、ゾルゲル法、MOD(Metal Organic Deposition)法、MOCVD法がある。
その後に、酸素含有雰囲気中で強誘電体膜17をアニールにより結晶化する。アニールとして、例えばアルゴンと酸素の混合ガス雰囲気中で基板温度600℃、時間90秒の条件を第1ステップ、酸素雰囲気中で基板温度750℃、時間60秒の条件を第2ステップとする、2ステップのRTA処理を採用する。
さらに、強誘電体膜17の上に第2導電膜18として例えば厚さ200nmの酸化イリジウム(IrO2)をスパッタ法により形成する。
続いて、ハードマスクとなるTiN膜19とSiO2膜(絶縁膜)20を第2導電膜17上に順に形成する。TiN膜19は、スパッタ法によって例えば約200nmの厚さに形成され、また、SiO2膜20はTEOSを用いるプラズマCVD法によって約1000nmの厚さに形成される。
そして、SiO2膜20の上にレジストを塗布し、これを露光、現像して第2,第3及び第5の導電性プラグ12b,12c,12eの上方にキャパシタ平面形状のレジストパターン21を形成する。
次に、図6に示すように、C4F8とArとCF4の混合ガスをエッチングガスに用いて、レジストパターン21に覆われない領域のSiO2膜20をドライエッチングして除去し、さらに、BCl3とCl2の混合ガス又はCl2 をエッチングガスに用いてレジストパターン21に覆われない領域のTiN膜19をドライエッチングして除去する。SiO2膜20のエッチングとTiN膜19のエッチングは、エッチャーを換えて行われる。そして、パターニングされたSiO2膜20とTiN膜19は、ハードマスク22として用いられる。なお、レジストパターン21は、ハードマスク22の形成後にアッシングによって除去される。
次に、図7に示すように、ハードマスク22に覆われない領域の第2導電膜18、強誘電体膜17及び第1導電膜16をICPエッチング装置を用いて以下の条件で順にエッチングする。
まず、第2導電膜18であるIrOx膜をエッチングする。この場合のエッチング条件は、HBrを流量10sccm、O2を流量40sccmでエッチングチャンバ内に流し、さらにチャンバ内の圧力を0.4Pa、ウェハステージ温度を400℃、ソースパワー800watt、バイアスパワー700wattに設定する。なお、ソースパワーはICPエッチング装置のアンテナに印加される高周波電源のパワーであり、バイアスパワーは半導体ウェハ(シリコン基板1)に印加される高周波電源のパワーである。
続いて、強誘電体膜17であるPZT膜をエッチングする。この場合のエッチング条件は、Cl2 を流量40sccm、Arを流量10sccmでエッチングチャンバ内に流し、さらにチャンバ内の圧力を0.4Pa、ウェハステージ温度を400℃、ソースパワー800watt、バイアスパワー700wattに設定する。
さらに、第1導電膜16をエッチングする。この場合のエッチング条件として、HBrを流量10sccm、O2を流量40sccmでエッチングチャンバ内に流し、さらにチャンバ内の圧力を0.4Pa、ウェハステージ温度を400℃、ソースパワーを800watt、バイアスパワーを700wattに設定する。第1導電膜16のエッチング工程ではオーバエッチングがなされる。
なお、第1導電膜16、第2導電膜18をエッチングする際には、エッチングガスであるHBrとO2にC4F8を加えてもよい。
これにより、メモリセル領域Aのpウェル3aの上方において、第1導電膜16、強誘電体膜17及び第2導電膜18からなるメモリセル用のキャパシタQ1が形成され、さらに、周辺回路領域Bのpウェル3bの上方において、第1導電膜16、強誘電体膜17及び第2導電膜18からなる電圧ブースト用のキャパシタQ2が形成される。
なお、第1導電膜16に対してオーバーエッチングする場合に、絶縁性密着層15bがエッチングされて薄層化される。
メモリセル用のキャパシタQ1において、第1導電膜16は下部電極16aであり、強誘電体膜17は誘電体膜17aであり、第2導電膜18は上部電極18aである。また、電圧ブースト用のキャパシタQ2において、第1導電膜16は下部電極16bであり、強誘電体膜17は誘電体膜17bであり、第2導電膜18は上部電極18bである。なお、電圧ブースト用のキャパシタQ2の平面形状の面積は、メモリセル用のキャパシタQ1の平面形状の面積よりも大きい。
メモリセル領域Aのpウェル3a上方に形成された2つのキャパシタQ1は、それぞれ島状の酸素バリアメタル膜13を介して第2、第3の導電性プラグ12b,12cに電気的に接続される。また、周辺回路領域Bのpウェル3bの上方に形成されたキャパシタQ2は島状の酸素バリアメタル膜13を介して第5の導電性プラグ12eに電気的に接続される。
以上のような第1導電膜16をエッチングした後には、メモリセル用のキャパシタQ1 の上と電圧ブースト用のキャパシタQ2の上にそれぞれハードマスク22が残っている。しかし、ハードマスク22のうちSiO2膜20は、第1導電膜16、強誘電体17及び第2導電膜18をエッチングする際にエッチングされて、初期状態に比べて形状が変化している。即ち、メモリセル用のキャパシタQ1の上のSiO2膜20は縮小されて錐形状となり、その下のTiN膜19よりも狭い領域に存在している。同様に、電圧ブースト用のキャパシタQ2の上のSiO2膜20は縮小されて肩は大きく削られて丸みを帯び、その下のTiN膜19よりも狭い領域に存在している。
ところで、強誘電体膜17を構成するPZT膜のパターニングには、ハードマスク22として酸化シリコン膜20を用いることが好ましい。従って、強誘電体膜17のエッチング中にハードマスク22である酸化シリコン膜20が消滅することは、PZT膜のエッチングレートの著しい低下を招くので、PZT膜のエッチングが終わるまではハードマスク22のうちSiO2膜20を残すことは重要である。なお、第1導電膜16のエッチング時には、SiO2膜20が縮小されていてもTiN 膜19がマスクとして機能する。
次に、ハードマスク22の除去方法について説明する。
まず、図8に示すように、キャパシタQ1,Q2、酸素バリアメタル膜15a及び絶縁性密着層15bの上に、CVD法のような段差被覆性の優れた成膜方法により第1のキャパシタ保護絶縁膜23を形成する。この実施形態では、第1のキャパシタ保護絶縁膜23としてTEOSを用いるCVD法によりSiO2膜を形成する。
第1のキャパシタ保護絶縁膜23をTEOSを用いてCVD法により形成する条件として、平行平板型のプラズマCVD装置の反応室内にTEOS、O2、Heをそれぞれ460sccm、1400sccm、480sccmの流量で導入し、RFパワーを400Wに設定し、基板温度を390℃に設定し、反応室内の圧力を9Torrに設定し、基板・電極間の距離を200milsに設定する。このような条件により、第1のキャパシタ保護絶縁膜23を200nmの厚さに形成する。
なお、第1のキャパシタ保護絶縁膜23として、その他に、シランとアンモニアと酸素を用いてCVD法により形成されるSiON膜、シランとアンモニアを用いてCVD法により形成されるSi3N4膜、MOCVD法により形成されるアルミナ膜などを用いてもよい。MOCVD法によりアルミナ膜を形成する条件として、例えばトリメチルアルミニウム(Al(CH3)3)に水素(H2)又はオゾン(O3)を加えたガスが用いられ、基板温度が例えば300℃に設定される。
以上のようにTEOSを用いて第1のキャパシタ保護絶縁膜23を形成した後に、2周波反応性イオンエッチング(2周波RIE)法により、ハードマスク22のSiO2膜20を除去するために、第1のキャパシタ保護絶縁膜23とSiO2膜20をエッチングする。
そのエッチングのために、平行平板型電極を有する2周波RIE装置が用いられる。2周波RIE装置の反応室内の平行平板型電極のうち上側電極には2000〜2800Wの27.13MHzの電源が接続され、下側電極には300〜1300Wの800kHzの電源が接続される。また、下側電極と上側電極の間の距離は20mmに設定される。上側電極の温度は30℃に設定され、シリコン基板1が載置される下側電極の温度は0℃に設定される。下側電極を冷却するための冷却ガス背圧は下側電極の中央とエッジでそれぞれ7.5Tに設定される。また、反応室の内側壁の温度は50℃に設定される。また、反応室内には、エッチングガスとしてC4F8とArとCF4 がそれぞれ14〜20sccm、500sccm、2〜8sccmの流量で導入され、また、反応室内のガス圧力は25〜40mTorrに設定される。
これにより、第1のキャパシタ保護絶縁膜23のエッチングとハードマスク22のSiO2膜20のエッチングは、シリコン基板1の上面に対してほぼ垂直に異方的に進む。
まず、図9に示すように、絶縁性密着層15bの上面とハードマスク22の上面とから第1のキャパシタ保護絶縁膜23が除去され、さらにSiO2膜20の一部がエッチングされる。この状態では、キャパシタQ1,Q2の側面とハードマスク22のTiN膜19側面には第1のキャパシタ保護絶縁膜23が選択的に残される。
図10(a) に示すように、さらにエッチングが進むとハードマスク22のSiO2膜20は完全に除去されるとともに、キャパシタQ1,Q2とTiN膜19のそれぞれの側面上の第1のキャパシタ保護絶縁膜23の一部がエッチングされてその高さが低くなり且つ薄くなる。第1のキャパシタ保護絶縁膜23のエッチングは、ハードマスク22のSiO2膜20が除去された状態で停止され、キャパシタQ1,Q2の側面は第1のキャパシタ保護絶縁膜23により被覆された状態となっている。
このようにハードマスク22のSiO2膜20のエッチングを終えた状態で、第1のキャパシタ保護絶縁膜23はキャパシタQ1 ,Q2 のそれぞれの側面に残った状態となり、そのまま残すことが好ましい。
なお、上記した反応性イオンエッチング条件によれば、SiON膜、SiN膜及びTiN膜に対して選択的にSiO2膜のエッチングが可能なので、少なくとも酸化防止絶縁層15a、TiN膜19は殆どエッチングされずに残ることになる。また、反応性イオンエッチングの反応性ラジカル量とスパッタ力のうちスパッタ力を抑制するエッチング条件に設定すると、酸化防止絶縁層15aに対するSiO2膜19のエッチング選択性が犠牲になって、酸化防止絶縁層15aが掘られて第1及び第4の導電性プラグ12a,12dの上面が露出するおそれがあり、好ましくない。
次に、図10(b)に示すように、ハードマスク22を構成するTiN膜19をNH4OHとH2O2とH2Oの混合液を用いるウェットエッチングにより除去する。
そのようなTiN膜19のエッチング条件によれば、TiN膜18aをSiO2膜に対して選択的にエッチングすることが可能であり、キャパシタQ1,Q2の下の絶縁性密着層15bは殆どエッチングされない。
続いて、強誘電体膜17をエッチングによるダメージから回復させるために、キャパシタQ1,Q2の回復アニールを行う。この場合の回復アニールは、例えば、基板温度650℃、60分間の条件で酸素雰囲気中で行われる。
次に、図11(a)に示すように、第2のキャパシタ保護絶縁膜24として膜厚50nmのアルミナをスパッタによりキャパシタQ1,Q2表面の上と絶縁性密着層15bの上に形成した後に、酸素雰囲気中で650℃で60分間の条件でキャパシタQ1,Q2をアニールする。第2のキャパシタ保護絶縁膜24は、プロセスダメージからキャパシタQ1,Q2を保護するものである。
その後、TEOSガスを用いるプラズマCVD法により、第2層間絶縁膜25として膜厚1.0μm程度の酸化シリコン(SiO2)をキャパシタ保護膜24上に形成する。さらに、第2層間絶縁膜25の上面をCMP法により平坦化する。この例では、CMP後の第2層間絶縁膜25の残りの膜厚は、キャパシタQ1,Q2の上部電極18a,18b上で300nm程度とする。
次に、図11(b)に示す構造を形成するまでの工程を説明する。
まず、レジストマスク(不図示)を用いてメモリセル領域A内の第2層間絶縁膜25、第2のキャパシタ保護膜24、絶縁性密着層15b及び酸化防止絶縁装置15aをエッチングすることにより、第1、第4の導電性プラグ12a,12dのそれぞれの上にホール25a、25bを形成する。さらに、ホール25a,25b内と第2層間絶縁膜25上に、グルー膜として膜厚50nmのTiN膜をスパッタ法により形成する。さらに、CVD法によりW膜をグルー層上に成長するとともにホール25a内を完全に埋め込む。
続いて、W膜及びTiN膜をCMP法により研磨して第2層間絶縁膜25の上面上から除去する。そして、ホール25a,25b内に残されたタングステン膜及びグルー層を第6,第7の導電性プラグ26a,26bとする。
次に、図12に示す構造を形成するまでの工程を説明する。
まず、第6、第7の導電性プラグ26a,26b上と第2層間絶縁膜25上に、酸化防止膜27としてSiON膜をCVD法により形成する。さらに、酸化防止膜27と第2層間絶縁膜25をフォトリソグラフィー法によりパターニングしてメモリセル用のキャパシタQ1及び電圧ブースト用のキャパシタQ2のそれぞれの上部電極18a,18bの上にコンタクトホール27a,27bを形成する。
コンタクトホール27a,27bを形成することによりダメージを受けたキャパシタQ1,Q2はアニールによって回復される。そのアニールは、例えば酸素雰囲気中で基板温度550℃として60分間行われる。
次に、図13に示す構造を形成するまでの工程を説明する。
まず、第2層間絶縁膜25上に形成された酸化防止膜27をエッチバックによって除去するとともに、第6、第7の導電性プラグ26a,26bの上面を露出させる。続いて、キャパシタQ1,Q2の上部電極18a,18bの上のコンタクトホール27a,27b内と第2層間絶縁膜25の上とに金属膜を形成する。金属膜として、例えば、膜厚60nmのTi、膜厚30nmのTiN、膜厚400nmのAl-Cu、膜厚5nmのTi、及び膜70nmのTiNを順に形成した多層構造を採用する。
その後に、金属膜をパターニングすることにより、コンタクトホール27a,27bを通して上部電極18a,18bに接続される一層目金属配線28a,28bと、第6、第7の導電性プラグ26a,26bに接続される島状の第1、第2の導電性パッド28c、28dを形成する。
さらに、第2層間絶縁膜25、一層目金属配線28a,28b及び第1、第2の導電性パッド28c,28dの上に第3層間絶縁膜29を形成する。続いて、第3層間絶縁膜29をパターニングして第1、第2の導電性パッド28c,28dの上にホール29a,29bを形成し、そのホール29a,29b内に下から順にTiN膜及びW膜からなる第7、第8の導電性プラグ30a,30bを形成する。
その後、ビット線を含む二層目配線31を第3層間絶縁膜29上に形成する。ビット線は、第7の導電性プラグ30a、導電性パッド28c、第1、第6の導電性プラグ12a,26aを介して第1のn型不純物拡散領域6aに電気的に接続される。それに続いて二層目配線層31を覆う絶縁膜等が形成されるが、その詳細は省略する。
上記したように、キャパシタQ1,Q2の形成のためにハードマスク22を使用して第1導電膜16、強誘電体膜17及び第2導電膜18をエッチングした後に、キャパシタQ1,Q2及びハードマスク22及び絶縁性密着層15bの上に第1のキャパシタ保護絶縁膜23を形成している。そして、第1のキャパシタ保護絶縁膜23とハードマスク22のSiO2膜20をほぼ垂直方向にエッチングすることにより、第1のキャパシタ保護絶縁膜23をキャパシタQ1,Q2の側壁に残しつつSiO2膜20を除去するようにしている。
このため、ハードマスク22を構成するSiO2膜20をエッチングして除去する際に、キャパシタQ1,Q2の側壁はキャパシタ保護絶縁膜23により保護されてイオン衝突を受けることが防止される。従って、キャパシタQ1,Q2の側壁はエッチングされることが防止されるし、エッチングされた材料が側壁に付着することも防止される。
また、キャパシタQ1,Q2の側壁が完全な垂直に形成されずに傾斜している場合に、それらの側壁上でキャパシタ保護絶縁膜23は薄くなり易い。しかし、キャパシタ保護絶縁膜23は、SiO2膜20のエッチング中にキャパシタ側壁をイオン衝突から防御する機能を有している。従って、例えキャパシタQ1,Q2の側壁は殆どエッチングされず、エッチング生成物がそれらの側壁に殆ど付着しない。
これにより、ハードマスク22の除去の工程における、キャパシタQ1,Q2のリークの外部的原因が除かれるとともに、キャパシタQ1,Q2の強誘電体膜17が側方からエッチングされることが防止されて誘電体膜17aの周縁領域での劣化が防止される。
ところで、上記した実施形態では、第1のキャパシタ保護絶縁膜23をハードマスク22の上部層となるSiO2膜19と同じ材料により構成しているが、異なる材料の場合、例えばアルミナを採用する場合には、第1のキャパシタ保護膜23を異方性エッチングしてキャパシタQ1,Q2の側壁に選択的に残した後に、第1のキャパシタ保護絶縁膜23に対してSiO2膜20を選択的にエッチングする方法を採用することにより、SiO2膜20のエッチングにより第1のキャパシタ保護絶縁膜23を殆どエッチングさせずにキャパシタQ1,Q2側壁を確実に保護することが可能になる。
また、上記した実施形態では、ハードマスク22の上部層としてSiO2膜20を用いているが、その他の膜、例えばSi3N4膜を用いてもよい。この場合には、Si3N4膜を除去するために、CF4とN2の混合ガス又はCF4とN2とO2の混合ガスを用いてダウンフローエッチングを行う。
さらに、上記した実施形態では、ハードマスク22を二層構造にしたが、TiN膜19からなる単層構造としてもよい。この場合には、SiO2膜20の除去という工程は必要なくなるが、第1のキャパシタ保護絶縁膜23によりキャパシタQ1,Q2側壁が保護されるので、TiN膜19のエッチングをドライエッチングしてもキャパシタQ1,Q2の側壁のエッチングが防止されるとともに強誘電体膜17の劣化が防止される。TiN膜のエッチングは、例えばCF4とO2の混合ガスを用いるダウンフローエッチング法を用いる。
なお、ハードマスク22を構成するSiO2膜20をエッチングする際に、SiO2からなる絶縁性密着層15bが掘られるがその下のSi3N4 からなる酸化防止絶縁層15aはエッチングが殆ど進まないので第1及び第4の導電性プラグ12a,12dの上面が露出することはない。しかし、キャパシタQ1,Q2の周囲の絶縁性密着層15bのエッチングにより段差が大きくなることを防止したい場合には、絶縁性密着層15bをSiONから構成してもよいし、絶縁性密着層15bを形成せずに酸化防止絶縁層15aの膜厚を厚くしてもよい。
以上のようにキャパシタQ1,Q2の上部電極18a,18bと下部電極16a,16bの間のリーク電流を防止し、さらに、キャパシタQ1,Q2の下地に対してハードマスク22を選択的にエッチングできるようになったので、半導体装置を高い歩留まりで形成できる。
(第2の実施の形態)
図14〜図19は、本発明の第2実施形態の半導体装置の製造工程を示す断面図である。なお、本実施形態ではメモリセル領域における半導体装置の形成工程について説明する。
図14(a)に示す構造を形成するまでの工程を説明する。
まず、第1実施形態に示した工程に従って、シリコン基板1にMOSトランジスタT1,T2を形成し、MOSトランジスタT1,T2を覆うカバー膜9をシリコン基板1の全面に形成し、カバー膜9の上に第1層間絶縁膜10を形成し、さらに第1〜第3のn型不純物拡散領域6a〜6cの上に第1〜第3の導電性プラグ12a〜12cを形成する。
この後に、第1実施形態に示した工程に従って、第2,第3の導電性プラグ12b,12c上に島状の酸素バリアメタル膜13を形成する。酸素バリアメタル膜13として例えば200〜400nmの厚さのイリジウム膜が形成される。
さらに、第1実施形態と同様に、第1の導電性プラグ12a、酸素バリアメタル膜13及び第1層間絶縁膜10の上に、酸化防止絶縁層15aとしてSiON膜又はSi3N4膜をCVD法により形成し、続いて、酸化防止絶縁層15aの上に絶縁性密着膜15bを形成する。その後に、酸素バリアメタル膜13をエッチングストッパーとして使用してCMP法により絶縁性密着層15b及び酸化防止絶縁層15aを研磨して島状の酸素バリアメタル膜13の上面を露出させる。
次に、図14(b)に示す構造を形成するまでの工程を説明する。
まず、酸素バリアメタル膜13及び絶縁性密着層15bの上にチタン(Ti)膜41をスパッタにより約10nmの厚さに形成する。
さらに、チタン膜41上に白金族又は白金族酸化物の単層又は多層構造の導電膜から構成される第1導電膜42を形成する。第1導電膜42として、チタン膜41の上に例えば厚さ200nm程度のイリジウム(Ir)膜42x、厚さ50nm程度の酸化イリジウム(IrOx )膜42y、厚さ100nm程度のプラチナ膜42zをスパッタにより順に形成する。
第1導電膜42の(111)面の配向強度は、絶縁性密着層15bの上に直に形成するよりも、Ti膜41を介して絶縁性密着層15bの上に形成する方が高くなる。
なお、第1導電膜42を形成する前又は後には、膜剥がれ防止のために絶縁性密着層15bを第1実施形態と同様な条件によりアニールする。
続いて、第1導電膜42上に強誘電体膜43として例えば厚さ約100nmのPZT膜をスパッタ法により形成する。強誘電体材料としては、第1実施形態に説明した他の材料を用いてもよい。
その後に、酸素雰囲気中で強誘電体膜43をアニールにより結晶化する。アニールとして、例えばアルゴンと酸素の混合ガス雰囲気中で基板温度600℃、時間90秒の条件を第1ステップ、酸素雰囲気中で基板温度750℃、時間60秒の条件を第2ステップとする2ステップのRTA処理を採用する。
さらに、強誘電体膜43の上に、第2導電膜44として例えば厚さ約200nmの酸化イリジウムをスパッタ法により形成する。
この後に、ハードマスクとなるTiN 膜45とSiO2膜(絶縁膜)46を第2導電膜44上に順に形成する。TiN 膜45は、スパッタ法によって例えば厚さ約200nmに形成される。また、SiO2膜46はTEOSを用いるプラズマCVD法により厚さ1000nmに形成される。
続いて、SiO2膜46の上にレジストを塗布し、これを露光、現像して第2、第3の導電性プラグ12b,12cの上方にキャパシタ平面形状となるレジストパターン47を形成する。
次に、図15(a)に示すように、第1実施形態に係るハードマスク22の形成と同じ条件で、レジストパターン47に覆われない領域のSiO2膜46及びTiN膜45をエッチングし、これによりパターニングされたSiO2膜46及びTiN膜45はハードマスク48として使用される。なお、レジストパターン47は、ハードマスク48の形成後にアッシングによって除去される。
この後に、図15(b)に示すように、ハードマスク48に覆われない領域の第2導電膜44、強誘電体膜43、第1導電膜42及びTi膜41をエッチングすることにより、ハードマスク48の下に残された第2導電膜44、強誘電体膜43、第1導電膜42及びTi膜41をキャパシタQとする。ここで、ハードマスク48の下において、第2導電膜42は上部電極44aとなり、強誘電体膜43は誘電体膜43aとなり、第1導電膜42及びTi膜41は下部電極42aとなる。
なお、第2導電膜44、強誘電体膜43及び第1導電膜42のそれぞれのエッチング条件は、第1実施形態に示した第2導電膜18、強誘電体膜17及び第1導電膜16の各々のエッチング条件と同じとする。また、Ti膜41のエッチング条件は第1導電膜42と同じ条件でエッチングされる。
続いて、強誘電体膜43をエッチングによるダメージから回復させるために、キャパシタQの回復アニールを行う。この場合の回復アニールは、例えば、基板温度650℃、60分間の条件で酸素雰囲気中で行われる。
次に、ハードマスク48を以下のような方法で除去する。
ハードマスク48のうちSiO2膜46は、TiN膜45、第1導電膜44、強誘電体膜43及び第2導電膜42をエッチングする際に同時にエッチングされて、初期状態に比べて形状が変化している。即ち、メモリセル用のキャパシタQの上のSiO2膜46は縮小されて錐形状となり、その下のTiN膜45よりも狭い領域に存在している。
まず、図16(a)に示すように、ハードマスク48を構成するSiO2膜46を2周波反応性イオンエッチング(2周波RIE)法によりエッチングする。
そのエッチングのために、2周波RIE装置の反応室内の平行平板型電極のうち上側電極には例えば2000Wの27.13MHzの電源が接続され、下側電極には200Wの800kHzの電源が接続される。また、下側電極と上側電極の間の距離は20mmに設定される。上側電極の温度は30℃に設定され、シリコン基板1が載置される下側電極の温度は0℃に設定される。また、反応室の内側壁の温度は50℃に設定される。また、反応室内には、エッチングガスとしてC4F8とArとO2がそれぞれ20sccm、500sccm、8sccmの流量で導入され、また、反応室内のガス圧力は25〜40mTorr に設定される。
これにより、ハードマスク48のSiO2膜46がエッチングされる。これと同時に、キャパシタQに覆われない領域の絶縁性密着層15bもエッチングされるので、絶縁性密着層15b及び酸化防止絶縁層15aはキャパシタQの周囲で段差が形成される。
次に、図16(b)に示すように、キャパシタQの側壁上にキャパシタ保護絶縁膜としてポリマー層49を形成する。ポリマー層49は、SiO2膜46のエッチングに用いたRIE装置をそのまま使用して次のような条件で形成される。
反応室の平行平板型電極のうち上側電極には例えば2000Wの27.13MHzの電源が接続され、下側電極には150Wの800kHzの電源が接続される。また、下側電極と上側電極の間の距離は20mmに設定される。上側電極の温度は30℃に設定され、シリコン基板1が載置される下側電極の温度は0℃に設定される。また、反応室の内側壁の温度は50℃に設定される。また、反応室内には、エッチングガスとしてC4F8とArがそれぞれ40sccm、500sccmの流量で導入され、また、反応室内のガス圧力は40mTorrに設定される。このような条件を120秒間維持することによりフロロカーボン系のポリマー層49がキャパシタQの側面上に形成される。
ポリマー層49は、ハードマスク48を構成するTiN膜45の上には殆ど成長せず、成長しても10〜20nm程度である。また、ポリマー層49は、キャパシタQの側方では、下方ほど厚く形成されて下部電極42aの側面では厚くなる。これは、ポリマー層49を形成する際に、アルゴンによる基板面垂直方向のスパッタ作用によってキャパシタQの上にはポリマー層49が成長しにくくなるが、キャパシタQの側面上では横方向のスパッタ作用が小さくてポリマー層49が成長し易いからである。
なお、ポリマー層49を形成する際に反応室内に導入されるガスとして、C4F8の代わりにCHF3、C2H6、C5F8、CH2F2等の他のフッ化物ガスを用いてもよい。
次に、図17(a)に示すように、過酸化水素水とアンモニアの混合液を用いてハードマスク48を構成するTiN膜45を除去する。この混合液によれば、ポリマー層49もエッチングされるが、ポリマー層49のエッチング速度はTiN膜45のエッチング速度に比べて小さいので、TiN膜45は選択的にエッチングされる。なお、TiN膜45上面がポリマー層49で薄く覆われていても、混合液により容易に除去できる程度の厚さであり、TiN膜45上面は容易に露出する。
TiN膜45がキャパシタQの上から除去された状態では、キャパシタQの側面にポリマー層49が残っているので、ポリマー層49を除去する。ポリマー層49の除去はO2プラズマを用いるドライアッシングによってなされる。例えば、ドライアッシャーの反応室内にO2を300sccmで導入し、内部圧力を0.3Torrに設定し、高周波パワーを300Wに設定して酸素プラズマを発生させる。
これにより、図17(b)に示すように、キャパシタQの上からはハードマスク48及びポリマー層49が除去された状態になる。
次に、図18(a)に示すように、キャパシタQの表面上と絶縁性酸化防止層15aの上にキャパシタ保護絶縁膜50としてアルミナ膜をスパッタにより50nmの厚さに形成する。その後に、酸素雰囲気中で650℃、60分間の条件でキャパシタQをアニールする。
その後、TEOSガスを用いるプラズマCVD法により、第2層間絶縁膜51として膜厚1.0μm程度のSiO2膜をキャパシタ保護絶縁膜50上に形成する。さらに、第2層間絶縁膜51の上面をCMP法により平坦化する。
次に、図18(b)に示す構造を形成するまでの工程を説明する。
まず、レジストマスク(不図示)を用いて第2層間絶縁膜51、キャパシタ保護絶縁膜51、酸化防止絶縁層15aをエッチングすることにより、第1の導電性プラグ12aの上にホール51aを形成する。さらに、ホール51a内と第2層間絶縁膜51上に、グルー膜として膜厚50nmのTiN膜をスパッタ法により順に形成する。さらに、CVD法によりW膜をグルー層上に成長するとともにホール51a内を完全に埋め込む。
続いて、W膜及びTiN膜をCMP法により研磨して第2層間絶縁膜51の上面上から除去する。そして、ホール51a内に残されたタングステン膜及びグルー層を第4の導電性プラグ52とする。
次に、図19(a)に示す構造を形成するまでの工程を説明する。
まず、第4の導電性プラグ52上と第2層間絶縁膜51上に、酸化防止膜53としてSiON膜をCVD法により形成する。さらに、酸化防止膜53と第2層間絶縁膜51をフォトリソグラフィー法によりパターニングしてキャパシタQの上部電極44aの上にコンタクトホール53aを形成する。
コンタクトホール53aを形成することによりダメージを受けたキャパシタQはアニールによって回復される。そのアニールは、例えば酸素雰囲気中で基板温度550℃として60分間行われる。
次に、図19(b)に示す構造を形成するまでの工程を説明する。
まず、第2層間絶縁膜51上に形成された酸化防止膜53をエッチバックによって除去するとともに、第4の導電性プラグ52の上面を露出させる。続いて、キャパシタQの上部電極44aの上のコンタクトホール53a内と第2層間絶縁膜51の上とに、第1実施形態と同じ構造の多層金属膜を形成する。
その後に、多層金属膜をパターニングすることにより、コンタクトホール53aを通して上部電極44aに接続される一層目金属配線54aと、第4の導電性プラグ52に接続される島状の導電性パッド54cを形成する。
さらに、第2層間絶縁膜51、一層目金属配線54a及び導電性パッド54cの上に第3層間絶縁膜55を形成する。続いて、第3層間絶縁膜55をパターニングして導電性パッド54cの上にホール55aを形成し、そのホール55a内に下から順にTiN 膜及びW膜からなる第5の導電性プラグ56を形成する。
その後、ビット線を含む二層目配線57を第3層間絶縁膜55上に形成する。ビット線は、第5の導電性プラグ56、導電性パッド54c、第1,第4の導電性プラグ12a,52を介して第1のn型不純物拡散領域6aに電気的に接続される。それに続いて二層目配線層57を覆う絶縁膜等が形成されるが、その詳細は省略する。
上記した実施形態によれば、ハードマスク48を構成するTiN膜45を除去する際に、キャパシタQの側面をポリマー層49により覆うようにしている。
このため、キャパシタQの下部電極42aを構成するTi膜41は、TiN膜45のエッチング時に、ポリマー層49により覆われているのでTiN用のエッチャントによってエッチングされることがなくなる。この結果、キャパシタQにおいてTi膜41は、ハードマスク48を用いるエッチング後の工程で狭くならず、キャパシタQと絶縁性密着層15bとの密着力は良好になる。
上記した工程により形成されたキャパシタQとその下の絶縁性密着層15b、酸化防止絶縁層15aとの実際のキャパシタの一部の断面の一例を示すと図20のようになる。
これに対して、キャパシタQの側面をポリマー層49で覆わない場合には、図21に示すように、TiN膜45のエッチング時にTi膜41が側方からエッチングされてキャパシタQと絶縁性密着層15bの間に隙間59が発生する。
ところで、キャパシタQ同士の間隔が狭くなると、キャパシタQの側面に形成されるポリマー層49の厚さも厚くなって十分にTi膜41を保護することができる。例えば、図22(a)〜(c)の順に示すように、キャパシタQの間隔を狭くした場合の実際に形成されたキャパシタの間のポリマー層49は下に空洞60が形成されてその空洞60の上の部分は厚くなっている。
図20、図21及び図22は、それぞれ断面写真によって得られた画像に基づいて線で描いた断面図である。
ところで、第1実施形態に従ってハードマスクを除去する方法の第1のキャパシタ保護絶縁膜23によってもキャパシタQを構成するTi膜41を保護することができる。
なお、上記した第1、第2の実施形態において、ハードマスクの下部層をTiN膜によって構成しているが、チタン、チタン化合物、その他の金属膜又は金属化合物から構成してもよい。
(付記1)半導体基板の上方に第1絶縁膜を形成する工程と、
前記第1絶縁膜の上に第1導電膜を形成する工程と、
前記第1導電膜上に誘電体膜を形成する工程と、
前記誘電体膜の上に第2導電膜を形成する工程と、
前記第2導電膜の上にハードマスクを形成する工程と、
前記ハードマスクに覆われない領域の前記第2導電膜、前記誘電体膜及び前記第1導電膜を順にエッチングすることにより、前記ハードマスクの下に残された前記第2導電膜を上部電極、前記誘電体膜をキャパシタ誘電体膜、前記第1導電膜を下部電極とするキャパシタを形成する工程と、
前記キャパシタの側壁を第2絶縁膜により覆った状態で前記ハードマスクの少なくとも一部を除去する工程と
を有することを特徴とする半導体装置の製造方法。
(付記2)前記第1絶縁膜と前記第1導電膜の間には前記ハードマスクを構成する元素からなる金属膜を形成する工程を含むことを特徴とする付記1に記載の半導体装置の製造方法。
(付記3)前記第1導電膜は貴金属膜又は貴金属酸化膜を有し、前記金属膜はチタン膜であることを特徴とする付記2に記載の半導体装置の製造方法。
(付記4)前記ハードマスクを除去する工程は、
前記ハードマスク、前記キャパシタ及び前記第1絶縁膜の上に前記第2絶縁膜を形成する工程と、
第1条件のエッチングによって、前記上部電極の上方から前記第2絶縁膜を除去し、前記キャパシタの側面に前記第2絶縁膜を残す工程と、
第2条件のエッチングによって、前記第2絶縁膜から露出した前記ハードマスクの上層部を除去する工程と、
第3条件のエッチングによって、前記第2絶縁膜から露出した前記ハードマスクの下層部を除去する工程と
を有することを特徴とする付記1乃至付記3のいずれかに記載の半導体装置の製造方法。
(付記5)前記ハードマスクの前記下層部は金属又は金属化合物から構成され、前記上層部は絶縁材から構成されることを特徴とする付記4に記載の半導体装置の製造方法。
(付記6)前記第1条件のエッチングは異方性のドライエッチングであり、前記第3条件のエッチングはウェットエッチングであることを特徴とする付記4又は付記5に記載の半導体装置の製造方法。
(付記7)前記ハードマスクの前記上層部と前記第2絶縁膜はともに同じ材料から構成されていて、前記第1条件のエッチングと前記第2条件のエッチングは同じ条件のエッチングであることを特徴とする付記4乃至付記6のいずれかに記載の半導体装置の製造方法。
(付記8)前記第2絶縁膜と前記ハードマスクの前記上層部はともに異なる材料から構成されていることを特徴とする付記4乃至付記6のいずれかに記載の半導体装置の製造方法。
(付記9)前記第1絶縁膜と前記第2絶縁膜は異なる材料から形成されることを特徴とする付記1乃至付記9のいずれかに記載の半導体装置の製造方法。
(付記10)前記ハードマスクを除去する工程は、
前記ハードマスク、前記キャパシタ及び前記第1絶縁膜の上に前記第2絶縁膜を形成する工程と、
第1条件のエッチングによって、前記上部電極の上方から前記第2絶縁膜を除去し、前記第2絶縁膜を前記キャパシタの側面に残す工程と、
第2条件のエッチングによって、前記ハードマスクを除去する工程と
を有することを特徴とする付記1乃至付記3のいずれかに記載の半導体装置の製造方法。
(付記11)前記ハードマスクは単一膜から構成されていることを特徴とする付記10に記載の半導体装置の製造方法。
(付記12)前記ハードマスクを除去する工程は、
前記ハードマスクの上層部を下層部に対して選択的にエッチングして除去する工程と、
前記第2絶縁膜を前記キャパシタの側壁に形成する工程と、
前記ハードマスクの前記下層部を選択的に除去する工程と
を有することを特徴とする付記1乃至付記3のいずれかに記載の半導体装置の製造方法。
(付記13)前記第2絶縁膜はポリマーから構成されていて、該ポリマーは、前記ハードマスクの前記下層部を除去した後に前記ハードマスクのエッチングとは異なる条件でエッチングされて除去されることを特徴とする付記12に記載の半導体装置の製造方法。
(付記14)前記ポリマーは酸素アッシングにより除去されることを特徴とする付記13に記載の半導体装置の製造方法。
(付記15)前記ハードマスクの前記上層部のエッチングと前記ポリマーの形成とは同じ反応室内で条件を変えて行われることを特徴とする付記12に記載の半導体装置の製造方法。
(付記16)前記ハードマスクの前記上層部は炭素及びフッ素及び酸素を含むガスを用いてエッチングされ、前記ポリマーは炭素及びフッ素を含むガスを用いて成長されることを特徴とする付記15に記載の半導体装置の製造方法。
(付記17)前記ハードマスクの前記上層部は酸化シリコン膜であり、前記下層部は金属又は金属化合物から構成されてることを特徴とする付記12乃至付記15のいずれかに記載の半導体装置の製造方法。
(付記18)前記第1絶縁膜のうち前記キャパシタの下には予め導電性プラグを形成する工程を有することを特徴とする付記1乃至付記17のいずれかに記載の半導体装置の製造方法。
(付記19)前記導電プラグと前記キャパシタの間に、島状の酸素バリアメタル層を形成する工程をさらに有することを特徴とする付記18に記載の半導体装置の製造方法。
以上述べたように本発明に関連する発明によれば、第1絶縁膜上に形成された第1導電膜、誘電体膜及び第2導電膜をハードマスクを用いて連続的にエッチングしてキャパシタを形成した後に、キャパシタの側面を第2絶縁膜により覆いながらハードマスクを除去するようにしたので、ハードマスクの上層部を構成する絶縁膜をドライエッチングにより除去する際には、ドライエッチングによるキャパシタ側面へのイオン衝突を防止でき、この結果、キャパシタの側面のエッチングを防止することができる。その側面へのエッチング生成物の付着を防止し、さらに、キャパシタの誘電体膜の側方からの劣化を防止できる。
また、第1導電膜の配向を改善するために第1導電膜と第1絶縁膜の間に、チタン膜のようなハードマスクの構成元素と同じ元素の金属膜を形成する場合でも、第2絶縁膜によりその金属膜が保護されるので、ハードマスクをエッチングにより除去する際に金属膜の縮小化を防止できる。
1…シリコン(半導体)基板、2…素子分離絶縁層、3a,3b…ウェル、4…ゲート絶縁膜、5a,5b,5c…ゲート電極、6a〜6e…n型不純物拡散領域、7…サイドウォール、9…カバー膜、10…層間絶縁膜、12a〜12e…導電性プラグ、13…バリアメタル膜、15a…酸化防止絶縁膜、15b…絶縁性密着層、16…第1導電膜、17…強誘電体膜、18…第2導電膜、19…TiN膜、20…SiO2膜、21…レジストパターン、22…ハードマスク、23…キャパシタ保護絶縁膜、Q1,Q2…キャパシタ、24…キャパシタ保護絶縁膜、25…層間絶縁膜、41…Ti膜、42…第1導電膜、43…強誘電体膜、44…第2導電膜、45…TiN膜、46…SiO2膜、47…レジストパターン、48…ハードマスク、49…ポリマー層、50…キャパシタ保護絶縁膜、51…層間絶縁膜、Q…キャパシタ。